CN104317978B - 基于fpga的带自检校正功能的pcie数据采集装置及方法 - Google Patents

Abstract

本发明涉及一种基于FPGA的带自检校正功能的PCIE数据采集装置及方法，其解决了现有数据采集装置低速率、精度低、信噪比低、容量小、无自检校正功能的技术问题，其包括模拟信号输入接口、切换开关、DAC数模转换单元、一级滤波单元、差分放大单元、ADC模数转换单元、时钟单元、FPGA单元，切换开关与模拟信号输入接口连接，一级滤波单元与切换开关连接，差分放大单元与一级滤波单元连接，ADC模数转换单元与差分放大单元连接，FPGA单元与ADC模数转换单元连接；DAC数模转换单元与切换开关连接，FPGA单元与DAC数模转换单元连接。其广泛用于测试测量设备的数据采集。

Description

基于FPGA的带自检校正功能的PCIE数据采集装置及方法

技术领域

本发明涉及一种数据采集装置及数据采集方法，具体说是一种基于FPGA的带自检校正功能的PCIE数据采集装置及方法。

背景技术

测试测量设备的核心部分就是数据采集装置，一款高质量的采集装置能够提供给测试测量设备更加真实的现场数据。

现有的数据采集装置一般采用微处理器作为主要的控制模块，控制ADC采集和其它外围功能电路，构造比较简单，这样的采集装置主要存在以下技术缺陷：

(1)不带有自检校正功能，不能准确的消除装置本身的零点和增益误差；

(2)装置本身的噪声抑制能力薄弱，信噪比比较低，影响采集精度，无法获得真实的现场数据；

(3)存储单元容量小，无法存储大量的现场数据，限制了测试测量设备的测量能力和数据实时采集传输能力。

随着FPGA(Field Programmable Gate Array，现场可编程门阵列)的技术、数字滤波技术、高精度ADC以及高精度的晶振的发展，采用以上技术研制出新型数据采集装置来克服现有数据采集装置的不足以成为本领域技术人员研究的方向。

发明内容

本发明就是为了解决现有数据采集装置低速率、精度低、信噪比低、容量小、无自检校正功能的技术问题，提供一种高速率、高精度、高信噪比、大容量、可实时采集的基于FPGA的带自检校正功能的PCIE数据采集装置及方法。

本发明的技术方案是，提供一种基于FPGA的带自检校正功能的PCIE数据采集装置，包括模拟信号输入接口、切换开关、DAC数模转换单元、一级滤波单元、差分放大单元、ADC模数转换单元、时钟单元、FPGA单元，切换开关与模拟信号输入接口连接，一级滤波单元与切换开关连接，差分放大单元与一级滤波单元连接，ADC模数转换单元与差分放大单元连接，FPGA单元与ADC模数转换单元连接；时钟单元分两路输出端，一路与ADC模数转换单元连接，另一路与FPGA单元连接；DAC数模转换单元与切换开关连接，FPGA单元与DAC数模转换单元连接；

FPGA单元连接有通信接口、触发信号输入单元和大容量存储单元；

数据采集装置还设有隔离电源，隔离电源分别与差分放大单元、ADC模数转换单元、FPGA单元、时钟单元和通信接口连接；

FPGA单元包括触发信号控制单元、采样数据接收单元、数字滤波单元、时钟处理单元、采集控制单元、递推平均滤波单元、自检校正单元、命令接收处理单元、数据通道切换开关、数据读取单元、数据存储单元、PCIE协议转换单元和DDR3协议转换单元；数字滤波单元与采样数据接收单元连接，递推平均滤波单元与数字滤波单元连接，数据存储单元与递推平均滤波单元连接，DDR3协议转换单元与数据存储单元连接，触发信号控制单元与采样数据接收单元连接，采集控制单元分别与触发信号控制单元和采样数据接收单元连接，命令接收处理单元与采集控制单元连接，PCIE协议转换单元与命令接收处理单元连接，递推平均滤波单元和PCIE协议转换单元之间通过数据通道切换开关连接，数据通道切换开关和DDR3协议转换单元之间通过数据读取单元连接，所述自检校正单元与所述递推平均滤波单元连接。

优选地，时钟单元为±0.28ppm稳定度的晶振，ADC模数转换单元的采样精度为14位，采样速率为125MHz；通信接口为PCIE通信接口，大容量存储单元为DDR3存储器。

优选地，数据采集装置为三级滤波，一级滤波单元进行一级滤波，数字滤波单元进行二级滤波，递推平均滤波单元进行三级滤波；

数字滤波单元为FIR低通滤波器，其原理算法为：

其中y(n)为输出序列，x(n)为输入序列，h(i)为系数；

递推平均滤波单元的原理算法为：

其中y_n为第n次采样的滤波输出值，x_n-i为未进行滤波处理的n-i次采样值，N为算数平均数。

本发明还提供一种数据采集方法，包括以下步骤：

(1)上电初始化；

(2)DAC数模转换单元产生两个电压信号V₁和V₂，经过ADC模数转换单元采集和FPGA单元处理获得V_a1和V_a2，则增益误差系数为△X＝(V_a1-V_a2)/(V₁-V₂)，在进行正常的现场数据采集时，在采集的数值的基础上再乘以上述的增益误差系数之后即为校正之后的现场数据；

(3)DAC数模转换单元产生余弦信号，经过ADC模数转换单元采集，再通过FPGA单元确定基波和谐波频率的幅值，基波幅值为V₂，谐波幅值为V₂至V₉，则谐波失真THD为：

将该THD值与设定值比较，大于设定值则表示异常；

(4)FPGA单元中的采集控制单元接收命令接收处理单元转发的命令数据并配置触发信号控制单元和采样数据接收单元，其中包括触发信号的选择、采集长度的选择、递推平均滤波中累加次数的选择；

(5)采样数据接收单元在触发信号输入单元发出的触发信号和ADC模数转换单元发出的输出数据时钟信号的控制下开始采集现场数据；

(6)采样数据接收单元接收到的数据经过数字滤波单元和递推平均滤波单元进行数字滤波处理；

(7)经过滤波处理之后的数据通过DDR3协议转换单元存储到大容量存储单元中；

(8)采样数据接收单元判断采样数据量是否达到主机设定的要求，如果达到就退出采集执行下一步，否则返回到步骤(5)继续采集数据；

(9)本次数据采集结束，命令接收处理单元等待主机下发的读取数据的命令，并控制数据通道切换开关开启数据上传的通道，将大容量存储单元存储的数据经过通信接口上传至主机；

(10)命令接收处理单元接收主机下发的命令并解析判断是否进行下次采集，若继续采集则返回至步骤(5)，否则退出，采集装置进入空闲等待状态。

本发明的有益效果是：

(1)采用了模拟和数字三级滤波单元，可以较好的滤除有效信号中的噪声，大大提高了信噪比；

(2)自带的自检校正功能能够有效的消除输入信号的零点误差和增益误差，进一步提高信噪比，并能够通过自检功能确定装置本身是否符合设计要求；

(3)外接大容量的、高速的DDR3存储器，能够实现大量的、实时的现场数据采集；

(4)可以通过主机指令设置采集功能，提高了本装置的灵活性；

(5)通过PCIE接口与主机进行通信，大大提高了通信速率，克服了现有采集装置通信速率慢的缺点；

(6)采用了高精度的晶振作为主时钟单元，提高了现场数据采集的准确性。

本发明进一步的特征和方面，将在以下参考附图的具体实施方式的描述中，得以清楚地记载。

附图说明

图1是本发明的原理框图；

图2是FPGA单元的原理框图；

图3是本发明的工作流程图。

图中符号说明：

1.DAC数模转换单元；2.一级滤波单元；3.隔离电源；4.差分放大单元；5.ADC模数转换单元；6.时钟单元；7.FPGA单元；8.触发信号输入单元；9.通信接口；10.大容量存储单元；11.主机；12.切换开关；13.模拟信号输入接口；701.触发信号控制单元；702.采样数据接收单元；703.数字滤波单元；704.时钟处理单元；705.采集控制单元；706.递推平均滤波单元；707.自检校正单元；708.命令接收处理单元；709.数据通道切换开关；710.数据读取单元；711.数据存储单元；712.PCIE协议转换单元；713.DDR3协议转换单元。

具体实施方式

以下参照附图，以具体实施例对本发明作进一步详细说明。

如图1所示，切换开关12与模拟信号输入接口13连接，一级滤波单元2与切换开关12连接，差分放大单元4与一级滤波单元2连接，ADC模数转换单元5与差分放大单元4连接，FPGA单元7与ADC模数转换单元5连接。

时钟单元6分两路输出端，一路与ADC模数转换单元5连接，另一路与FPGA单元7连接。

通信接口9与FPGA单元7连接，主机11与通信接口9连接。触发信号输入单元8与FPGA单元7连接，大容量存储单元10与FPGA单元7连接。

DAC数模转换单元1与切换开关12连接，FPGA单元7与DAC数模转换单元1连接。切换开关12可以区分输入到本采集装置的信号为模拟信号输入接口13输入的现场采集信号还是由DAC数模转换单元1输出的装置本身的自检信号。

隔离电源3分别与差分放大单元4、ADC模数转换单元5、FPGA单元7、时钟单元6、通信接口9连接，以提供工作电源。隔离电源3通过隔离变压器将模拟电源和数字电源隔离，将模拟地和数字地隔离，以防止模拟部分的噪声干扰数字部分，进一步提高采集装置的信噪比。

一级滤波单元2为电阻电容组成的RC网络，模拟信号首先通过一级滤波单元2滤除一部分噪声，然后再通过差分放大单元4放大输入的模拟信号，以提高共模信号的抑制能力。

在时钟单元6发出的时钟信号作用下，ADC模数转换单元5周期性的接收差分放大单元4放大的模拟信号并将其转换成数字信号，通过并行接口将数据传输至FPGA单元7。

FPGA单元7通过触发信号输入单元8的触发和时钟单元6的时钟信号控制下周期性的读取ADC模数转换单元5传输的数据，并将数据进行相应的滤波处理之后存储到大容量存储单元10中；同时FPGA单元7通过通信接口9不断的接收主机11发送的指令并将大容量存储单元10中的数据上传至主机11。

时钟单元6可采用高精度的TCXO(Temperature Commpensated CrystalOscilattors)晶振，其稳定度可以达到±0.28ppm，ADC模数转换单元5为14位的采样精度，采样速率为125MHz。

通信接口9采用PCIE通信接口，大容量存储单元10采用大容量的、高速的DDR3存储器。

如图2所示，FPGA单元7设有触发信号控制单元701、采样数据接收单元702、数字滤波单元703、时钟处理单元704、采集控制单元705、递推平均滤波单元706、自检校正单元707、命令接收处理单元708、数据通道切换开关709、数据读取单元710、数据存储单元711、PCIE协议转换单元712和DDR3协议转换单元713。

数字滤波单元703与采样数据接收单元702连接，递推平均滤波单元706与数字滤波单元703连接，数据存储单元711与递推平均滤波单元706连接，DDR3协议转换单元713与数据存储单元711连接，触发信号控制单元701与采样数据接收单元702连接，采集控制单元705与触发信号控制单元701连接同时与采样数据接收单元702连接，命令接收处理单元708与采集控制单元705连接，PCIE协议转换单元712与命令接收处理单元708连接，递推平均滤波单元706和PCIE协议转换单元712之间通过数据通道切换开关709连接，数据通道切换开关709和DDR3协议转换单元713之间通过数据读取单元710连接。时钟处理单元704将时钟单元6发出的时钟信号进行转换后供给FPGA单元7的其他单元。自检校正单元707与递推平均滤波单元706连接。

数字滤波单元703是通过FPGA单元7内部的DSP硬核以及相应的逻辑单元搭建的FIR低通滤波器，其原理算法为：

其中y(n)为滤波器的输出序列，x(n)为滤波器的输入序列，h(i)为滤波器的系数。

ADC模数转换单元5与采样数据接收单元702连接，采样数据接收单元702在触发信号控制单元701的控制下将ADC模数转换单元5输出的数据传输给数字滤波单元703进行数字滤波处理(此为第二级滤波)，数字滤波单元703输出的数据被递推平均滤波单元706进行第三级滤波处理。递推平均滤波单元706与数字滤波单元703组成两级数字滤波模块，进一步的滤除采集信号的噪音，进一步的提高采集装置的信噪比。

当DAC数模转换单元1产生的自检信号传输到递推平均滤波单元706，自检校正单元707接收到该自检信号，以校正本装置的零点误差和增益误差并通过PCIE协议转换单元712告知主机11本装置的噪声抑制能力。命令接收处理单元708接收主机11发送的命令和数据并解析；采集控制单元705接收命令接收处理单元708转发的命令和数据以确定采集装置进行有无触发信号和有无固定长度的连续采集，并控制其它功能单元。触发信号控制单元701通过接收命令接收处理单元708发出的配置指令相应的选择有触发信号的连续采集和无触发信号的连续采集。

PCIE协议转换单元712和DDR3协议转换单元713分别完成了PCIE通信接口和DDR3存储器接口与FPGA单元7的数据传输。

递推平均滤波单元706是通过FPGA内部的逻辑单元实现的，其原理算法是：

其中y_n为第n次采样的滤波输出值，x_n-i为未进行滤波处理的n-i次采样值，N为算数平均数。

如图3所示，本装置的工作过程如下：

步骤S01，完成采集装置的各个功能单元的上电初始化。

步骤S02，采集装置进行自检校正，确定采集装置是否可以正常工作并校正零点和增益误差。

零点误差校正是通过DAC数模转换单元1产生两个电压信号V₁和V₂，然后再经过ADC模数转换单元5采集和FPGA单元7处理获得V_a1和V_a2，那么采集装置的增益误差系数为：△X＝(V_a1-V_a2)/(V₁-V₂)，在进行正常的现场数据采集时，在采集的数值的基础上再乘以上述的增益误差系数之后即为校正之后的现场数据；在噪声抑制方面是通过DAC数模转换单元1产生一定频率的余弦信号，经过ADC模数转换单元5采集，再通过FPGA单元里的构建的FFT(傅里叶变换)单元分析确定基波和谐波(一般设定一至八次谐波)频率的幅值，V₂为基波幅值，V₂至V₉为谐波幅值，那么THD(谐波失真)为：

对于测试值大于出厂设定的THD值即为不符合要求的采集装置。

步骤S03，FPGA单元7中的命令接收处理单元708等待接收主机11发送的指令数据并解析。

步骤S04，FPGA单元7中的采集控制单元705接收命令接收处理单元708转发的命令数据并配置触发信号控制单元701和采样数据接收单元702，其中包括触发信号的选择、采集长度的选择、递推平均滤波中累加次数的选择。

步骤S05，采样数据接收单元702在触发信号输入单元8发出的触发信号(主机11设置有触发信号控制的情况)和ADC模数转换单元5发出的输出数据时钟信号的控制下开始采集现场数据。

步骤S06，采样数据接收单元702接收到的数据经过数字滤波单元703和递推平均滤波单元706进行数字滤波处理。

步骤S07，经过滤波处理之后的数据通过DDR3协议转换单元713存储到大容量存储单元10中。

步骤S08，采样数据接收单元702判断采样数据量是否达到主机11设定的要求，如果达到就退出采集执行下一步，否则返回到步骤S05继续采集数据。

步骤S09，本次数据采集结束，命令接收处理单元708等待主机11下发的读取数据的命令，并控制数据通道切换开关709开启数据上传的通道，将大容量存储单元10存储的数据经过通信接口9上传至主机11。

步骤S10，命令接收处理单元708接收主机11下发的命令并解析判断是否进行下次采集，若继续采集则返回至步骤S05，否则退出，采集装置进入空闲等待状态。

以上所述仅对本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡是在本发明的权利要求限定范围内，所做的任何修改、等同替换、改进等，均应在本发明的保护范围之内。

Claims (4)

1.一种基于FPGA的带自检校正功能的PCIE数据采集装置，其特征是，包括模拟信号输入接口、切换开关、DAC数模转换单元、一级滤波单元、差分放大单元、ADC模数转换单元、时钟单元、FPGA单元，所述切换开关与所述模拟信号输入接口连接，所述一级滤波单元与所述切换开关连接，所述差分放大单元与所述一级滤波单元连接，所述ADC模数转换单元与所述差分放大单元连接，所述FPGA单元与所述ADC模数转换单元连接；所述时钟单元分两路输出端，一路与所述ADC模数转换单元连接，另一路与所述FPGA单元连接；所述DAC数模转换单元与所述切换开关连接，所述FPGA单元与所述DAC数模转换单元连接；

所述FPGA单元连接有通信接口、触发信号输入单元和大容量存储单元；

所述数据采集装置还设有隔离电源，所述隔离电源分别与所述差分放大单元、ADC模数转换单元、FPGA单元、时钟单元和通信接口连接；

所述FPGA单元包括触发信号控制单元、采样数据接收单元、数字滤波单元、时钟处理单元、采集控制单元、递推平均滤波单元、自检校正单元、命令接收处理单元、数据通道切换开关、数据读取单元、数据存储单元、PCIE协议转换单元和DDR3协议转换单元；所述数字滤波单元与所述采样数据接收单元连接，所述递推平均滤波单元与所述数字滤波单元连接，所述数据存储单元与所述递推平均滤波单元连接，DDR3协议转换单元与数据存储单元连接，所述触发信号控制单元与所述采样数据接收单元连接，所述采集控制单元分别与所述触发信号控制单元和所述采样数据接收单元连接，所述命令接收处理单元与所述采集控制单元连接，所述PCIE协议转换单元与所述命令接收处理单元连接，所述递推平均滤波单元和所述PCIE协议转换单元之间通过所述数据通道切换开关连接，所述数据通道切换开关和所述DDR3协议转换单元之间通过所述数据读取单元连接，所述自检校正单元与所述递推平均滤波单元连接。

2.根据权利要求1所述的基于FPGA的带自检校正功能的PCIE数据采集装置，其特征在于，所述时钟单元为±0.28ppm稳定度的晶振，所述ADC模数转换单元的采样精度为14位，采样速率为125MHz；所述通信接口为PCIE通信接口，所述大容量存储单元为DDR3存储器。

3.根据权利要求1所述的基于FPGA的带自检校正功能的PCIE数据采集装置，其特征在于，所述数据采集装置为三级滤波，所述一级滤波单元进行一级滤波，所述数字滤波单元进行二级滤波，所述递推平均滤波单元进行三级滤波；

所述数字滤波单元为FIR低通滤波器，其原理算法为：

$y\left(n\right)=\underset{i=0}{\overset{n-1}{\Σ}}h\left(i\right)x(n-i)$

其中y(n)为输出序列，x(n)为输入序列，h(i)为系数；

所述递推平均滤波单元的原理算法为：

$y_n=\frac{1}{N}\underset{i=0}{\overset{N-1}{\Σ}}{x}_{n-i}$

其中y_n为第n次采样的滤波输出值，x_n-i为未进行滤波处理的n-i次采样值，N为算数平均数。

4.一种应用权利要求1所述的基于FPGA的带自检校正功能的PCIE数据采集装置的数据采集方法，其特征在于包括以下步骤：

(1)上电初始化；

(2)所述DAC数模转换单元产生两个电压信号V₁和V₂，经过ADC模数转换单元采集和FPGA单元处理获得V_a1和V_a2，则增益误差系数为△X＝(V_a1-V_a2)/(V₁-V₂)，在进行正常的现场数据采集时，在采集的数值的基础上再乘以上述的增益误差系数之后即为校正之后的现场数据；

(3)DAC数模转换单元产生余弦信号，经过ADC模数转换单元采集，再通过FPGA单元确定基波和谐波频率的幅值，基波幅值为V₂，谐波幅值为V₂至V₉，则谐波失真THD为：

$THD=sqrt\[\left({\mathrm{\Σ}}_{n=2}^9{V_n}^2\right)/{V_1}^2\],$

将该THD值与设定值比较，大于设定值则表示异常；

(4)所述FPGA单元中的采集控制单元接收命令接收处理单元转发的命令数据并配置触发信号控制单元和采样数据接收单元，其中包括触发信号的选择、采集长度的选择、递推平均滤波中累加次数的选择；

(5)所述采样数据接收单元在所述触发信号输入单元发出的触发信号和所述ADC模数转换单元发出的输出数据时钟信号的控制下开始采集现场数据；

(6)所述采样数据接收单元接收到的数据经过所述数字滤波单元和所述递推平均滤波单元进行数字滤波处理；

(7)经过滤波处理之后的数据通过DDR3协议转换单元存储到大容量存储单元中；

(8)所述采样数据接收单元判断采样数据量是否达到主机设定的要求，如果达到就退出采集执行下一步，否则返回到步骤(5)继续采集数据；

(9)本次数据采集结束，所述命令接收处理单元等待主机下发的读取数据的命令，并控制数据通道切换开关开启数据上传的通道，将大容量存储单元存储的数据经过通信接口上传至主机；

(10)所述命令接收处理单元接收主机下发的命令并解析判断是否进行下次采集，若继续采集则返回至步骤(5)，否则退出，采集装置进入空闲等待状态。