CN110085663A - 一种半导体pn结及制作方法 - Google Patents
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Abstract
本发明涉及一种半导体PN结及制作方法，在衬底N0的正面有外延层N1，N0和N1是同种类杂质，并且N0的浓度比N1的浓度高；扩散掺杂区P1和P2连接为联合体，P1和P2是同种类型杂质，扩散掺杂区P1和P2联合体穿透外延层N1，P1和P2组成同类掺杂区与N0和N1组成的同类型掺杂区的界面连接，相比于衬底区PN结两侧的掺杂浓度，外延层区域PN结两侧的掺杂浓度低，因此拉伸了反向偏压状态下表面PN结空间电荷区的宽度，减小了表面PN结的电场强度，将击穿区域引导到衬底区，这样，PN结表面在受到外界不利因素的影响时，仍然拥有较理想的击穿值，而且击穿更稳定、更可靠。
Description
技术领域
本发明涉及一种半导体PN结及制作方法。
背景技术
PN 结是所有半导体器件的基础，常用的半导体器件如MOS，IGBT，SCR 等的反向阻断能力都直接取决于 PN 结的击穿电压，反向阻断特性的优劣直接决定了半导体器件的可靠性及适用范围。
在一块完整的半导体材料片上，使用不同的掺杂工艺，使其一边形成N型半导体，另一边形成P型半导体，这两种半导体的交界面附近的区域为PN结。
N型区内电子为多子，空穴为少子；P型区内空穴为多子，电子为少子；在它们的交界处就存在电子和空穴的浓度差，有一些电子从N型区向P型区扩散，也有一些空穴要从P型区向N型区扩散。扩散的结果使P区一边失去空穴，留下了带负电的杂质离子，N区一边失去电子，留下了带正电的杂质离子，这些带电的杂质离子不能任意移动，他们在P和N区交界面附近，形成了一个空间电荷区，也称为耗尽层。
如果电源的正极接P区，负极接N区，外加正向电压有一部分降落在PN结区，PN结处于正向偏置，呈现低阻特性；如果电源的正极接N区，负极接P区，外加反向电压主要部分降落在PN结的耗尽层，PN结处于反向偏置，呈现高阻特性。
实际的半导体功率器件的制造过程一般会在 PN 结的边缘引入球面或柱面边界，该边界位置的击穿电压低于平行平面结的击穿电，可以通过增加结深或采用一些结终端技术来减弱球面结或柱面结的曲率效应。但在实际的生产中，击穿往往在PN 结的表面发生，这是因为器件加工过程中无法避免的要引入各种可动离子沾污以及其他电荷，比如钠离子、氧化层中的缺陷电荷等。
这些表面电荷形成一个由氧化层指向硅衬底的垂直电场，这一电场与表面处耗尽层电场的合电场将在PN结外侧的硅表面处积聚，耗尽层的形状在表面收缩变窄，从而使电场集中，发生表面击穿，大大降低器件的击穿电压。界面电荷对击穿电压的影响也可以形象的解释为：由于界面电荷的存在使N型硅中的电子(多子)向表面聚集，从而表面的电子浓度高于体内，表面电阻率随之降低，所以耗尽层将会在这里收缩变窄，击穿可能在器件表面提前发生。下图比较了表面电荷对耗尽层的影响。附图一，PN结表面无电荷耗尽层的分布；附图二，PN结表面正电荷耗尽层的分布。
传统的制作方法一：单主结平面结构（附图三）
结构特点：只有一个主结，主结周围或里面无其他结构，平面结构，钝化层在上表面。由于杂质在窗口中扩散时，同时存在纵向扩散和横向扩散， PN结结面并不是真正的平面，而是包含平面、柱面和球面三部分。因为结的两侧必须满足电中性要求，结面的弯曲就导致了结面处电场的集中，电场最集中的区域会提前发生击穿。另外，由于PN结表面存在的电荷不稳定，这种结构击穿电压低，而且不稳定，很难做出高压器件。
传统的制作方法二：场限环（附图四）
结构特点：主结外面有至少一个环，环和主结一起光刻、扩散形成的。
主结外面的环称为场限环或保护环，在PN结反向偏置时，随着反压增大，主结的耗尽层向外扩展，当电压增加到一定值时，场限环穿通，这样就减小了主结附近的最大电场。主结与场限环的间距、结深、环的宽度及环的个数都会影响到击穿电压的大小。一般的，击穿电压随着环的个数的增加而增大，但并非线性增加。环的个数越多，占用芯片面积越大，使得器件的有效面积受到了压缩。
传统的制作方法三：结终端延伸（附图五）
结构特点：在主结的周围，有至少一个和主结掺杂类型相同的轻掺杂的区域和主结相连。这个轻掺杂的区域称为结终端延伸区，简称JTE。JTE在反偏时要全部耗尽，PN结的耗尽层就会沿着表面向外扩展，大大提高击穿电压。利用结终端扩展和可以用较小的终端面积(相对于场限环而言)获得较高的击穿电压。
但它也有明显的缺点，从实际结构看它们都增加了PN结面积，所以反向漏电流和结电容都会增大；击穿电压对注入的剂量非常敏感，对注入后的扩散要求很高，造成工艺重复性差。
传统的制作方法四：离子注入体内调节（附图六）
结构特点：主结的底部有一浓度比衬底高的区域，是由离子注入经长时间扩散形成的电压调节区。
离子注入的杂质和衬底同类型，经过长时间的高温扩散调节衬底的电阻率，使主结受到注入影响的底部区域率先比表面提前发生击穿。这种结构的击穿决定于底部PN结两侧杂质浓度控制，避免了PN结在表面击穿时表面状态对击穿电压的影响，因而容易获得更为稳定的击穿电压。
但是这种结构不适合做高电压的PN结，当击穿电压超过500V 以后，对注入和扩散的工艺要求越来越高，击穿电压的稳定性边得越来越差；另外，离子注入后需要长时间的高温扩散。
发明内容
本发明要解决的技术问题克服现有的缺陷，提供一种半导体PN结及制作方法。
为了解决上述技术问题，本发明提供了如下的技术方案：一种半导体PN结，特征在于：在衬底N0的正面有外延层N1，N0 和N1 是同种类杂质，并且N0 的浓度比N1的浓度高；扩散掺杂区P1和P2 连接为联合体， P1 和P2 是同种类型杂质，扩散掺杂区P1和P2 联合体穿透外延层N1，P1和P2 组成同类掺杂区与N0 和N1 组成的同类型掺杂区的界面连接。
作为优选，所述P1和P2的光刻窗口区面积相等。
作为优选，所述P1和P2的光刻窗口区重合。
作为优选，所述P1在P2的光刻窗口里或所述P2在P1的光刻窗口里面。
作为优选，所述衬底N0 的浓度在1e13 ~1e17atom/cm3，衬底N0的厚度在100um~750um。
作为优选，所述外延层N1的浓度1e12 ~1e16atom/cm3，外延层的厚度1um~100um。
作为优选，所述正面掺杂区P1 的峰值浓度1e15~1e21 atom/cm3, 正面掺杂区P1的结深1-200um。
作为优选，所述正面掺杂区P2 的表面浓度1e15~1e21 atom/cm3, 正面掺杂区P2的结深1-100um。
为了解决上述技术问题，本发明提供了如下的技术方案：一种半导体PN结的制作方法，包含以下加工步骤：
步骤一：在衬底N0 正面做P1掺杂，然后推进；
步骤二：在衬底N0 正面做N1 外延；
步骤三：在外延层N1上做正面P2掺杂，然后推进；
步骤四：在芯片正面做钝化；
步骤六：在芯片正反面做金属化。
本发明有益效果：本发明的半导体PN结及制作方法，相比于衬底区PN 结两侧的掺杂浓度，外延层区域PN 结两侧的掺杂浓度低，因此拉伸了反向偏压状态下表面PN 结空间电荷区的宽度，减小了表面PN结的电场强度，将击穿区域引导到衬底区，这样，PN结表面在受到外界不利因素的影响时，仍然拥有较理想的击穿值，而且击穿更稳定、更可靠。
击穿电压是PN 结最重要的参数，主要由PN 结两侧低浓度侧的掺杂浓度决定。场限环结构是通过改善PN 结的曲面结的曲率，提升器件的击穿电压；结终端扩展结构是通过调节PN 结两侧重掺杂侧的浓度改善击穿电压；离子注入体内调节结构，是通过增加PN 结两侧轻掺杂侧的浓度，从而主动降低击穿电压，而获得稳定的击穿电压的。
本发明通过改善PN结低掺杂侧的浓度，提升表面击穿电压，保证了衬底PN结的击穿电压；通过至少两次的掺杂扩散，改善了PN 结重掺杂侧的浓度，更进一步的提升了表面电压，保证了衬底PN结的击穿电压，因为增加了外延层，可以获得更深的PN结。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。
附图1：PN结表面无电荷耗尽层的分布示意图。
附图2：PN结表面正电荷耗尽层的分布示意图。
附图3：单主结平面PN结的结构示意图。
附图4：带场限环的PN结的结构示意图。
附图5：结终端延伸PN结的结构示意图。
附图6：离子注入体内调节的结构示意图。
附图7：本发明的实施方法一的半导体PN结的结构的示意图。
附图8：本发明实施方法二的半导体PN结的结构的示意图。
附图9：本发明实施方法三的半导体PN结的结构的示意图。
附图10：本发明实施方法四的半导体PN结的结构的示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
一种半导体PN结，在衬底N0的正面有外延层N1，N0 和N1 是同种类杂质，并且N0的浓度比N1的浓度高；扩散掺杂区P1和P2 连接为联合体， P1 和P2 是同种类型杂质，扩散掺杂区P1和P2 联合体穿透外延层N1，P1和P2 组成同类掺杂区与N0 和N1 组成的同类型掺杂区的界面连接；所述P1和P2的光刻窗口区面积相等；所述P1和P2的光刻窗口区重合，或所述P1在P2的光刻窗口里或所述P2在P1的光刻窗口里面；衬底N0, 芯片正面的外延层N1, 芯片正面的掺杂区P1 和芯片正面的掺杂区P2, 芯片正面的钝化层PAS 和芯片正面的金属M2和芯片背面的金属M1共同构成了本发明的半导体PN结。
所述衬底N0 的浓度在1e13 ~1e17atom/cm3，衬底N0的厚度在100um~750um。所述外延层N1的浓度1e12 ~1e16atom/cm3，外延层的厚度1um~100um。所述正面掺杂区P1 的峰值浓度1e15~1e21 atom/cm3, 正面掺杂区P1的结深1-200um。所述正面掺杂区P2 的表面浓度1e15~1e21 atom/cm3, 正面掺杂区P2的结深1-100um。
一种半导体PN结的制作方法，包含以下加工步骤：步骤一：在衬底N0 正面做P1掺杂，然后推进；步骤二：在衬底N0 正面做N1 外延；步骤三：在外延层N1上做正面P2掺杂，然后推进；步骤四：在芯片正面做钝化；步骤六：在芯片正反面做金属化。
实施方法一
如附图7所示，选择单面抛光的掺磷硅衬底片，厚度300um，电阻率45 ohm-cm，抛光面指定为正面，非抛光面指定为背面。
化学清洗后，将硅片送入氧化炉做氧化，主工艺温度1100℃，主工艺时间130min，氧化层厚度10000-12000Å；
使用光刻工艺和腐蚀工艺，在硅片的正面开出所需要掺杂的氧化层窗口；
在硅片正面做硼注入，注入条件如下，掺杂剂=硼，剂量=2E15，能量=80KeV，角度=7°；
化学清洗后，将硅片送入扩散炉管中做扩散，主工艺温度1275℃，主工艺时间1440min，扩散结深35-45um；
使用含有氢氟酸的化学腐蚀液，全剥硅片表面的氧化层；
化学清洗后，将硅片送入外延炉，硅片正面做硅外延，掺杂剂磷，电阻率95 ohm-cm，厚度15 um；
将硅片送入氧化炉管中做氧化，主工艺温度1100℃，主工艺时间130min，氧化层厚度10000-12000Å；
通过光刻工艺和腐蚀工艺，在硅片的正面开出和衬底片掺杂区相对应的氧化层窗口；
硅片正面做硼注入，注入条件：掺杂剂=硼，剂量=5E14，能量=80KeV，角度=7°；
化学清洗后，将硅片送入扩散炉管中做扩散，第一段主工艺温度1250℃，主工艺时间720min，第二段主工艺温度950度，主工艺时间90min，扩散结深15-25um，氧化层厚度4000-6000Å；
使用含有氢氟酸的化学腐蚀液，全剥硅片表面的氧化层；
使用LPCVD和PECVD 设备，在硅片正面分别淀积SIPO/TEOS/SIN薄膜，薄膜总厚度15000Å；
通过光刻工艺和腐蚀工艺，在硅片的正面开出金属引线孔窗口，并全部去除硅片背面的氧化层；
在芯片正面和背面做金属蒸发并做金属光刻；
将硅片送合金炉合金。
实施方法二
如附图8所示，选择单面抛光的掺磷硅衬底片，厚度300um，电阻率45 ohm-cm，抛光面指定为正面，非抛光面指定为背面。
化学清洗后，将硅片送入外延炉，硅片正面做硅外延，掺杂剂磷，电阻率95 ohm-cm，厚度15 um；
化学清洗后，将硅片送入氧化炉做氧化，主工艺温度1100℃，主工艺时间130min，氧化层厚度10000-12000Å；
使用光刻工艺和腐蚀工艺，在硅片的正面开出所需要掺杂的氧化层窗口；
在硅片正面做硼注入，注入条件如下，掺杂剂=硼，剂量=2E15，能量=80KeV，角度=7°；
化学清洗后，将硅片送入扩散炉管中做扩散，主工艺温度1275℃，主工艺时间1440min，扩散结深35-45um；
化学清洗后，将硅片送入扩散炉管中做扩散，主工艺温度1100℃，主工艺时间130min，氧化层厚度10000-12000Å；
使用含有氢氟酸的化学腐蚀液，全剥硅片表面的氧化层；
使用LPCVD和PECVD 设备，在硅片正面分别淀积SIPO/TEOS/SIN薄膜，薄膜总厚度15000Å；
通过光刻工艺和腐蚀工艺，在硅片的正面开出金属引线孔窗口，并全部去除硅片背面的氧化层；
在芯片正面和背面做金属蒸发并做金属光刻；
将硅片送合金炉合金。
以上为本发明较佳的实施方式，本发明所属领域的技术人员还能够对上述实施方式进行变更和修改，因此，本发明并不局限于上述的具体实施方式，凡是本领域技术人员在本发明的基础上所作的任何显而易见的改进、替换或变型均属于本发明的保护范围。
Claims (9)
1.一种半导体PN结，特征在于：在衬底N0的正面有外延层N1，N0 和N1 是同种类杂质，并且N0 的浓度比N1的浓度高；扩散掺杂区P1和P2 连接为联合体， P1 和P2 是同种类型杂质，扩散掺杂区P1和P2 联合体穿透外延层N1，P1和P2 组成同类掺杂区与N0 和N1 组成的同类型掺杂区的界面连接。
2.根据权利要求1所述的半导体PN结，其特征在于：所述P1和P2的光刻窗口区面积相等。
3.根据权利要求1所述的半导体PN结，其特征在于：所述P1和P2的光刻窗口区重合。
4.根据权利要求1所述的半导体PN结，其特征在于：所述P1在P2的光刻窗口里或所述P2在P1的光刻窗口里面。
5.根据权利要求1所述的半导体PN结，其特征在于：所述衬底N0 的浓度在1e13 ~1e17atom/cm3，衬底N0的厚度在100um~750um。
6.根据权利要求1所述的半导体PN结，其特征在于：所述外延层N1的浓度1e12 ~1e16atom/cm3，外延层的厚度1um~100um。
7.根据权利要求1所述的半导体PN结，其特征在于：所述正面掺杂区P1 的峰值浓度1e15~1e21 atom/cm3, 正面掺杂区P1的结深1-200um。
8.根据权利要求1所述的半导体PN结，其特征在于：所述正面掺杂区P2 的表面浓度1e15~1e21 atom/cm3, 正面掺杂区P2的结深1-100um。
9.一种半导体PN结的制作方法，特征在于：包含以下加工步骤：
步骤一：在衬底N0 正面做P1掺杂，然后推进；
步骤二：在衬底N0 正面做N1 外延；
步骤三：在外延层N1上做正面P2掺杂，然后推进；
步骤四：在芯片正面做钝化；
步骤六：在芯片正反面做金属化。
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Patent Citations (3)
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