CN110082752B - 一种基于二次雷达询问机点迹数据容错处理的方法 - Google Patents

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Abstract

本发明公开了一种基于二次雷达询问机点迹数据容错处理的方法，包括：(1)对上级别模块输入的外部请求信号进行滤波处理；(2)判断FIFO1是否非满，若非满，则响应外部请求信号，将数据写入FIFO1中；(3)判断FIFO1是否非空，若非空，则读取FIF01的数据，并将读取的FIF01的数据同步写入RAM中；(4)判断读取的FIF01的数据是否符合协议要求，若符合，则向RAM发送读RAM请求信号；当RAM收到读RAM请求信号时，判断FIFO2是否满足存储空间条件，若满足，则响应读RAM请求信号，读取RAM中的数据，并将读取的RAM的数据同步写入FIFO2中，供下级别模块调度。

Description

一种基于二次雷达询问机点迹数据容错处理的方法
技术领域
本发明涉及二次雷达技术领域，尤其是一种基于二次雷达询问机点迹数据容错处理的方法。
背景技术
二次雷达询问机属于地面的发射机和接收设备，点迹数据是接收设备后端解析出的有效数据。点迹数据作为用户观察界面的数据来源，需要保障数据的连贯性和正确性。FPGA作为数据传输的一环，在以往的设备中是没有经过容错处理就将数据下发至点迹处理模块，一旦数据出问题首先会影响下级模块数据处理，再者排查错误时无法定位是因上层模块错误还是因FPGA数据透传而引起的错误，给后续应用带来巨大的不变。
现有的信号处理与点迹板之间的数据传输是完全透传译码板下发的数据，不对数据包进行任何判断，带来的影响有两点：
1，译码板与信号处理板数据传输时，可能会因硬件或者机箱周边环境原因而收到干扰，导致信号处理接收数据错误。
2，译码板自身传输的数据源是错误的，而信号处理板透传之后，一旦点迹板检测到数据错误，系统不能直接定位，需要信号处理板和译码板同时配合，会消耗较多的人力资源和时间成本。
发明内容
本发明所要解决的技术问题是：针对上述存在的问题，提供一种基于二次雷达询问机点迹数据容错处理的方法。
本发明采用的技术方案如下：
一种基于二次雷达询问机点迹数据容错处理的方法，包括：
(1)对上级别模块输入的外部请求信号进行滤波处理；
(2)判断FIFO1是否非满，若非满，则响应外部请求信号，将数据写入FIFO1中；
(3)判断FIFO1是否非空，若非空，则读取FIF01的数据，并将读取的FIF01的数据同步写入RAM中；
(4)判断读取的FIF01的数据是否符合协议要求，若符合，则向RAM发送读RAM请求信号；当RAM收到读RAM请求信号时，判断FIFO2是否满足存储空间条件，若满足，则响应读RAM请求信号，读取RAM中的数据，并将读取的RAM的数据同步写入FIFO2中，供下级别模块调度。
进一步地，对上级别模块输入的外部请求信号进行滤波处理的方法为：对输入的外部请求信号打拍，选取稳定状态下的值，去除亚稳定状态下的毛刺信号。
进一步地，所述方法中的数据使用的包结构为“包头+包长+包数据+包校验+包尾”的组合。
进一步地，读取FIF01的数据，并将读取的FIF01的数据同步写入RAM中的方法为：同步计算写入RAM数据的个数得到写入RAM数据的数据长度，直到写入RAM数据的数据长度与包结构规定的包长一致时，即完成写入RAM数据，停止写数据和写地址的操作。
进一步地，判断读取的FIF01的数据是否符合协议要求的方法为：首先判断读取的FIF01的数据的包头，并采用FIFO1的内部计数器计算数据长度，根据包头得到相应的包长；然后根据包长判断最后的包尾是否是包结构规定的数据。
进一步地，读取RAM中的数据的方法为：FIFO2响应读RAM请求信号，产生有效的RAM读信号和RAM读地址，在RAM读信号有效时通过对RAM读地址进行操作读取RAM中的数据。
进一步地，将读取的RAM的数据同步写入FIFO2中的方法为：在读取RAM中的数据时，计算好数据、读地址、读信号之间的延迟时间，产生写FIFO2的写指针和写地址，将稳定的数据写入FIFO2中。
进一步地，在RAM进行读写时，在上一帧数据没有被FIFO2读取走时，则不读取FIFO1中的数据。
进一步地，所述RAM采用双口RAM。
进一步地，所述FIFO1和FIFO2采用同步FIFO。
综上所述，由于采用了上述技术方案，本发明的有益效果是：
1、本发明采用“FIFO+RAM+FIFO”的数据流读写判断，即将数据存入FIFO1中，当从FIFO1中读取时需要同步写入RAM，当读出的数据包时并判断该包符合包结构时，即可从RAM中读出数据，存入FIFO2中，等待点迹模块对FIFO2的调度。保障了输出数据包的正确性，解决了之前点迹数据异常时，无法定位的问题，完成了点迹的数据容错处理。
2、本发明使用“包头+包长+包数据+包校验+包尾”的包结构，可以合理的避免特殊数据对数据包判断的干扰。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明的流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明，即所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
以下结合实施例对本发明的特征和性能作进一步的详细描述。
实施例1
建立容错处理硬件结构，采用“FIFO+RAM+FIFO”的数据流读写判断进行容错处理，具体地，包括依次设置在上级别模块和下级别模块之间的FIFO1、RAM和FIFO2。
FIFO1和FIFO2设置：在二次雷达询问机中，上级别模块采用FPGA作为接收端去接收帧数据，译码模块根据FPGA产生的应答有效而将FPGA接收的帧数据进行译码产生数据，即对于FPGA，接收到的帧数据和FPGA产生的应答是同步的，因此，本实施例的FIFO1和FIFO2采用同步FIFO，同时，设置FIFO1和FIFO2的非空标志、数据计数器等方便后续操作。
RAM设置：本实施例的RAM采用双口RAM，双口RAM有两组数据线和地址线，读写可以同时进行。需要注意的是：写数据时，双口RAM存储是在写时钟的上升沿到来时完成的，所以要提前将数据和地址准备好；读数据时，同样要在读时钟上升沿时将地址处于稳定状态；读数据输出时，对于一个地址上的数据是在读下一个地址的数据时才输出到数据线上的，相当于数据的真正输出延迟读时钟一个周期；对于读地址模块的使能应延迟输出使能一个时钟周期，使得地址0可以保持被时钟上升沿采集到，否则第一位输出不稳定的数据。
另外，本实施例的容错处理方法中的数据使用的包结构为“包头+包长+包数据+包校验+包尾”的组合，经过该种严谨的包结构，可以避免特殊包数据和包头或者包尾一致时引发的判断错误，降低因上下级别模块之间采样引起的帧数据错误的概率，后端点迹模块采样也必须经过包结构判断后才能使用帧数据。
基于这样的容错处理硬件结构，如图1所示，对基于二次雷达询问机点迹数据容错处理的方法为：
(1)对上级别模块输入的外部请求信号进行滤波处理：对输入的外部请求信号打拍，选取稳定状态下的值，去除亚稳定状态下的毛刺信号避免亚稳态情况下毛刺信号影响整体的时序功能。
(2)判断FIFO1是否非满，若非满，则响应外部请求信号，将数据写入FIFO1中；
(3)判断FIFO1是否非空，若非空，则读取FIF01的数据，并将读取的FIF01的数据同步写入RAM中：其中，读取FIF01的数据，并将读取的FIF01的数据同步写入RAM中的方法为：同步计算写入RAM数据的个数得到写入RAM数据的数据长度，直到写入RAM数据的数据长度与包结构规定的包长一致时，即完成写入RAM数据，停止写数据和写地址的操作；
(4)判断读取的FIF01的数据是否符合包结构规定的数据，若符合，则向RAM发送读RAM请求信号；当RAM收到读RAM请求信号时，判断FIFO2是否满足存储空间条件，若满足，则响应读RAM请求信号，读取RAM中的数据，并将读取的RAM的数据同步写入FIFO2中，供下级别模块调度。
其中，判断读取的FIF01的数据是否符合包结构规定的数据的方法为：首先判断读取的FIF01的数据的包头；然后采用FIFO1的内部计数器计算数据长度，并根据包头与数据长度得到相应的包长；接着根据包长判断最后的包尾是否是包结构规定的数据。
其中，读取RAM中的数据的方法为：FIFO2响应读RAM请求信号，产生有效的RAM读信号和RAM读地址，在RAM读信号有效时通过对RAM读地址进行操作读取RAM中的数据。进一步地，当读FIFO1数据计数器结果和包结构规定的包长一致时，将RAM读地址复位清零，以便下一次数据读取。
其中，将读取的RAM的数据同步写入FIFO2中的方法为：在读取RAM中的数据时，计算好数据、读地址、读信号之间的延迟时间，产生写FIFO2的写指针和写地址，将稳定的数据写入FIFO2中。
需要说明的是，在RAM进行读写时，若上一帧数据没有被FIFO2读取走时，则不读取FIFO1中的数据，避免导致RAM中的数据发生两帧数据冲突。
本实施例中的下级别模块为点迹模块，FIFO2中的数据读取需要根据下级别模块的时序结合起来操作，将FIFO2的非空标志(即判断FIFO2是否非空)输出至点迹模块，点迹模块根据非空标志产生相应的FIFO2读信号。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种基于二次雷达询问机点迹数据容错处理的方法，其特征在于，所述方法中的数据使用的包结构为“包头+包长+包数据+包校验+包尾”的组合，所述方法包括：
(1)对上级别模块输入的外部请求信号进行滤波处理；
(2)判断FIFO1是否非满，若非满，则响应外部请求信号，将数据写入FIFO1中；
(3)判断FIFO1是否非空，若非空，则读取FIF01的数据，并将读取的FIF01的数据同步写入RAM中；
(4)判断读取的FIF01的数据是否符合协议要求，若符合，则向RAM发送读RAM请求信号；当RAM收到读RAM请求信号时，判断FIFO2是否满足存储空间条件，若满足，则响应读RAM请求信号，读取RAM中的数据，并将读取的RAM的数据同步写入FIFO2中，供下级别模块调度；判断读取的FIF01的数据是否符合协议要求的方法为：首先判断读取的FIF01的数据的包头，并采用FIFO1的内部计数器计算数据长度，根据包头得到相应的包长；然后根据包长判断最后的包尾是否是包结构规定的数据。
2.根据权利要求1所述的基于二次雷达询问机点迹数据容错处理的方法，其特征在于，对上级别模块输入的外部请求信号进行滤波处理的方法为：对输入的外部请求信号打拍，选取稳定状态下的值，去除亚稳定状态下的毛刺信号。
3.根据权利要求1所述的基于二次雷达询问机点迹数据容错处理的方法，其特征在于，读取FIF01的数据，并将读取的FIF01的数据同步写入RAM中的方法为：同步计算写入RAM数据的个数得到写入RAM数据的数据长度，直到写入RAM数据的数据长度与包结构的包长一致时，即完成写入RAM数据，停止写数据和写地址的操作。
4.根据权利要求1所述的基于二次雷达询问机点迹数据容错处理的方法，其特征在于，读取RAM中的数据的方法为：FIFO2响应读RAM请求信号，产生有效的RAM读信号和RAM读地址，在RAM读信号有效时通过对RAM读地址进行操作读取RAM中的数据。
5.根据权利要求1所述的基于二次雷达询问机点迹数据容错处理的方法，其特征在于，将读取的RAM的数据同步写入FIFO2中的方法为：在读取RAM中的数据时，计算好数据、读地址、读信号之间的延迟时间，产生写FIFO2的写指针和写地址，将稳定的数据写入FIFO2中。
6.根据权利要求1所述的基于二次雷达询问机点迹数据容错处理的方法，其特征在于，在RAM进行读写时，在上一帧数据没有被FIFO2读取走时，则不读取FIFO1中的数据。
7.根据权利要求1所述的基于二次雷达询问机点迹数据容错处理的方法，其特征在于，所述RAM采用双口RAM。
8.根据权利要求1所述的基于二次雷达询问机点迹数据容错处理的方法，其特征在于，所述FIFO1和FIFO2采用同步FIFO。
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