CN110050305B - 具有三个晶体管和两个电阻式存储器元件的电阻式随机存取存储器单元 - Google Patents

具有三个晶体管和两个电阻式存储器元件的电阻式随机存取存储器单元 Download PDF

Info

Publication number
CN110050305B
CN110050305B CN201780060161.1A CN201780060161A CN110050305B CN 110050305 B CN110050305 B CN 110050305B CN 201780060161 A CN201780060161 A CN 201780060161A CN 110050305 B CN110050305 B CN 110050305B
Authority
CN
China
Prior art keywords
reram
transistor
channel
array
row
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780060161.1A
Other languages
English (en)
Other versions
CN110050305A (zh
Inventor
J·L·麦科勒姆
V·赫克特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microsemi SoC Corp
Original Assignee
Microsemi SoC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Microsemi SoC Corp filed Critical Microsemi SoC Corp
Publication of CN110050305A publication Critical patent/CN110050305A/zh
Application granted granted Critical
Publication of CN110050305B publication Critical patent/CN110050305B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0042—Read using differential sensing, e.g. bit line [BL] and bit line bar [BLB]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Semiconductor Memories (AREA)

Abstract

一种ReRAM单元阵列具有行和列，并且包括用于每一行的第一和第二互补位线，用于每一列的第一、第二和第三字线以及用于每一行的源极位线。位于每一行和每一列的ReRAM单元包括：第一电阻式存储器元件，其第一端连接到其行的第一互补位线；p沟道晶体管，其源极连接到第一电阻式存储器元件的第二端、其漏极连接到开关节点、其栅极连接到其列的第一字线；第二电阻式存储器元件，其第一端连接到其行的第二互补位线；n沟道晶体管，其源极连接到所述第二电阻式存储器元件的第二端、其漏极连接到所述开关节点、其栅极连接到其列的第二字线；以及编程晶体管，具有连接到开关节点的漏极、连接到其行的源极位线的源极以及连接到其列的第三字线的栅极。

Description

具有三个晶体管和两个电阻式存储器元件的电阻式随机存取 存储器单元
相关申请的交叉引用
本国际申请要求2016年12月9日提交的标题为“Three-Transistor ResistiveRandom Access Memory Cells(三晶体管电阻式随机存取存储器单元)”的美国申请No.15/375,036的优先权；该申请要求2016年9月29日提交的美国临时专利申请No.62/401,875的权益，这些申请的内容全文以引用方式并入本公开。
背景技术
本发明涉及电阻式随机存取存储器ReRAM设备，并且涉及由这些设备形成的推挽存储器单元。更具体地讲，本发明涉及三晶体管推挽ReRAM单元。
共同未决申请：2016年12月9日提交的标题为“LOW LEAKAGE RESISTIVE RANDOMACCESS MEMORY CELLS AND PROCESSES FOR FABRICATING SAME(低漏电阻式随机存取存储器单元及其制造方法)”的美国专利申请No.15/375,036；2016年12月9日提交的标题为“LOWLEAKAGE ReRAM FPGA CONFIGURATION CELL(低漏ReRAM FPGA配置单元)”的美国专利申请No.15/375,014；以及2016年12月9日提交的标题为“THREE-TRANSISTOR RESISTIVE RANDOMACCESS MEMORY CELLS(三晶体管电阻式随机存取存储器单元)”的美国专利申请No.15/375,046的内容全文以引用方式明确地并入本文。
发明内容
根据本发明的一方面，低漏电阻式随机存取存储器(ReRAM)单元包括一对互补位线，以及开关节点。第一ReRAM设备具有连接到互补位线中的第一个互补位线的第一端。p沟道晶体管具有连接到第一ReRAM设备的第二端的源极、连接到开关节点的漏极和连接到p字线的栅极。第二ReRAM设备具有连接到互补位线中的第二个位线的第一端。n沟道晶体管具有连接到第二ReRAM设备的第二端的源极、连接到开关节点的漏极和连接到n字线的栅极。
根据本发明的另一方面，低漏ReRAM单元阵列具有至少一行和至少一列。阵列包括用于阵列中的每一行的第一互补位线和第二互补位线、用于阵列中的每一列的字线、用于阵列中的每一列的p沟道字线、用于阵列中的每一列的n沟道字线。低漏ReRAM单元被设置在阵列中的每一行和每一列。每个ReRAM单元包括第一ReRAM设备，该第一ReRAM设备具有连接到第一互补位线的行中的第一互补位线的第一端；p沟道晶体管，该p沟道晶体管具有连接到第一ReRAM设备的第二端的源极、连接到开关节点的漏极和连接到p沟道字线的列中的p沟道字线的栅极；第二ReRAM设备，该第二ReRAM设备具有连接到第二互补位线的行中的第二互补位线的第一端；和n沟道晶体管，该n沟道晶体管具有连接到第二ReRAM设备的第二端的源极、连接到开关节点的漏极和连接到n沟道字线的列中的n沟道字线的栅极。
根据本发明的另一方面，低漏ReRAM单元阵列具有至少一行和至少一列。阵列包括用于阵列中的每一行的第一互补位线和第二互补位线，用于阵列中的每一行的源极位线，用于阵列中的每一列的字线，用于阵列中的每一列的p沟道字线。低漏ReRAM单元被设置在阵列中的每一行和每一列。每个ReRAM单元包括第一ReRAM设备，该第一ReRAM设备具有连接到第一互补位线的行中的第一互补位线的第一端；n沟道编程晶体管，该n沟道编程晶体管具有连接到位线的行中的位线的源极、连接到开关节点的漏极和连接到字线的行中的字线的栅极；p沟道晶体管，该p沟道晶体管具有连接到第一ReRAM设备的第二端的源极、连接到开关节点的漏极和连接到p沟道字线的列中的p沟道字线的栅极；第二ReRAM设备，该第二ReRAM设备具有连接到第二互补位线的行中的第二互补位线的第一端；n沟道晶体管，该n沟道晶体管具有连接到第二ReRAM设备的第二端的源极，连接到开关节点的漏极，以及连接到字线的列中的字线的栅极。n沟道编程晶体管和n沟道晶体管各自具有不同阈值，n沟道晶体管的阈值低于n沟道编程晶体管的阈值。
附图说明
下面将参考实施方案和附图更详细地解释本发明，附图中示出：
图1是根据本发明的一方面的一对三晶体管ReRAM单元的示意图。
图2是示出用于操作、擦除和编程图1的ReRAM单元的各种电压电位的图表。
图3是根据本发明的另一方面的一对三晶体管ReRAM单元的示意图。
图4是示出用于操作、擦除和编程图3的ReRAM单元的各种电压电位的图表。
图5是根据本发明的另一方面的类似于图1的三晶体管ReRAM单元的示例性布局图的俯视图。
图6是通过虚线6-6截取的图5的布局的剖视图。
图7是通过虚线7-7截取的图5的布局的剖视图。
图8是根据本发明的另一方面的类似于图3的三晶体管ReRAM单元的示例性布局图的俯视图。
图9是通过虚线9-9截取的图8的布局的剖视图。
图10是通过虚线10-10截取的图8的布局的剖视图。
具体实施方式
本领域普通技术人员将认识到，本发明的以下描述仅是示例性的而非以任何方式进行限制。本发明的其他实施方案将易于向本领域技术人员提出。
首先参见图1，示意图示出根据本发明的一方面的一对三晶体管ReRAM单元。存储器单元10a和存储器单元10b位于ReRAM存储器阵列的同一行中。存储器单元10a包括以推挽配置连接的一对ReRAM设备12a和14a，ReRAM设备12a是上拉设备，并且ReRAM设备14a是下拉设备。
在本文呈现的附图中，ReRAM设备被示为在其相对端部处具有标识TE和BE。本文所公开的ReRAM设备在集成电路中的两个金属互连层之间制造，并且标识TE是指这些金属互连层中的上部(顶部)金属互连层，而名称BE是指这些金属互连层中的下部(底部)金属互连层。两个ReRAM设备的取向有时在形貌上被称为“顶部”和“底部”。
ReRAM设备12a的BE端耦接到VB线16处的电位电压VB，并且ReRAM设备12a的TE端通过与n沟道晶体管20a串联的p沟道晶体管18a连接到ReRAM设备14a的BE端。ReRAM设备14a的TE端耦接到GB线22处的电位电压GB。电压电位VB和GB中的每个可在至少两个值之间切换，如下面将进一步解释的。VB线16和GB线22在本文中有时称为互补位线，并且与包含存储器单元的存储器阵列的行相关联。能够在存储器阵列的行上进一步分段VB线和GB线。p沟道晶体管18a的栅极连接到P字线(WLPP)24。n沟道晶体管20a的栅极连接到N字线(WLNP)26。存储器阵列的每一列存在一个P字线(WLPP)和一个N字线(WLNP)。在一些实施方案中，电压电位VB和GB在存储器阵列的所有行之间共享。在其他实施方案中，电压电位VB和GB可以预定粒度在单元范围内切换。
p沟道晶体管18a和n沟道晶体管20a的共漏极连接在节点40a处连接到编程n沟道晶体管28a的漏极。编程晶体管28a的栅极连接到用于阵列的第一列的字线(WL)30，并且n沟道编程晶体管28a的源极连接到源极位线(BL)32。存储器阵列的每一列存在一个字线，并且阵列中的每一行存在一个位线。
类似地，存储器单元10b包括以推挽配置连接的一对ReRAM设备12b和14b，ReRAM设备12b是上拉设备，并且ReRAM设备14b是下拉设备。
ReRAM设备12b的BE端耦接到附图标记16处的电位电压VB，并且ReRAM设备12b的TE端通过与n沟道晶体管20b串联的p沟道晶体管18b连接到ReRAM设备14b的BE端。ReRAM设备14b的TE端耦接到附图标记22处的电位电压GB。p沟道晶体管18b的栅极连接到P字线(WLPP)38。n沟道晶体管20b的栅极连接到N字线(WLNP)36。
p沟道晶体管18b和n沟道晶体管20b的共漏极连接在节点40b处的连接到编程n沟道晶体管28b的漏极。编程晶体管28b的栅极连接到用于阵列的第二列的字线(WL)34，并且n沟道编程晶体管28b的源极连接到源极位线(BL)32。
图1示出根据本发明的该方面ReRAM阵列的一行。本领域普通技术人员将理解，阵列中的其他行将如图1所示来配置，但是每个附加行将具有其自身唯一的位线BL。此外，本领域技术人员将理解，ReRAM阵列的附加列也将如图1所示来配置，但是每个附加列将具有其自身唯一的字线WL(比如WL 30或字线34)以及其自身的WLNP和WLPP线(比如WLNP和WLPP线24和26以及36和38)。
在正常电路操作期间，其相应ReRAM单元10a和10b中的p沟道晶体管18a和18b以及n沟道晶体管20a和20b被接通，并且每个ReRAM单元的输出节点(p沟道晶体管18a和n沟道晶体管20a的共漏极连接在ReRAM单元10a中的附图标记40a处指示，并且p沟道晶体管18b和n沟道晶体管20b的共漏极连接在ReRAM单元10b中的附图标记40b处指示)被上拉至VB线16处的电压，或下拉至电压线GB，这取决于ReRAM单元10a中ReRAM设备12a或14a(或者ReRAM单元10b中12b或14b)中的哪一个被接通。输出节点40a、40b可各自分别连接到开关线SWGa和SWGb以驱动开关晶体管(未示出)的栅极，其中ReRAM阵列用于配置可编程集成电路设备中的功能或互连。本领域普通技术人员将认识到，本发明的ReRAM单元也能够用于其他目的。
现在参见图2，图表示出用于操作、擦除和编程图1的ReRAM单元的各种电压电位。
图2的图表的第一行示出当ReRAM单元10a和10b的内容被读出时，在阵列的正常操作模式期间施加到阵列的各种控制线的电压电位。图表的剩余行示出用以施加到各种控制线以单独编程或擦除单元10a中的ReRAM设备12a和14a以及单元10b中的ReRAM设备12b和14b的电位。术语编程意指将ReRAM设备设置为导通，即设置为低电阻，并且术语擦除意指将ReRAM设备设置为断开，即设置为高电阻。
编程程序开始于擦除每个单元中的两个ReRAM设备，然后对每个单元中ReRAM设备中的选定一者进行编程，以上拉或下拉每个单元的开关节点。如图2的“操作”行中所示，在正常操作期间VB处于大于GB的电位。因此，编程ReRAM设备12a将用于将输出节点40a朝向电位VE上拉，从而接通其栅极耦接到SWGa的NMOS开关，并且编程ReRAM设备14将用于将输出节点40a朝向电位GB下拉，从而关断其栅极耦接到SWGa的NMOS开关。
现在参见图3，示意图示出根据本发明的另一方面的一对三晶体管ReRAM单元。存储器单元50a和存储器单元50b位于ReRAM存储器阵列的同一行中。存储器单元50a包括以推挽配置连接的一对ReRAM设备52a和54a，ReRAM设备52a是上拉设备，并且ReRAM设备54a是下拉设备。
ReRAM设备52a的BE端耦接到附图标记56处的电位电压VB，并且ReRAM设备52a的TE端通过与n沟道晶体管60a串联的p沟道晶体管58a连接到ReRAM设备54a的BE端。ReRAM设备54a的TE端耦接到附图标记62处的电位电压GB。在操作期间，电压电位VB比电压电位GB更正。
p沟道晶体管58a和n沟道晶体管60a的共漏极连接在节点76a处连接到编程n沟道晶体管64a的漏极。编程晶体管64a的栅极连接到用于阵列的第一列的字线(WL)66，并且n沟道编程晶体管64a的源极连接到位线(BL)68。存储器阵列的每一列存在一个字线，并且阵列中的每一行存在一个位线。
p沟道晶体管58a的栅极连接到P字线(WLPP)70。存储器阵列的每一列存在一个P字线(WLPP)。n沟道晶体管60a的栅极连接到编程晶体管64a的栅极。在本发明的该实施方案中，n沟道晶体管60a具有低于编程晶体管64a的阈值，并且这两个设备能够由施加到字线WL66的电压电平单独控制。足以接通n沟道晶体管60a的低电压将不足以接通编程晶体管64a。在该实施方案中，如上关于图1所述，不使用N字线(WLNP)。
类似地，存储器单元50b包括以推挽配置连接的一对ReRAM设备52b和54b，ReRAM设备52b是上拉设备，并且ReRAM设备54b是下拉设备。
ReRAM设备52b的BE端耦接到附图标记56处的电位电压VB，并且ReRAM设备52b的TE端通过与n沟道晶体管60b串联的p沟道晶体管58b连接到ReRAM设备54b的BE端。ReRAM设备54b的TE端耦接到附图标记62处的电位电压GB。
p沟道晶体管56b和n沟道晶体管60b的共漏极连接在节点76b处连接到编程n沟道晶体管64b的漏极。编程晶体管64b的栅极连接到用于阵列的第二列的字线(WL)72，并且n沟道编程晶体管64b的源极连接到位线(BL)68。
p沟道晶体管58b的栅极连接到P字线(WLPP)74。如前所述，存储器阵列的每一列存在一个P字线(WLPP)。n沟道晶体管60b的栅极连接到编程晶体管64b的栅极。如在存储器单元50a中，n沟道晶体管60b具有低于编程晶体管64b的阈值，并且这两个设备能够由施加到字线WL 72的电压电平单独控制。足以接通n沟道晶体管60b的低电压将不足以接通编程晶体管64b。N字线(WLNP)不用于存储器单元50b。在本发明的一个示例性实施方案中，编程晶体管64a和64b的电压阈值差不多为约0.3V，并且n沟道晶体管60a和60b的电压阈值差不多为约0.1V。
图3示出根据本发明的该方面ReRAM阵列的一行。本领域普通技术人员将理解，阵列中的其他行将如图3所示来配置，但是每个附加行将具有其自身唯一的位线BL。此外，本领域技术人员将理解，ReRAM阵列的附加列也将如图3所示来配置，但是每个附加列将具有其自身唯一的字线WL(比如WL 66或字线72)以及其自身的WLPP线(比如WLPP线70和74)。在一些实施方案中，电压电位VB和GB在存储器阵列的所有行之间共享。在其他实施方案中，电压电位VB和GB可以预定粒度在单元范围内切换。
在正常电路操作期间，其相应ReRAM单元50a和50b中的p沟道晶体管58a和58b以及n沟道晶体管60a和60b被接通，并且每个ReRAM单元的输出节点76a,76b分别被上拉至VB线56处的电压，或下拉至电压线VG 62，这取决于ReRAM单元50a中ReRAM设备52a或54a(或者ReRAM单元50b中52b或54b)中的哪一个被接通。输出节点可各自分别连接到开关线SWGa和SWGb以驱动开关晶体管(未示出)的栅极，其中ReRAM阵列用于配置可编程集成电路设备中的功能或互连。开关晶体管的源极和漏极在本文中有时称为可编程节点。本领域普通技术人员将认识到，本发明的ReRAM单元也能够用于其他目的。
现在参见图4，图表示出用于操作、擦除和编程图3的ReRAM单元的各种电压电位。图4的图表的第一行示出当ReRAM单元50a和50b的内容被读出时，在阵列的正常操作模式期间施加到阵列的各种控制线的电压电位。图表的剩余行示出用以施加到各种控制线以编程或擦除单元50a中的ReRAM设备52a和54a以及单元50b中的ReRAM设备52b和54b的电位。
编程程序开始于擦除(关断)每个单元中的两个ReRAM设备，然后编程(接通)每个单元中ReRAM设备中的选定一者，以上拉或下拉每个单元的开关节点。
图5、图6和图7是图1中描绘的ReRAM单元10a的示例性布局的俯视图和两个不同的剖视图。在适当的情况下，图1中使用的相同附图标记将用于指定图5、图6和图7中的相似结构。
在图5、图6和图7中所示的实施方案中，扩散82用作编程晶体管28a的源极，并且通过触点86耦接到第一金属互连层的区段84处的源极位线BL 32。扩散88用作编程晶体管28a的漏极。多晶硅线90用作编程晶体管的栅极，并且用作字线WL 30。扩散92用作耦接到单元(在图1中未示出)的开关晶体管94的源极。扩散96用作开关晶体管94的漏极。多晶硅线98用作开关晶体管94的栅极。
触点100将编程晶体管64a的漏极连接到第一金属互连层的区段102。触点104将开关晶体管94的栅极98连接到第一金属互连层的区段102。触点106将第二金属互连层(用作GB线22)的区段108连接到ReRAM设备14a(在图5中以虚线示出)的顶部。触点110将ReRAM设备14a的底部连接到第一金属互连层的区段112。触点114将第一金属互连层的区段112连接到n沟道晶体管20a的源极扩散116。n沟道晶体管20a的漏极118通过触点120连接到第一金属互连层的区段102处的开关节点40a。n沟道晶体管20a的栅极由多晶硅线122形成，该多晶硅线形成WNPP线26或连接到WNPP线26。
触点124将第一金属互连层的区段102处的开关节点40连接到位于n阱128a中的p沟道晶体管18a的漏极126。p沟道晶体管18a的栅极由多晶硅线130形成，该多晶硅线形成WLPP线24或连接到WLPP线24。n阱128中的p沟道晶体管18a的源极132通过触点134耦接到第二金属互连层的区段136。第二金属互连层的区段136通过触点138连接到ReRAM设备12a的顶部。ReRAM设备12a的底部通过触点140连接到第一金属互连层的区段142处的电压线GB。
本领域普通技术人员将理解，图5、图6和图7示出ReRAM设备12a和14a的优选“前对后”布置，其中一个ReRAM设备的离子源侧连接到另一个ReRAM设备的势垒金属侧。图5、图6和图7中所示的实施方案比“后对后”布置占据略微更多的布局区域，其中两个ReRAM设备能够形成在金属线的相同区段上。将ReRAM设备12a和14a布置成“前对后”配置，避免了读取干扰问题(在正常操作期间存在的施加电压导致ReRAM设备处于断开(或导通)状态以切换到另一状态的过程)。
图8、图9和图10是图3中描绘的ReRAM单元50a的示例性布局的俯视图和两个不同的剖视图。在适当的情况下，图3中使用的相同附图标记将用于指定图8、图9和图10中的相似结构。另外，因为图8、图9和图10中描绘的实施方案类似于图5、图6和图7中描绘的实施方案，所以用于指定图5、图6和图7中描绘的实施方案中的结构的附图标记将用于指定图8、图9和图10中描绘的实施方案中的对应结构。
在图8、图9和图10中所示的实施方案中，扩散82用作编程晶体管64a的源极，并且通过触点86耦接到第一金属互连层的区段84处的位线BL 68。扩散88用作编程晶体管64a的漏极，并且扩散82用作编程晶体管64a的源极。多晶硅线90用作编程晶体管64a的栅极，并且用作字线WL 66。扩散92用作耦接到单元(在图3中未示出)的开关晶体管94的源极。扩散96用作开关晶体管94的漏极。多晶硅线98用作开关晶体管94的栅极。
触点100将编程晶体管64a的漏极连接到第一金属互连层的区段102。触点104将开关晶体管94的栅极98连接到第一金属互连层的区段102。触点106将第二金属互连层(用作GB线62)的区段108连接到ReRAM设备54a(在图5中以虚线示出)的顶部。触点110将ReRAM设备54a的底部连接到第一金属互连层的区段112。触点114将第一金属互连层的区段112连接到n沟道晶体管60a的源极扩散116。n沟道晶体管60a的漏极118通过触点120连接到第一金属互连层的区段102处的开关节点76a。与图5、图6和图7中描绘的实施方案不同，n沟道晶体管64a的栅极由与n沟道晶体管60a的栅极相同的多晶硅线90形成。
触点124将第一金属互连层的区段102处的开关节点76a连接到位于n阱128a中的p沟道晶体管58a的漏极126。p沟道晶体管58a的栅极由多晶硅线130形成，该多晶硅线形成WLPP线70或连接到WLPP线70。n阱128中的p沟道晶体管18a的源极132通过触点134耦接到第二金属互连层的区段136。第二金属互连层的区段136通过触点138连接到ReRAM设备52a的顶部。ReRAM设备52a的底部通过触点140连接到第一金属互连层的区段142处的电压线GB。
本领域普通技术人员将理解，与图3、图4和图5中所示的实施方案一样，图5、图6和图7中所示的实施方案中的ReRAM设备优选地以“前对后”配置布置。
虽然已经示出和描述了本发明的实施方案和应用，但是对于本领域技术人员来说显而易见的是，在不脱离本文的发明构思的情况下，可以进行比上述更多的修改。因此，除了所附权利要求的精神之外，本发明不受限制。

Claims (9)

1.一种低漏电阻式随机存取存储器(ReRAM)单元，包括：
一对互补位线；
开关节点；
第一ReRAM设备，所述第一ReRAM设备具有连接到所述互补位线中的第一个互补位线的第一端；
p沟道晶体管，所述p沟道晶体管具有连接到所述第一ReRAM设备的第二端的源极、连接到所述开关节点的漏极和连接到p字线的栅极；
第二ReRAM设备，所述第二ReRAM设备具有连接到所述位线中的第二个位线的第一端；
n沟道晶体管，所述n沟道晶体管具有连接到所述第二ReRAM设备的第二端的源极、连接到所述开关节点的漏极和连接到n字线的栅极；以及
n沟道编程晶体管，所述n沟道编程晶体管具有连接到所述第二ReRAM设备的第二端的源极、连接到所述开关节点的漏极、以及连接到字线的栅极；
其中所述n沟道晶体管具有第一阈值电压并且所述n沟道编程晶体管具有高于所述第一阈值电压的第二阈值电压。
2.根据权利要求1所述的ReRAM单元，还包括开关晶体管，所述开关晶体管具有连接到所述开关节点的栅极、连接到第一可编程节点的源极和连接到第二可编程节点的漏极。
3.根据权利要求1所述的ReRAM单元，其中所述第一ReRAM设备和所述第二ReRAM设备形成在集成电路中的下金属互连线和上金属互连线之间。
4.根据权利要求3所述的ReRAM单元，其中所述下金属互连线是第一金属互连线，并且所述上金属互连线是第二金属互连线。
5.根据权利要求1所述的电阻式随机存取存储器(ReRAM)单元，其中所述n沟道晶体管具有约0.1V的第一阈值电压，并且所述n沟道编程晶体管具有约0.3V的第二阈值电压。
6.一种具有至少一行和至少一列的低漏ReRAM单元阵列，所述阵列包括：
第一位线和第二位线，所述第一位线和所述第二位线用于所述阵列中的每一行；
源极位线，所述源极位线用于所述阵列中的每一行；
字线，所述字线用于所述阵列中的每一列；
p沟道字线，所述p沟道字线用于所述阵列中的每一列；
低漏ReRAM单元，所述低漏ReRAM单元位于所述阵列中的每一行和每一列，每个低漏ReRAM单元包括：
开关节点；
第一ReRAM设备，所述第一ReRAM设备具有连接到所述第一ReRAM设备的行中的所述第一位线的第一端；
n沟道编程晶体管，所述n沟道编程晶体管具有连接到所述第一ReRAM设备的行中的所述源极位线的源极、连接到所述开关节点的漏极、以及连接到所述第一ReRAM设备的列中的所述字线的栅极；
p沟道晶体管，所述p沟道晶体管具有连接到所述第一ReRAM设备的第二端的源极、连接到所述开关节点的漏极和连接到所述第一ReRAM设备的列中的所述p沟道字线的栅极；
第二ReRAM设备，所述第二ReRAM设备具有连接到所述第二ReRAM设备的行中的所述第二位线的第一端；和
n沟道晶体管，所述n沟道晶体管具有连接到所述第二ReRAM设备的第二端的源极、连接到所述开关节点的漏极和连接到所述第二ReRAM设备的列中的所述字线的栅极；
其中所述n沟道编程晶体管和所述n沟道晶体管各自具有不同的阈值，所述n沟道晶体管的阈值低于所述n沟道编程晶体管的阈值。
7.根据权利要求6所述的阵列，其中每一个n沟道晶体管具有约0.1V的第一阈值电压，并且每一个n沟道编程晶体管具有约0.3V的第二阈值电压。
8.一种具有至少一行和至少一列的低漏ReRAM单元阵列，所述阵列包括：
第一位线和第二位线，所述第一位线和所述第二位线用于所述阵列中的每一行；
源极位线，所述源极位线用于所述阵列中的每一行；
字线，所述字线用于所述阵列中的每一列；
p沟道字线，所述p沟道字线用于所述阵列中的每一列；
多个低漏ReRAM单元，每一个低漏ReRAM单元与所述阵列的一行和一列相关联，每个低漏ReRAM单元包括：
开关节点；
第一ReRAM设备，所述第一ReRAM设备具有连接到所述第一ReRAM设备的行中的所述第一位线的第一端；
n沟道编程晶体管，所述n沟道编程晶体管具有连接到所述第一ReRAM设备的行中的所述源极位线的源极、连接到所述开关节点的漏极和连接到所述第一ReRAM设备的列中的所述字线的栅极；
p沟道晶体管，所述p沟道晶体管具有连接到所述第一ReRAM设备的第二端的源极、连接到所述开关节点的漏极和连接到所述第一ReRAM设备的列中的所述p沟道字线的栅极；
第二ReRAM设备，所述第二ReRAM设备具有连接到所述第二ReRAM设备的行中的所述第二位线的第一端；和
n沟道晶体管，所述n沟道晶体管具有连接到所述第二ReRAM设备的第二端的源极、连接到所述开关节点的漏极和连接到所述第二ReRAM设备的列中的所述字线的栅极；以及
其中所述n沟道晶体管具有第一阈值电压，并且所述n沟道编程晶体管具有高于所述第一阈值电压的第二阈值电压。
9.根据权利要求8所述的阵列，其中每一个n沟道晶体管具有约0.1V的第一阈值电压，并且每一个n沟道编程晶体管具有约0.3V的第二阈值电压。
CN201780060161.1A 2016-09-29 2017-05-09 具有三个晶体管和两个电阻式存储器元件的电阻式随机存取存储器单元 Active CN110050305B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201662401875P 2016-09-29 2016-09-29
US62/401,875 2016-09-29
US15/375,036 2016-12-09
US15/375,036 US9990993B2 (en) 2016-09-29 2016-12-09 Three-transistor resistive random access memory cells
PCT/US2017/031795 WO2018063446A1 (en) 2016-09-29 2017-05-09 Resistive random access memory cell with three transistors and two resistive memory elements

Publications (2)

Publication Number Publication Date
CN110050305A CN110050305A (zh) 2019-07-23
CN110050305B true CN110050305B (zh) 2021-05-11

Family

ID=61685624

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780060161.1A Active CN110050305B (zh) 2016-09-29 2017-05-09 具有三个晶体管和两个电阻式存储器元件的电阻式随机存取存储器单元

Country Status (4)

Country Link
US (1) US9990993B2 (zh)
CN (1) CN110050305B (zh)
DE (1) DE112017004925T5 (zh)
WO (1) WO2018063446A1 (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6442061B1 (en) * 2001-02-14 2002-08-27 Lsi Logic Corporation Single channel four transistor SRAM
CN105869678A (zh) * 2014-09-16 2016-08-17 爱思开海力士有限公司 一次可编程存储器单元及存储器单元阵列

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5986322A (en) 1995-06-06 1999-11-16 Mccollum; John L. Reduced leakage antifuse structure
US20060171200A1 (en) 2004-02-06 2006-08-03 Unity Semiconductor Corporation Memory using mixed valence conductive oxides
US7511532B2 (en) 2005-11-03 2009-03-31 Cswitch Corp. Reconfigurable logic structures
US8269203B2 (en) 2009-07-02 2012-09-18 Actel Corporation Resistive RAM devices for programmable logic devices
US8351241B2 (en) 2010-06-24 2013-01-08 The Regents Of The University Of Michigan Rectification element and method for resistive switching for non volatile memory device
US8241944B2 (en) 2010-07-02 2012-08-14 Micron Technology, Inc. Resistive RAM devices and methods
JP5092001B2 (ja) 2010-09-29 2012-12-05 株式会社東芝 半導体集積回路
EP2737628B1 (en) 2011-07-29 2023-06-07 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US9153624B2 (en) 2013-03-14 2015-10-06 Crossbar, Inc. Scaling of filament based RRAM
JP6556435B2 (ja) 2014-09-17 2019-08-07 東芝メモリ株式会社 半導体集積回路
JP2018513569A (ja) 2015-03-12 2018-05-24 マイクロセミ エスオーシー コーポレーション コンパクトなＲｅＲＡＭベースのＦＰＧＡ
US9431603B1 (en) * 2015-05-15 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device
CN105118528B (zh) 2015-07-14 2017-11-24 江苏时代全芯存储科技有限公司 非挥发性记忆装置、可编程电路以及内容可定址记忆体
US10270451B2 (en) 2015-12-17 2019-04-23 Microsemi SoC Corporation Low leakage ReRAM FPGA configuration cell
US9704573B1 (en) * 2016-09-30 2017-07-11 Microsemi SoC Corporation Three-transistor resistive random access memory cells

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6442061B1 (en) * 2001-02-14 2002-08-27 Lsi Logic Corporation Single channel four transistor SRAM
CN105869678A (zh) * 2014-09-16 2016-08-17 爱思开海力士有限公司 一次可编程存储器单元及存储器单元阵列

Also Published As

Publication number Publication date
CN110050305A (zh) 2019-07-23
US9990993B2 (en) 2018-06-05
WO2018063446A1 (en) 2018-04-05
DE112017004925T5 (de) 2019-06-13
US20180090205A1 (en) 2018-03-29

Similar Documents

Publication Publication Date Title
US9520448B1 (en) Compact ReRAM based PFGA
US10395736B2 (en) Resistive random access memory device
US11257544B2 (en) Fast read speed memory device
US9431104B2 (en) Reconfigurable circuit and method of programming the same
US9704573B1 (en) Three-transistor resistive random access memory cells
US9438243B2 (en) Programmable logic circuit and nonvolatile FPGA
US10546633B2 (en) Resistive random access memory cell
US9514839B2 (en) Nonvolatile memory, nonvolatile programmable logic switch including nonvolatile memory, and nonvolatile programmable logic circuit
CN108475526B (zh) 低漏泄ReRAM FPGA配置单元
JP2011077159A (ja) 半導体記憶装置および半導体記憶装置の制御方法
KR101723723B1 (ko) 비휘발성 메모리 디바이스
JP2016062627A (ja) 半導体集積回路
CN110050305B (zh) 具有三个晶体管和两个电阻式存储器元件的电阻式随机存取存储器单元
US10607696B2 (en) FPGA configuration cell utilizing NVM technology and redundancy
CN107431487B (zh) 基于紧凑ReRAM的FPGA
US9276581B2 (en) Nonvolatile programmable logic switch
JP2016134515A (ja) メモリセルおよびメモリ装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant