CN110048718B - 一种数据采集卡 - Google Patents

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Abstract

本公开提供了一种数据采集卡，包括：第一高速A/D转化电路、第二高速A/D转化电路以及FPGA电路，所述FPGA电路包括AD读取模块和控制模块；所述第一高速A/D转化电路和所述第二高速A/D转化电路分别工作在两列频率均为f但相位相反的时钟信号下，所述AD读取模块工作在频率为2f的时钟信号下。当所述控制模块接收到PC端发送的采集数据的指令时，控制所述AD读取模块在所述频率为2f的时钟信号的每个上升沿到来时交替读取所述第一高速A/D转化电路和所述第二高速A/D转化电路输出的数据。本公开用两片低成本且采样频率低于2f的模数转换芯片代替一片高成本且采样频率为2f的模数转换芯片，能在成本适中的情况下保证数据采集装置的较高的采样频率。

Description

一种数据采集卡
技术领域
本发明涉及数据处理技术领域，具体涉及一种数据采集卡。
背景技术
模数转换芯片是数据采集装置中必不可少的一类芯片。相关技术中，如果要保证数据采集装置的采样频率很高，通常要选用高采样频率的模数转换芯片，而高采样频率的模数转换芯片价格昂贵，使得数据采集装置的成本很高，如果选用低成本的模数转换芯片又会导致采集装置的采样频率很低，因此，介于两者之间的成本适当且采样频率较高的数据采集装置在数据处理领域具有很大需求。
发明内容
本公开提供了一种数据采集卡，能在降低数据采集装置成本的同时保持较高的采样频率。
为解决相关技术中存在的问题，本公开提供了一种解决方案：一种数据采集卡，包括第一高速A/D转化电路、第二高速A/D转化电路以及FPGA电路，所述FPGA电路包括AD读取模块和控制模块；所述AD读取模块与所述第一高速A/D转化电路和所述第二高速A/D转化电路分别通信连接，所述控制模块与所述AD读取模块通信连接；
所述第一高速A/D转化电路工作在频率为f的第一时钟信号下，用于将采集的模拟信号转换为第一数字信号；
所述第二高速A/D转化电路工作在频率为f的第二时钟信号下，用于将采集的模拟信号转换为第二数字信号，所述第二时钟信号与所述第一时钟信号的相位相反；
所述AD读取模块工作在频率为2f的第三时钟信号下，当所述控制模块接收到PC端发送的采集数据的指令时，控制所述AD读取模块在所述第三时钟信号的每个上升沿到来时交替读取所述第一数字信号和所述第二数字信号。
可选地，所述FPGA电路还包括锁相环模块，所述锁相环模块与所述第一高速A/D转化电路、所述第二高速A/D转化电路以及所述AD读取模块分别通信连接；
所述锁相环模块用于为所述第一高速A/D转化电路提供所述第一时钟信号，为所述第二高速A/D转化电路提供所述第二时钟信号，以及为所述AD读取模块提供所述第三时钟信号。
可选地，所述FPGA电路还包括DDR模块，所述DDR模块与所述控制模块和所述AD读取模块分别通信连接；
所述AD读取模块在所述第三时钟信号的每个上升沿到来时交替读取所述第一数字信号和所述第二数字信号后，得到合并数据；
当所述AD读取模块读取所述第一数字信号和所述第二数字信号的持续时间达到预设时间时，所述控制模块向所述DDR模块发送写指令；
当所述DDR模块接收到所述写指令时，从所述AD读取模块中写入所述合并数据。
可选地，所述FPGA电路还包括USB通信模块，所述数据采集卡还包括USB通信芯片，所述USB通信模块与所述控制模块、所述DDR模块以及所述USB通信芯片分别通信连接，所述USB通信芯片与所述PC端通信连接；
当所述DDR模块从所述AD读取模块中写入的所述合并数据的数据长度达到第一预设数据长度时，所述控制模块向所述DDR模块发送读指令；
当所述DDR模块接收到所述读指令时，将从所述AD读取模块中写入的所述合并数据读出到所述USB通信模块；
当所述USB通信模块中的所述合并数据的数据长度达到第二预设数据长度时，所述USB通信芯片将所述USB通信模块中的所述合并数据上传到所述PC端。
可选地，所述DDR模块包括FIFO模块；
所述FIFO模块用于缓存所述DDR模块从所述AD读取模块中写入的所述合并数据。
可选地，所述FPGA电路还包括延时模块，所述延时模块与所述控制模块通信连接；
所述延时模块用于输出电平延时触发信号；
在所述电平延时触发信号的高电平期间，所述AD读取模块读取所述第一数字信号和所述第二数字信号；
在所述电平延时触发信号的低电平期间，所述DDR模块从所述AD读取模块中写入所述合并数据，以及将写入的所述合并数据读出到所述USB通信模块。
可选地，所述AD读取模块包括触发模块；
当所述AD读取模块读取所述第一数字信号和所述第二数字信号的持续时间达到预设时间时，所述触发模块向所述控制模块发送一个电压触发信号；
所述控制模块在接收到所述电压触发信号后控制所述延时模块输出一个呈长时间低电平的电平延时触发信号；
在所述电平延时触发信号的低电平期间，所述DDR模块从所述AD读取模块中写入所述合并数据并将写入的所述合并数据存储于所述FIFO模块。
可选地，在所述电平延时触发信号的低电平期间内且当所述FIFO模块中的数据达到所述第一预设数据长度时，所述DDR模块将所述FIFO模块中的所述合并数据读出到所述USB通信模块。
可选地，还包括模拟信号调理电路，所述模拟信号调理电路的输出端与所述第一高速A/D转化电路的输入端和所述第二高速A/D转化电路的输入端分别通信连接；
所述模拟信号调理电路将采集到的数据进行预处理并将预处理后的数据传输给所述第一高速A/D转化电路和所述第二高速A/D转化电路。
可选地，所述AD读取模块还包括信号-节拍模块和信号-位宽转换模块；
所述信号-节拍模块用于从所述第一高速A/D转化电路接收所述第一数字信号和从所述第二高速A/D转化电路接收所述第二数字信号；
所述信号-位宽转换模块用于将所述第一数字信号的数据位数和所述第二数字信号的数据位数转化为所述DDR模块可接收的数据位数。
有益效果：
本公开提供了一种数据采集卡，包括第一高速A/D转化电路、第二高速A/D转化电路以及FPGA电路，所述FPGA电路上设置有AD读取模块和控制模块，所述第一高速A/D转化电路和所述第二高速A/D转化电路分别工作在两列频率均为f但相位相反的时钟信号下，因此可以得到相位刚好相反的第一数字信号与第二数字信号。所述AD读取模块工作在频率为2f的时钟信号下，并且在该时钟信号的每个上升沿到来时交替读取所述第一数字信号和所述第二数字信号，以将所述第一数字信号和所述第二数字信号合并为一列数据，从而将两片采样频率低于2f的模数转换芯片等效为一片采样频率为2f的模数转换芯片。本公开用两片低成本且采样频率低的模数转换芯片代替一片高成本且采样频率高的模数转换芯片，能在成本适中的情况下保证数据采集装置的较高的采样频率。
附图说明
图1是根据一示例性实施例示出的一种数据采集卡的框图；
图2是根据一示例性实施例示出的FPGA电路的内部框图；
图3是根据一示例性实施例示出的一种数据采集卡的整体框图；
图4是根据一示例性实施例示出的第一组时钟信号示意图；
图5是根据一示例性实施例示出的第二组时钟信号示意图；
图6是根据一示例性实施例示出的实验结果示意图。
具体实施方式
下文描述了本发明的具体实施方式，该实施方式为示意性的，旨在揭示本发明的具体工作过程，不能理解为对权利要求的保护范围的进一步限定。
图1是根据一示例性实施例示出的一种数据采集卡的框图。参照图1，所述数据采集卡包括：第一高速A/D转化电路100、第二高速A/D转化电路200以及FPGA电路300，所述FPGA电路300包括AD读取模块301和控制模块302；所述AD读取模块301与所述第一高速A/D转化电路100和所述第二高速A/D转化电路200分别通信连接，所述控制模块302与所述AD读取模块301通信连接。其中，所述FPGA电路采用的FPGA芯片为Altera公司生产的cyclone 4E芯片，具体型号为EP4CE15F23C8，所述FPGA芯片的程序采用Verilog语言编写。
所述第一高速A/D转化电路100工作在频率为f的第一时钟信号下，用于将采集的模拟信号转换为第一数字信号。
所述第二高速A/D转化电路200工作在频率为f的第二时钟信号下，用于将采集的模拟信号转换为第二数字信号，所述第二时钟信号与所述第一时钟信号的相位相反。
本公开中，所述第一高速A/D转化电路100和所述第二高速A/D转化电路200采用模数转换器构成，用于将输入的模拟信号转化为数字信号。举例来讲，所述第一高速A/D转化电路100和所述第二高速A/D转化电路200采用两个相同的模数转换器AD9226构成，所述AD9226的采样频率为65MPS，驱动频率为65MHZ且数据分辨位数为12位，即采集到的数据经过所述第一高速A/D转化电路100后可以得到数据位数为12位的第一数字信号，经过所述第二高速A/D转化电路200后可以得到数据位数为12位的第二数字信号。其中，所述第一时钟信号的频率f为65MHZ，所述第二时钟信号的频率f也为65MHZ，但所述第二时钟信号与所述第一时钟信号的相位相反，因此，所述第一数字信号与所述第二数字信号为两列相位刚好相反的数字信号。
所述AD读取模块301工作在频率为2f的第三时钟信号下，当所述控制模块302接收到PC端发送的采集数据的指令时，控制所述AD读取模块301在所述第三时钟信号的每个上升沿到来时交替读取所述第一数字信号和所述第二数字信号。当所述控制模块302接收到用户从PC端发送的采集数据的指令时，控制所述AD读取模块301在频率为2f(130MHZ)的第三时钟信号下工作，即：在所述第三时钟信号的第一个上升沿到来时，读取所述第一数字信号，在二个上升沿到来时，读取所述第二数字信号，依次地，在第三个上升沿到来时，读取所述第一数字信号，从而交替地读取所述第一数字信号和所述第二数字信号并合并为一列数字信号。
图2是根据一示例性实施例示出的FPGA电路的内部框图，所述FPGA电路内部的多个模块之间均采用电连接。图3是根据一示例性实施例示出的一种数据采集卡的整体框图。参照图2和图3，所述FPGA电路300还包括锁相环模块303，所述锁相环模块303与所述第一高速A/D转化电路100、所述第二高速A/D转化电路200以及所述AD读取模块301分别通信连接。
所述锁相环模块303用于为所述第一高速A/D转化电路100提供所述第一时钟信号，为所述第二高速A/D转化电路200提供所述第二时钟信号，以及为所述AD读取模块301提供所述第三时钟信号。参照图2，所述锁相环模块由系统时钟驱动，并输出四类时钟信号，包括65MHZ、65MHZ(延迟半个周期)、130MHZ以及260MHZ，可以为所述数据采集卡的各个模块提供工作频率。
图4是根据一示例性实施例示出的第一组时钟信号示意图，其中，所述箭头表征该时钟信号的上升沿到来。参照图2和图4，本公开中，所述锁相环模块303的主要功能为在输入50MHZ时钟源的前提下产生所述数据采集卡的各个模块所需要的时钟信号。例如，为所述第一高速A/D转化电路100提供65MHZ的第一时钟信号，为所述第二高速A/D转化电路200提供65MHZ的第二时钟信号，但所述65MHZ的第二时钟信号比所述第一时钟信号的相位延迟半个周期，为所述AD读取模块301提供130MHZ的第三时钟信号。
参照图2和图3，所述FPGA电路300还包括DDR模块304，所述DDR模块304与所述控制模块302和所述AD读取模块301分别通信连接。本公开中所述DDR模块304采用的是DDR2SDRAM(一种同步动态随机存取存储器，具体型号为MT47H64M16HR)，具有1G的存储空间，能满足高速状态下较长时间的持续的读写操作。
所述AD读取模块301在所述第三时钟信号的每个上升沿到来时交替读取所述第一数字信号和所述第二数字信号后，得到合并数据。即所述AD读取模块301在130MHZ的第三时钟信号下，将相位相反的第一数字信号和第二数字信号交替读取后得到所述合并数据。
当所述AD读取模块301读取所述第一数字信号和所述第二数字信号的持续时间达到预设时间时，所述控制模块302向所述DDR模块304发送写指令。
当所述DDR模块304接收到所述写指令时，从所述AD读取模块301中写入所述合并数据。
举例来讲，所述控制模块302设置的所述预设时间为t，若所述AD读取模块301持续读取所述第一数字信号和所述第二数字信号的时间大于t，则所述控制模块302向所述DDR模块304发送一个写指令，当所述DDR模块304接收到该写指令时，开始执行写操作，即从所述AD读取模块301中写入所述合并数据。
参照图2和图3，所述FPGA电路300还包括USB通信模块305，所述数据采集卡还包括USB通信芯片400，所述USB通信模块305与所述控制模块302、所述DDR模块304以及所述USB通信芯片400分别通信连接，所述USB通信芯片400与所述PC端500通信连接。本公开中采用的通信芯片400为cypress公司的usb2.0芯片(型号为cy68013)，通过USB线与PC端的USB串口相连，用于将所述FPGA电路300中的数据上传到PC端。同时，所述USB通信芯片400可以将用户在PC端500发送的采集数据的指令或者其他控制指令传输给所述USB通信模块305，再由所述USB通信模块305传输给所述控制模块302，所述控制模块302控制所述FPGA电路300内部其他模块的工作。
当所述DDR模块304从所述AD读取模块301中写入的所述合并数据的数据长度达到第一预设数据长度时，所述控制模块302向所述DDR模块304发送读指令。
当所述DDR模块304接收到所述读指令时，将从所述AD读取模块301中写入的所述合并数据读出到所述USB通信模块305。
当所述USB通信模块305中的所述合并数据的数据长度达到第二预设数据长度时，所述USB通信芯片400将所述USB通信模块305中的所述合并数据上传到所述PC端500。
举例来讲，假设所述第一预设数据长度为m字节，所述第二预设数据长度为n字节，当所述DDR模块304中的合并数据的数据长度达到m字节以后，所述控制模块302向所述DDR模块304发送读指令。所述DDR模块304在接收到所述读指令时，开始进行读操作，即将从所述AD读取模块301中写入的所述合并数据读出到所述USB通信模块305。当所述USB通信模块305中的合并数据的数据长度达到n字节时，所述USB通信芯片400将会读取所述USB通信模块305中的合并数据，然后上传到所述PC端500。
参照图2，所述DDR模块304包括FIFO模块，所述FIFO模块用于缓存所述DDR模块304从所述AD读取模块301中写入的所述合并数据。由于DDR模块304的工作频率为166.7MHZ，进行写操作与读操作时所述锁相环模块303提供的时钟信号为130MHZ且所述USB通信模块305给定的时钟上升沿速度较低，因此需要采用一个先入先出模块(DDR2-FIFO)作为信号缓冲池，即采用所述FIFO模块作为输入的数据的缓冲池，来克服所述DDR模块304在进行写操作与读操作时速度不匹配的情况。所述DDR模块304还包括DDR存储模块，用于存储所述FIFO模块中的数据。
参照图2和图3，所述FPGA电路300还包括延时模块306，所述延时模块306与所述控制模块302通信连接。
所述延时模块306用于输出电平延时触发信号。
在所述电平延时触发信号的高电平期间，所述AD读取模块301读取所述第一数字信号和所述第二数字信号。
在所述电平延时触发信号的低电平期间，所述DDR模块304从所述AD读取模块301中写入所述合并数据，以及将写入的所述合并数据读出到所述USB通信模块305。
图5是根据一示例性实施例示出的第二组时钟信号示意图，其中，所述箭头表征该时钟信号的上升沿到来。参照图2、3或5，所述延时模块306输出的电平延时触发信号用于控制所述AD读取模块301读取所述第一数字信号和所述第二数字信号，同时控制所述DDR模块304进行读操作和写操作。举例来讲，所述控制模块302在控制所述延时模块306输出电平延时触发信号后，在所述电平延时触发信号的高电平期间，所述AD读取模块301可以读取所述第一数字信号和所述第二数字信号，此时，所述DDR模块304无法进行写操作；在所述电平延时触发信号的低电平期间，所述AD读取模块301无法读取所述第一数字信号和所述第二数字信号，所述DDR模块304可以进行写操作。
参照图2和图3，所述AD读取模块301包括触发模块。
当所述AD读取模块301读取所述第一数字信号和所述第二数字信号的持续时间达到预设时间时，所述触发模块向所述控制模块302发送一个电压触发信号。
所述控制模块302在接收到所述电压触发信号后控制所述延时模块306输出一个呈长时间低电平的电平延时触发信号。
在所述电平延时触发信号的低电平期间，所述DDR模块304从所述AD读取模块301中写入所述合并数据并将写入的所述合并数据存储于所述FIFO模块。
图5中示出了所述电压触发信号的示意图。参照图2、3或5，举例来讲，当所述AD读取模块301读取所述第一数字信号和所述第二数字信号的持续时间达到预设时间t时，所述触发模块会向所述控制模块302发送一个电压触发信号，当所述控制模块302在接收到所述电压触发信号后会向所述延时模块306输出一个触发指令，该触发指令用于通知所述延时模块306输出一个呈长时间低电平的电平延时触发信号。在该电平延时触发信号的低电平期间，所述DDR模块304执行写操作，在写入FIFO数据信号的控制下，从所述AD读取模块301中写入所述合并数据并将写入的所述合并数据缓存于所述FIFO模块。
本公开中，在所述电平延时触发信号的低电平期间内且当所述FIFO模块中的数据达到所述第一预设数据长度时，所述DDR模块304将所述FIFO模块中的所述合并数据读出到所述USB通信模块305。参照图2和图5，在所述电平延时触发信号的低电平期间，且所述DDR模块304在执行完写操作以后，在读出FIFO数据信号的控制下，所述DDR模块304将所述FIFO模块中的所述合并数据读出到所述USB通信模块305中。在实际情况中，考虑到所述DDR模块304在进行写操作与读操作的过程中产生的延迟时间，所述写入FIFO数据信号的持续时间和所述读出FIFO数据信号的持续时间之和会小于所述电平延时触发信号的低电平阶段持续的时间。
参照图2和图3，所述数据采集卡还包括模拟信号调理电路600，所述模拟信号调理电路600的输出端与所述第一高速A/D转化电路100的输入端和所述第二高速A/D转化电路200的输入端分别通信连接。
所述模拟信号调理电路600将采集到的数据进行预处理并将预处理后的数据传输给所述第一高速A/D转化电路100和所述第二高速A/D转化电路200。
本公开中，所述模拟信号调理电路600采用运算放大器AD8065组成，所述模拟信号调理电路600包括电压跟随电路和比例放大偏置电路，用于将0-5V的输入电压转化为1-3V的电压并提供给所述第一高速A/D转化电路100和所述第二高速A/D转化电路200。
参照图5，举例来讲，所述模拟信号调理电路600对一段连续的衰荡信号进行读取与信号预处理，并且将预处理后的数据传输给所述第一高速转化电路100和所述第二高速转化电路200，进行模拟信号到数字信号的转变。在所述电平延时触发信号的高电平期间，所述AD读取模块从所述第一高速A/D转化电路100和所述第二高速A/D转化电路200中交替读取数据。当读取的时间达到预设时间时，所述触发模块给所述控制模块302发送一个触发电压信号，然后所述控制模块302控制所述延时模块306将所述电平延时触发信号转变为低电平，在该低电平期间，所述DDR模块304从所述AD读取模块301中写入数据，当写入的数据的长度达到第一预设数据长度时，所述DDR模块304将写入的数据读出到所述USB通信模块305，再由所述USB通信芯片306将所述USB通信模块305中的数据上传到所述PC端。
参照图2，所述AD读取模块301还包括信号-节拍模块和信号-位宽转换模块。
所述信号-节拍模块用于从所述第一高速A/D转化电路100接收所述第一数字信号和从所述第二高速A/D转化电路200接收所述第二数字信号。
所述信号-位宽转换模块用于将所述第一数字信号的数据位数和所述第二数字信号的数据位数转化为所述DDR模块304可接收的数据位数。
本公开中，所述信号-节拍模块通过12位并行数据线与所述第一高速A/D转化电路100和所述第二高速A/D转化电路200分别连接。所述控制模块302在接收到PC端发送的采集数据的指令时，控制所述信号-节拍模块从所述第一高速A/D转化电路100接收所述第一数字信号，以及从所述第二高速A/D转化电路200接收所述第二数字信号。参照图2，所述信号-节拍模块在AD1时钟下从所述第一高速转化电路100读取AD1数据，在AD2时钟下从所述第二高速转化电路200读取AD2数据。其中，由于所述第一高速A/D转化电路100和所述第二高速A/D转化电路200的数据分辨位数为12位，因此所述信号-节拍模块接收到的数据的位数为12位，而所述DDR模块304可接收的数据的位数为32位，因此需要利用所述信号-位宽转换模块将所述第一数字信号和所述第二数字信号的数据位数拓展为32位。
图6是根据一示例性实施例示出的实验结果示意图。图中，横坐标表征扫描的时间(单位为微秒)，纵坐标表征输出的电压(单位为伏特)，四组输入电压信号的频率分别为25khz、50khz、100khz以及500khz。以实线表示的输出电压信号为示波器采集的信号，以虚线表示的输出电压信号为本公开的数据采集卡采集的信号。如图6所示，本公开的数据采集卡采集的信号与实际输入的信号基本吻合。
本公开提供了一种数据采集卡，包括第一高速A/D转化电路、第二高速A/D转化电路以及FPGA电路，所述FPGA电路上设置有AD读取模块和控制模块。本公开能以两片采样频率低于2f的模数转换芯片等效一片采样频率为2f的模数转换芯片。所述第一高速A/D转化电路和所述第二高速A/D转化电路分别工作在两列频率均为f但相位相反的时钟信号下，因此可以得到相位刚好相反的第一数字信号与第二数字信号。所述AD读取模块工作在频率为2f的时钟信号下，并且在该时钟信号的每个上升沿到来时交替读取所述第一数字信号和所述第二数字信号，以将所述第一数字信号和所述第二数字信号合并为一列数据并上传到PC端。本公开用两片低成本且采样频率低的模数转换芯片代替一片高成本且采样频率高的模数转换芯片，能在成本适中的情况下保证数据采集装置的较高的采样频率。
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
类似地，应当理解，为了精简本申请并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。
本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。
此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如，在下面的权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。
应该注意的是上述实施例对本发明进行说明而不是对本发明进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本发明可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。

Claims (9)

1.一种数据采集卡，其特征在于，包括：第一高速A/D转化电路、第二高速A/D转化电路以及FPGA电路，所述FPGA电路包括AD读取模块、DDR模块和控制模块；所述AD读取模块与所述第一高速A/D转化电路和所述第二高速A/D转化电路分别通信连接，所述控制模块与所述AD读取模块通信连接，所述DDR模块与所述控制模块和所述AD读取模块分别通信连接；
所述第一高速A/D转化电路工作在频率为f的第一时钟信号下，用于将采集的模拟信号转换为第一数字信号；
所述第二高速A/D转化电路工作在频率为f的第二时钟信号下，用于将采集的模拟信号转换为第二数字信号，所述第二时钟信号与所述第一时钟信号的相位相反；
所述AD读取模块工作在频率为2f的第三时钟信号下，当所述控制模块接收到PC端发送的采集数据的指令时，控制所述AD读取模块在所述第三时钟信号的每个上升沿到来时交替读取所述第一数字信号和所述第二数字信号；
所述AD读取模块在所述第三时钟信号的每个上升沿到来时交替读取所述第一数字信号和所述第二数字信号后，得到合并数据；
当所述AD读取模块读取所述第一数字信号和所述第二数字信号的持续时间达到预设时间时，所述控制模块向所述DDR模块发送写指令；
当所述DDR模块接收到所述写指令时，从所述AD读取模块中写入所述合并数据。
2.根据权利要求1所述的数据采集卡，其特征在于，所述FPGA电路还包括锁相环模块，所述锁相环模块与所述第一高速A/D转化电路、所述第二高速A/D转化电路以及所述AD读取模块分别通信连接；
所述锁相环模块用于为所述第一高速A/D转化电路提供所述第一时钟信号，为所述第二高速A/D转化电路提供所述第二时钟信号，以及为所述AD读取模块提供所述第三时钟信号。
3.根据权利要求1所述的数据采集卡，其特征在于，所述FPGA电路还包括USB通信模块，所述数据采集卡还包括USB通信芯片，所述USB通信模块与所述控制模块、所述DDR模块以及所述USB通信芯片分别通信连接，所述USB通信芯片与所述PC端通信连接；
当所述DDR模块从所述AD读取模块中写入的所述合并数据的数据长度达到第一预设数据长度时，所述控制模块向所述DDR模块发送读指令；
当所述DDR模块接收到所述读指令时，将从所述AD读取模块中写入的所述合并数据读出到所述USB通信模块；
当所述USB通信模块中的所述合并数据的数据长度达到第二预设数据长度时，所述USB通信芯片将所述USB通信模块中的所述合并数据上传到所述PC端。
4.根据权利要求1或3所述的数据采集卡，其特征在于，所述DDR模块包括FIFO模块；
所述FIFO模块用于缓存所述DDR模块从所述AD读取模块中写入的所述合并数据。
5.根据权利要求3所述的数据采集卡，其特征在于，所述FPGA电路还包括延时模块，所述延时模块与所述控制模块通信连接；
所述延时模块用于输出电平延时触发信号；
在所述电平延时触发信号的高电平期间，所述AD读取模块读取所述第一数字信号和所述第二数字信号；
在所述电平延时触发信号的低电平期间，所述DDR模块从所述AD读取模块中写入所述合并数据，以及将写入的所述合并数据读出到所述USB通信模块。
6.根据权利要求5所述的数据采集卡，其特征在于，所述AD读取模块包括触发模块；
当所述AD读取模块读取所述第一数字信号和所述第二数字信号的持续时间达到预设时间时，所述触发模块向所述控制模块发送一个电压触发信号；
所述控制模块在接收到所述电压触发信号后控制所述延时模块输出一个呈长时间低电平的电平延时触发信号；
在所述电平延时触发信号的低电平期间，所述DDR模块从所述AD读取模块中写入所述合并数据并将写入的所述合并数据存储于FIFO模块。
7.根据权利要求6所述的数据采集卡，其特征在于，在所述电平延时触发信号的低电平期间内且当所述FIFO模块中的数据达到所述第一预设数据长度时，所述DDR模块将所述FIFO模块中的所述合并数据读出到所述USB通信模块。
8.根据权利要求1所述的数据采集卡，其特征在于，还包括模拟信号调理电路，所述模拟信号调理电路的输出端与所述第一高速A/D转化电路的输入端和所述第二高速A/D转化电路的输入端分别通信连接；
所述模拟信号调理电路将采集到的数据进行预处理并将预处理后的数据传输给所述第一高速A/D转化电路和所述第二高速A/D转化电路。
9.根据权利要求1或3所述的数据采集卡，其特征在于，所述AD读取模块还包括信号-节拍模块和信号-位宽转换模块；
所述信号-节拍模块用于从所述第一高速A/D转化电路接收所述第一数字信号和从所述第二高速A/D转化电路接收所述第二数字信号；
所述信号-位宽转换模块用于将所述第一数字信号的数据位数和所述第二数字信号的数据位数转化为所述DDR模块可接收的数据位数。
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