CN110034095B - 三维堆叠封装集成tr模组 - Google Patents

三维堆叠封装集成tr模组 Download PDF

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Abstract

本发明公开的一种三维堆叠封装TR模组，旨在提供一种兼顾功能拓展、空间电磁隔离和可实现性的毫米波TR模组。本发明通过下述技术方案予以实现：上多层介质基板中构建一个嵌入集成四通道多功能数模混合芯片的上基板矩形开腔体，腔内台阶上沿Y方向两侧长边和沿X方向一侧宽边上印制微带接口，基板内同时集成位于基板底面的同轴接口和低频接口。在下多层介质基板中分别构建装配双通道TR芯片的矩形开腔体，腔内台阶上印制平行于X方向的两对独立延展的下基板微带接口，以及与之对应连通并分别馈至下多层介质基板顶部和底部的同轴接口。利用上下基板对位堆叠和多层基板内的垂直互联孔及走线，实现上下两个集成空间内芯片的高低频信号互联和对外馈通。

Description

三维堆叠封装集成TR模组
技术领域
本发明涉及一种工作在毫米波频段，应用于AIP(Antenna-In-Package)二维有源相控阵天线中，以三维空间立体封装集成（3D-SIP）形式实现的三维堆叠封装集成TR模组。
背景技术
毫米波二维有源相控阵天线，以其扫描波束无惯性捷变，优异的射频性能，良好的通道冗余性，近年来得到迅速发展和广泛应用。根据有源收发链路功能在阵面架构中的铺展维度，毫米波二维有源相控阵天线先后形成了砖式（Z向铺展）和瓦式（X-Y平面铺展）两种经典集成架构。上述架构中天线辐射单元、TR组件、波束合成网络等单元均有清晰的物理接口和边界，采用的是传统毫米波MCM微组装流程。因此无论砖式或瓦式架构，针对不同的应用需求，天线阵面都具有不同程度的定制化特性，各单元部件尤其是TR有源子阵通用性不好；同时整个天线整机的生产组装耗时和成本，会随着通道规模的扩大迅速提高，不利于天线阵列的成本控制。近两年迅速发展的基于封装的天线（Antenna-In-Package ,AIP）集成方案，很好地解决了上述问题。封装天线（AIP）是基于封装材料与工艺，将天线与TR芯片集成在封装体内实现系统级二维有源阵列功能的一种实现架构。在此框架下TR组件与天线辐射单元间不再具有清晰的物理接口和界线，两者通过二次封装的技术融合为一个功能整体，其中TR组件以多通道多功能系统级封装即SIP(System-In-Package，SIP)形态呈现，采用符合标准SMT工艺的方式二次组装于多功能母板上， TR组件的功能和物理形态均已器件化和封装化，这使得天线整机的组装非常适合于大规模批量化生产，极大降低了生产成本。同时天线阵面无论规模大小，TR有源链路均以该SIP模块为基本可扩展单元，具有良好的通用性。
目前从已公开的文献报道和国内外研究进展来看，TR组件系统级封装SIP化主要是将多通道多功能的异质或同质芯片平面拼装，通过树脂填充、陶瓷管壳或晶圆键合等方式进行二次组装，形成器件级的多通道TR封装模组。TR链路功能由被封装的多功能芯片来实现，二次封装主要为TR芯片提供稳定的电磁环境和水/气隔离保护，以及结构强度的支撑。上述架构具有两个特点：其一，单只TR管壳在芯片层面的集成架构与瓦式有源子阵的最小可扩展单元类似，即采用多只芯片在X-Y二维空间中进行平面铺展拼装，从芯片承载的射频功能分布来看是两维而不是三维的，再考虑到二次封装所带来的接口和互联等无源功能在Z向的扩展，上述SIP封装方案通常被定义为2.5D-SIP；其二，系统级封装SIP模组的射频接口常采用开放式的CPW/CPWG接口或半开放式的BGA空气类同轴结构，组装时通过标准SMT工艺表贴于多功能母板上进行扩展使用。
正是由于上述电路结构特点，2.5D-SIP封装方案在应用中暴露出不少问题和不足：一是芯片级集成层面，多通道多功能异构拼装布局限制在二维平面内，空间利用率不高，芯片承载功能的提升、尺寸的扩展都直接导致整个封装管壳体积，尤其是二维平面内安装投影方向面积的增加。二是SIP封装层面，受制于后期安装热应力匹配和可靠性等因素影响，单只管壳尺寸不能无限增加，目前10*10mm是一个经验上限值。这将导致2.5D-SIP方案在承载的功能密度和集成集成密度上的提升潜力受限。三是从TR链路增益分配和空间隔离来看，所有芯片均直接拼装在单一管壳空间内，多通道高增益集中布局，很难从结构设计上提供电磁信号的有效隔离，很容易导致环路自激等稳定性问题，同时也限制了单只管壳性能的提升和应用。
将集成封装架构向三维空间拓展是解决上述问题的有效技术途径。三维芯片封装将多个裸片堆叠，可以获得很高的集成密度，但如此复杂的封装设计将带来很多问题：比如多芯片集成在一个封装内，芯片如何堆叠起来；再比如复杂的走线需要公共载板，用传统的工具很难布通走线；尤其是针对毫米波频段有源芯片的堆叠，电磁信号的有效隔离会变得更加困难；最后上述不利因素都会共同作用导致成品率的下降、全周期成本的提高。因此，提出一种应用于毫米波频段，基于3D-SIP架构，同时兼顾功能拓展、空间电磁隔离、可实现性等多个应用需求的四通道TR封装模组方案，成为亟待解决的问题。
发明内容
本发明针对目前AIP相控阵天线架构中使用的TR组件2.5D-SIP封装模组，在空间利用率、功能拓展、电磁信号隔离等多个方面暴露的不足和问题，提出了一种能够同时兼顾功能拓展、空间电磁隔离、可实现性，并可实现毫米波频段四通道TR组件功能的三维堆叠封装集成TR模组。
为实现上述目的，本发明通过以下措施来达到。）一种三维堆叠封装TR模组，包括：在Z向堆叠组装的上多层介质基板1，下多层介质基板2和用于气密封装上多层介质基板1内开腔的金属盖板3，其特征在于：上多层介质基板1中制有一个嵌入集成了四通道多功能数模混合Corechip芯片4的上基板矩形开腔体，矩形开腔内台阶上，沿Y方向两侧长边和沿X方向一侧宽边上分别印制有两两对称，一个独立的微带接口5，同时在上多层介质基板1底部印制电路面制作有与上述上基板微带接口5连通的上基板同轴接口6，以及用于Corechip芯片4低频馈电的上基板低频接口7；在下多层介质基板2中制有两个相向对称中心面，分别装配有双通道TR芯片8的下基板矩形开腔体；并在下多层介质基板2矩形开腔台阶上印制有平行于X方向的两对下基板微带接口9和沿Y方向左右对称分布的两对下基板微带接口11，以及位于下多层介质基板2底部印制面的下基板同轴接口10，位于下多层介质基板顶面且与下基板微带接口11相互馈通的下基板同轴接口12；四通道多功能数模混合Corechip芯片4和双通道TR芯片8通过多层基板内的Z向金属化过孔和层间走线并采用上下基板对位堆叠方式完成互连；由封装体内部和对外的高低频互联接口，实现整个三维堆叠TR模组内部和对外的高低频信号馈通。
本发明相比于现有技术具有如下有益效果:
空间利用率高，功能拓展余量更充裕，可实现性好。相比于2.5D-SIP方案，本发明通过上下两块多层介质基板，在Z方向上搭建出两个堆叠但相互隔离的集成空间，由多层介质基板封装体内部和相互之间的高低频互联接口，实现上下两个集成空间内芯片的高低频信号馈通，以此实现一个四通道TR链路功能在X-Y-Z三维空间中的集成实现，即真正意义上的毫米波四通道TR模组的3D-SIP。这样的集成架构，使TR链路芯片原来的X-Y二维平面基础上增加了垂直方向的第三个维度，有效拓展了芯片的布局空间。而在实际使用中，TR链路芯片特别是多功能数模混合集成Corechip芯片通常要求具备更多的电路功能，在2.5D-SIP集成架构中，芯片被限制在X-Y平面内，功能增加意味着芯片面积增加，即SIP封装体安装投影面积的显著增加。而在本发明中芯片被分配到两层堆叠空间中，相当于相同的安装投影面积下，芯片可使用有效空间增加一倍，为TR组件封装模组功能的拓展提供了充裕的空间、储备了可观的扩展潜力。而从制造实现角度看，相比于芯片级直接三维堆叠，发明中采用的均为成熟组装工艺，上下两个功能层分别并行组装再合二为一，既降低了为获得更高集成密度在制造组装复杂度上的难度，又提高了组装效率和成品率。
SIP模组内部空间电磁隔离好，TR链路指标分配更合理。2.5D-SIP方案，整个模组内部只有一个有效布局空间，所有TR链路芯片均在该空间内平面拼装，芯片间对电磁信号没有任何遮挡和约束，基本等效于所有链路增益和功能的单芯片集中布局，这样会导致链路空间反馈回路增益过高，稳定性变差，即使链路不自激，也会由于空间的反馈影响移相和衰减精度。而本发明提出的3D-SIP方案，从物理构架上就避免了上述问题。通过将末级高效率收发芯片和多功能数模混合集成、同时带增益补偿的Corechip分层分腔布局，上下两个完全电磁隔离的多层封装体为其分别提供良好的电磁屏蔽，射频信号被约束在有限且指定的路径中，形成单向的信号流向，避免了由芯片上部空间引入的闭合反馈。这样的布局，也使得Corechip芯片能从整个有源阵面链路指标分配角度，从容地在全温范围内调整自身的增益补偿，在一定范围内有效分担前级尤其是AIU的压力，进而简化天线的复杂程度。
在AIP布阵扩展应用中，相互耦合干扰小，稳定性更好。由于采用全封闭类同轴表贴射频接口，SIP管壳对外互联良好约束在同轴空间内，在多只管壳扩展布局时能有效避免不同管壳接口间的电磁干扰。在2.5D-SIP扩展应用中，由于其射频接口通常是QFN类型的CPW形式，属于半开放表面传输线结构，在毫米波频段空间辐射和耦合难以避免。由于从管壳输入输出接口看，链路增益通常需要20dB以上甚至接近30dB，在管壳扩展布局时由于接口相互间距离太近，很容易发生管壳间端口耦合形成环路自激，影响整个阵面的稳定性。本发明提出的3D-SIP方案，射频接口全部采用类同轴全封闭表贴形式，管壳与母板间均采用介质填充类同轴实现高频互联，进入母板后再走埋置带状线。这样每个管壳的输入输出信号均被约束在有限且指定的空间内，路径外的空间辐射和耦合均被压制得非常低，有效避免了2.5D-SIP中CPW接口的相互耦合干扰的问题。
附图说明
图1是本发明的三维堆叠封装集成TR模组分解透视图。
图2是图1上多层介质基板封装体顶部印制电路的俯视图。
图3是图1上多层介质基板封装体底部印制电路的仰视图。
图4是图1下多层介质基板封装体顶部印制电路的俯视图。
图5是图1下多层介质基板封装体底部印制电路的仰视图。
图中：1上多层介质基板，2下多层介质基板，3金属盖板，4Corechip芯片，5上基板微带接口，6上基板同轴接口，7上基板低频接口，8双通道TR芯片，9下基板微带接口，10下基板同轴接口，11下基板微带接口，12下基板同轴接口，13下基板同轴传输电路，14下基板低频接口，15下基板低频接口。
具体实施方式
参阅图1和图2。在以下描述的优选实施例中，一种三维堆叠封装TR模组，包括：在Z向堆叠组装的上多层介质基板1，下多层介质基板2和气密封装上多层介质基板1的金属盖板3，其中：上多层介质基板1中制有一个嵌入集成了四通道多功能数模混合Corechip芯片4的上基板矩形开腔体，上多层介质基板1矩形开腔内台阶上两侧长边与X方向平行和一侧宽边与Y方向平行上分别印制有五组微带接口5，并在上多层介质基板1底部印制电路面制作有与上基板微带接口5转接连通的五组上基板同轴接口6，以及用于Corechip芯片4低频馈电的上基板低频接口7。下多层介质基板2中制有：两个相向对称中心面，分别装配双通道TR芯片8的下基板矩形开腔体；在下多层介质基板2矩形开腔台阶上印制有平行于X方向的两对独立的下基板微带接口9，位于下多层介质基板2底部印制电路面且分布于四角上的下基板同轴接口10，同样位于矩形开腔台阶上并平行于Y方向的两个对称独立的双通道TR芯片8的内侧边设有八字形的下基板微带接口11，以及对应连通并馈至下多层介质基板2顶部印制电路面，分布在所述对称中心面，并相邻两侧八字形微带尾边，沿X方向平行排列的四个点阵排布的下基板同轴接口12；沿Y方向并贯穿下多层介质基板2，设有居中于所述四个点阵排布的下基板同轴接口12，且位于其中的下基板同轴传输电路13，对接互联下多层介质基板2顶部印制电路面的下基板低频接口14。位于下多层介质基板2底部印制电路面X负向一侧边缘，设有沿Y方向分布，用于对外低频信号馈通，按线阵排列的下基板低频接口15。四通道多功能数模混合Corechip芯片4和双通道TR芯片8利用多层基板内的的垂直互联孔和层间走线以及上下基板对位堆叠完成互连。由封装体内部和对外的高低频互联接口，实现整个三维堆叠TR模组内部和对外的高低频信号馈通。模组内的同轴电路均是采用多层基板中的Z向金属化过孔构成的介质填充类同轴结构形式实现。
在三维射频有源功能层的构建上，将强调高性能、需要良好散热、用于毫米波收发信号放大功能的双通道TR芯片8设置于下层；将强调多功能数模混合集成、用于信号幅相调制和数字闭环控制的四通道多功能数模混合corechip芯片4设置于上层，以此构成在Z向的堆叠拓展的射频有源功能层，实现即整个四通道TR模组的3D-SIP。堆叠组装时由下至上分别是下多层介质基板2，上多层介质基板1和金属盖板3。装配流程上，上多层介质基板（1）和下多层介质基板（2）中对应的毫米波芯片采用金丝跳线键合于微带接口的方式分别独立组装，再二次对位堆叠装配。其中上多层介质基板1中位于底部印制电路面的上基板同轴接口6分别同下多层介质基板2中位于顶部印制电路面的下基板同轴接口12和下基板同轴传输电路13对接，上基板低频接口7同下基板低频接口14对接，最终构成Z向堆叠实现的3D-SIP四通道TR模组。
具体实施时，上多层介质基板1和下多层介质基板2的实现方式包含但不限于低温共烧陶瓷LTCC、高温共烧陶瓷HTCC、叠压有机基板等多层基板技术。基板开腔中对应的毫米波芯片分别组装，以毫米波四通道TR组件3D-SIP为例，上多层介质基板1中四通道多功能数模混合Corechip芯片4输入输出共五个射频接口通过金丝跳线与上基板微带接口5连接，低频和数字控制口通过金丝跳线与上基板低频接口7连通。下多层介质基板2中两个独立对称布局的开腔中，背靠背组装双通道TR芯片，芯片正下方基板中构建有局部高密度Z向金属化接地孔阵列，用于改善TR芯片的散热条件。TR芯片发射输入口接收输出口通过金丝跳线与下基板微带接口11连接，进而实现TR芯片与上多层介质基板中的Corechip芯片的射频互联。TR芯片发射输出口接收输入口通过金丝跳线与下基板微带接口9连接，进而实现TR芯片与整个3D-SIP管壳对外分支口的射频信号互通。上多层介质基板1底面和下多层介质基板2顶面除开高低频接口外均对应构建闭合环形金属区，在外部对位工装支持下采用焊接方式实现两者的装配，并提供下多层介质基板2中两个独立对称开腔的气密封装。同时金属盖板3与上多层介质基板1也通过焊接方式装配，实现上多层介质基板1中开腔的气密封装。而开腔对毫米波信号的有效屏蔽和约束，由制作于上多层介质基板1和下多层介质基板2中、相互独立且良好隔离的闭合空气腔结构提供物理实现途径。焊接使用的焊料包括但不限于金锡、锡银铜等共晶焊料，且共晶温度的设置高于TR模组最终SMT于母板的装配温度。在上述步骤实施完成后，上多层介质基板1、下多层介质基板2、金属盖板3以及裸芯片共同组装构成毫米波四通道TR组件3D-SIP封装模组，其对外呈现为一个5口射频网络，该网络毫米波信号对外接口由下基板同轴接口10和下基板同轴传输电路13构成，并附带一组对外低频馈电接口由下基板低频接口15构成，其余高低频接口在组装全部完成后均融入到3D-SIP封装模组内形成内部接口。
以四通道TR模组为例，在以该3D-SIP封装模组为基本可扩展单元在AIP天线母板上周期布局时，单只3D-SIP封装模组可占用边长为λg（对应工作频率波长）的正方形有效区域，射频接口采用类同轴表贴形式与母板对应的类同轴接口互联，两两之间通过母板内埋波束形成网络互联，因此扩展为8通道子阵，以此类推构成2n通道规模。

Claims (10)

1.一种三维堆叠封装TR模组，包括：在Z向堆叠组装的上多层介质基板（1），下多层介质基板（2）和用于气密封装上多层介质基板（1）内开腔的金属盖板（3），其特征在于：上多层介质基板（1）中制有一个嵌入集成了四通道多功能数模混合Corechip芯片（4）的上基板矩形开腔体，矩形开腔内台阶上，沿Corechip芯片（4）Y方向的矩形两侧长边和沿X方向一侧宽边上分别印制有上基板微带接口（5），同时在上多层介质基板（1）底部印制电路面制作有与上述上基板微带接口（5）连通的上基板同轴接口（6），以及用于Corechip芯片（4）低频馈电的上基板低频接口（7）；在下多层介质基板（2）中制有两个相向对称中心面，分别装配有双通道TR芯片（8）的下基板矩形开腔体；并在下多层介质基板（2）矩形开腔台阶上印制有平行于X方向的两对下基板微带接口（9）和沿Y方向左右对称分布的两对下基板微带接口（11），以及位于下多层介质基板（2）底面且与平行于X方向的下基板微带接口（9）相互馈通的下基板同轴接口（10），位于下多层介质基板（2）顶面且与沿Y方向左右对称分布的下基板微带接口（11）相互馈通的下基板同轴接口（12）；四通道多功能数模混合Corechip芯片（4）和双通道TR芯片（8）通过多层基板内的Z向金属化过孔和层间走线并采用上下基板对位堆叠方式完成互连；由封装体内部和对外的高低频互联接口，实现整个三维堆叠TR模组内部和对外的高低频信号馈通。
2.如权利要求1所述的三维堆叠封装TR模组，其特征在于：用于毫米波收发信号放大功能的双通道TR芯片（8）设置于下层；用于信号幅相调制和数字闭环控制的四通道多功能数模混合Corechip芯片（4）设置于上层，以此构成在Z向的堆叠拓展的射频有源功能层，实现整个四通道TR模组的3D-SIP。
3.如权利要求1所述的三维堆叠封装TR模组，其特征在于：上多层介质基板（1）、下多层介质基板（2）、金属盖板（3）以及裸芯片共同组装构成毫米波四通道TR组件3D-SIP封装模组，其对外呈现为一个由位于下多层介质基板（2）底面的下基板同轴接口（10）和下基板同轴传输电路（13）构成的5口射频网络，并附带一组由下基板低频接口（15）构成的对外低频馈电接口，其余高低频接口在组装全部完成后均融入到3D-SIP封装模组内形成内部接口。
4.如权利要求1所述的三维堆叠封装TR模组，其特征在于：TR模组内部三维空间不同射频有源功能层的高低频互联，TR模组对外毫米波信号和低频控制信号的馈通，均由含有内层信号走线和层间Z向金属化过孔的上多层介质基板（1）和下多层介质基板（2）共同对位堆叠互联实现。
5.如权利要求1所述的三维堆叠封装TR模组，其特征在于：TR模组对外毫米波信号连接均采用表贴式介质填充类同轴接口形式，介质填充类同轴电路由多层基板内的Z向金属化过孔等效构建而成。
6.如权利要求1所述的三维堆叠封装TR模组，其特征在于：多层介质基板的实现方式包含低温共烧陶瓷（LTCC）、高温共烧陶瓷（HTCC）或叠压有机基板。
7.如权利要求1所述的三维堆叠封装TR模组，其特征在于：TR模组内部对毫米波信号的有效屏蔽和约束，由制作于上多层介质基板（1）和下多层介质基板（2）中、相互独立且良好隔离的闭合空气腔结构提供物理实现途径。
8.如权利要求7所述的三维堆叠封装TR模组，其特征在于：空气腔结构由介质基板层间和表面的印制金属面，基板内金属化过孔排列而成的孔栅阵列以及金属盖板（3）共同构成。
9.如权利要求1所述的三维堆叠封装TR模组，其特征在于：装配方式上，上多层介质基板（1）和下多层介质基板（2）中对应的毫米波芯片采用金丝跳线键合于微带接口的方式分别独立组装，再二次对位堆叠装配。
10.如权利要求1所述的三维堆叠封装TR模组，其特征在于：上多层介质基板（1）底面和下多层介质基板（2）顶面除开高低频接口外均对应构建闭合环形金属区，在外部对位工装支持下采用焊接方式实现两者的装配，以实现下多层介质基板（2）中两个独立对称开腔的气密封装；同时金属盖板（3）与上多层介质基板（1）也通过焊接方式装配，实现上多层介质基板（1）中开腔的气密封装。
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