CN110024032A - 用于高速存储器子系统的脉冲扩展器时钟发生器电路和方法 - Google Patents

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Abstract

所提供的装置包括存储器。存储器被配置为接收存储器时钟。该装置还包括单级逻辑门，其被配置为从参考时钟生成存储器时钟。存储器时钟是门控时钟。附加地，存储器时钟具有比参考时钟更宽的脉冲宽度。在示例中，单级逻辑门包括：被配置为上拉存储器时钟的上拉电路，以及被耦合以下拉存储器时钟的下拉电路。在示例中，上拉电路和下拉电路被配置为由参考时钟、经延迟参考时钟和选通信号控制。示例还包括延迟电路，其被配置为从参考时钟生成经延迟参考时钟。示例还包括被配置为生成选通信号的锁存器。

Description

用于高速存储器子系统的脉冲扩展器时钟发生器电路和方法
相关申请的交叉引用
本申请要求于2016年12月6日提交的名称为“A PULSE-STRETCHER CLOCKGENERATOR CIRCUIT AND METHODS FOR HIGH SPEED MEMORY SUBSYSTEMS”的美国专利申请No.15/370,892的优先权，其全部内容通过引用明确并入本文。
技术领域
本公开一般涉及存储器系统，更具体地，涉及脉冲扩展电路系统。
背景技术
一些存储器设备可以在存储器的输入路径中使用脉冲锁存器来改善性能。在存储器的输入路径中使用脉冲锁存器导致最小的脉冲宽度要求，以便跨器件的管芯存在时钟信号变化的情况下锁存器可以被写入。
在CPU级别2或级别3高速缓存中，高速缓存访问和高速缓存写入可以是多周期操作。通常可以放松存储器周期时间。附加地，与CPU架构一起被使用的存储器时钟可以是脉冲时钟。随着时钟频率增加，最小脉冲宽度要求可能开始限制被用于产生存储器时钟的最大系统时钟(例如，CPU时钟)频率。
发明内容
以下呈现一个或多个方面的简要概述，以便提供对这些方面的基本理解。该概述不是对所有预期方面的广泛概述，并且既不旨在标识所有方面的关键或重要元件，也不旨在描绘任何或所有方面的范围。其唯一目的是以简化形式呈现一个或多个方面的一些概念，作为稍后呈现的更详细描述的序言。
在本公开的一个方面，提供了一种存储装置。存储装置可包括存储器。存储器可以被配置为接收存储器时钟。存储装置还可以包括单级逻辑门。单级逻辑门可以被配置为从参考时钟生成存储器时钟。存储器时钟可以是门控时钟，并且具有比参考时钟更宽的脉冲宽度。
在本公开的一个方面，提供了一种装置。该装置可包括处理器。该装置还可以包括存储器。存储器可以被配置为接收存储器时钟。存储器装置还可以包括单级逻辑门。单级逻辑门可以被配置为从参考时钟生成存储器时钟。存储器时钟可以是门控时钟，并且具有比参考时钟更宽的脉冲宽度。
在本公开的一个方面，提供了一种存储器装置。存储器装置可以包括用于存储被配置为接收存储器时钟的数据的部件。存储器装置可以包括用于在单个逻辑门级中从参考时钟生成存储器时钟的部件。存储器时钟可以是门控时钟，并且可以具有比参考时钟更宽的脉冲宽度。
为了实现前述目的和相关目的，一个或多个方面包括在下文中充分描述并在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个方面的某些说明性特征。然而，这些特征仅指示可以采用各个方面的原理的各种方式中的一些，并且该描述旨在包括所有这些方面及其等同物。
附图说明
图1是图示时钟信号的图表的图；
图2是图示钟控存储器系统的框图；
图3是图示在栅极和个体晶体管级处的CGC的图；
图4是图示另一钟控存储器系统的另一框图；
图5是图示另一钟控存储器系统的另一框图；
图6是图示根据所提出的系统和方法的在栅极和个体晶体管级的脉冲加长CGC的图；
图7是图示根据所提出的系统和方法的使用或-与-反相器(OAI)电路拓扑的与门和与非门电路的晶体管级实现的图；
图8是图示采用本文描述的系统和方法的各方面的计算装置的图；以及
图9是图示示例时钟信号和CGC脉冲206的定时图。
具体实施方式
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。详细描述包括用于提供对各种概念的透彻理解的目的的具体细节。然而，如本领域技术人员显而易见的，可以在没有这些具体细节的情况下实践本文描述的概念。在一些实例中，众所周知的结构和组件以框图形式示出，以避免模糊这些概念。
现在将参考各种装置和方法呈现电信系统的若干方面。这些装置和方法将在以下详细描述中被描述，并且通过各种框、组件、电路、过程、算法等(统称为“元件”)在附图中被图示。可以使用电子硬件、计算机软件或其任何组合来实现这些元件。将这些元件实现为硬件还是软件取决于特定应用和强加于整个系统上的设计约束。
举例来说，元件或元件的任何部分或元件的任何组合可以被实现为包括一个或多个处理器的“处理系统”。处理器的示例包括微处理器、微控制器、图形处理单元(GPU)、中央处理单元(CPU)、应用处理器、数字信号处理器(DSP)、精简指令集计算(RISC)处理器、片上系统(SoC)、基带处理器、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、状态机、门控逻辑、分立硬件电路以及被配置成执行贯穿本公开描述的各种功能的其他合适硬件。处理系统中的一个或多个处理器可以执行软件。软件应被广义地解释为指令、指令集、代码、代码段、程序代码、程序、子程序、软件组件、应用程序、软件应用程序、软件包、例程、子例程、对象、可执行文件、执行线程、过程、函数等，无论是被称为软件、固件、中间件、微代码、硬件描述语言还是其他。
因此，在一个或多个示例实施例中，所描述的功能可以用硬件、软件或其任何组合来实现。如果以软件实现，则可以将功能存储在计算机可读介质上或将其编码为计算机可读介质上的一个或多个指令或代码。计算机可读介质包括计算机存储介质。存储介质可以是计算机可以访问的任何可用介质。作为示例而非限制，这种计算机可读介质可包括随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、光盘存储器、磁盘存储器。其他磁存储设备、前述类型的计算机可读介质的组合，或可被用于以计算机可访问的指令或数据结构的形式存储计算机可执行代码的任何其他介质。
图1是图示时钟信号的图表100的图。时钟信号包括时钟(CLK)102和存储器CLK104。存储器CLK 104可以从CLK 102生成。附加地，CLK 102可以是中央处理单元(CPU)CLK。例如，在基于处理器的示例系统中，可以基于系统的CPU CLK生成存储器CLK 104。通过基于CPU CLK生成存储器CLK，系统中的存储器和系统中的CPU可以彼此同步。
在图1的图示的示例中，存储器CLK 104具有比CLK 102低的频率。例如，可以不为CLK 102的每个时钟沿使能产生存储器CLK 104的电路。因此，存储器CLK 104具有比CLK102更低的占空比。例如，在所示的示例中，存储器CLK 104在相同的时段中具有单个时钟脉冲，在该时段期间CLK 102具有多个时钟脉冲。
尽管未在图1中示出，存储器CLK 104可以相对于CLK 102是偏移的。CLK 102和存储器CLK 104之间的偏移可能是由于跨管芯的延迟。延迟可能是由于管芯上的一个或多个信号路径的长度、通过缓冲器电路的延迟、通过逻辑电路的延迟、其他延迟或这些延迟的某种组合。附加地，存储器CLK 104的脉冲宽度也可以被扭曲，例如被减小。例如，存储器CLK104的脉冲宽度可能由沿着管芯上的一个或多个信号路径的长度的电阻和电容、通过缓冲器电路的失真、通过逻辑电路的失真或这样的失真的组合而被扭曲。
在一些处理技术中，诸如14nm低功率加(14LPP)处理技术、第一代10nm处理(10LPE)处理技术或其他处理技术，例如，针对存储器的最小脉冲宽度要求可以是可以确定或者是设置最大操作时钟频率(fMAX)的因素的一个方面，例如，用于存储器设备。附加地，对于某些存储器设计，直到设计过程的相当晚才可能发现违反fMAX的设计。违反fMAX的设计可能包括存储器设计，其中存储器设计中的电路系统不能以fMAX计时。因此，满足fMAX的设计要求可能是困难的，因为违反fMAX可能花费时间来发现，这可能增加设计存储器的时间。因此，违反fMAX可能会延迟设计推出。此外，具有低于原计划性能的产品可能会被推出。例如，当电路设计不满足fMAX时，电路设计的fMAX可能必须调整，例如，所用的时钟速率可能需要被降低。
在一些示例中，更严格的时钟摆动可能有所帮助。当时钟信号在不同时间到达不同组件时，时钟偏移可能发生。更严格的时钟摆动可能允许更高的fMAX，因为较低的时钟摆动可能允许时钟脉冲之间的较短时间间隔。然而，更严格的时钟摆动对设计性能的影响可能很小。因此，本公开的一个方面可以校正子系统级别的fMAX违反。换句话说，存储器系统内的子系统可以被设计为补偿可能不满足fMAX要求的存储器。
图2是图示钟控存储器系统200的框图。钟控存储器系统200包括时钟选通单元(CGC)202和存储器204。CGC 202可产生用于存储器204的存储器时钟信号206。图2的示例可以具有时钟上的最小脉冲宽度限制。时钟上的最小脉冲宽度限制可以限制fMAX。随着时钟频率的增加，产生满足最小脉冲宽度限制的脉冲可能更加困难。例如，对于CGC 202，存储器时钟信号206的脉冲宽度可以基于输入时钟(CLK)的脉冲宽度。因此，存储器时钟信号206的脉冲宽度限制可以设置输入时钟(CLK)的脉冲宽度，这可以限制输入时钟(CLK)的最大频率fMAX。
CGC 202可以使能和禁用存储器时钟信号206到存储器204的传播。例如，当存储器204未被使用时，CGC 202可以使能和禁用存储器时钟信号206到存储器204的传播。
CGC 202可以使能和禁用存储器时钟信号206到存储器204的传播，以减少由存储器204使用的动态功率。因此，CGC 202可以包括使能信号(EN)和时钟输入(CLK)。使能信号(EN)可以使能和禁用存储器时钟信号206到存储器204的传播。CGC 202还可以包括测试使能信号(test_en)，其可以使能CGC 202用于测试目的。
存储器时钟信号206(存储器CLK)可以基于时钟输入(CLK)被生成，其可以是处理器时钟。因此，存储器时钟信号206(存储器CLK)和处理器时钟可以同步。
存储器204可以是动态随机存取存储器(DRAM)。DRAM可以是异步的。然而，与DRAM相关的信号通常可以由诸如CGC 202的钟控存储器控制器生成。钟控存储器控制器，例如CGC 202，可以将针对DRAM的存储器时钟信号206的定时限制为控制器的时钟周期的倍数，例如CPU CLK。
由于管芯上的一个或多个信号路径的长度、通过缓冲器电路的延迟、通过逻辑电路的延迟、其他延迟或这些延迟的某种组合引起的延迟，时钟信号可能会被偏移。附加地，时钟信号的脉冲宽度也可能由沿着管芯上的一个或多个信号路径的长度的电阻和电容、通过缓冲电路的失真、通过逻辑电路的失真、或者沿着管芯上的一个或多个信号路径的长度的电阻和电容、通过缓冲电路的失真、通过逻辑电路的失真的组合而被扭曲。然而，时钟偏移和时钟失真可以影响存储器时钟信号206的fMAX。由于时钟偏移和时钟失真，使用CGC202为钟控存储器系统200生成的存储器204的存储器时钟信号206可具有有限的fMAX。CGC202可以接收时钟输入(CLK)，其可以是CPU CLK并且生成存储器CLK。例如，CGC 202可以接收CLK102并生成图1的存储器CLK 104。
图3是图示在栅极和个体晶体管级处的CGC 202的图。图3的图包括个体晶体管，其包括p型金属氧化物半导体(PMOS)晶体管302、304、306和n型金属氧化物半导体(NMOS)晶体管308、310、312。图3的图还包括数个门，其包括或非门314、316和反相器318、320。
在CGC 202中，与非门322可以对时钟输入(CLK)进行选通。反相器320可以反转与非门322的输出(pn2)。反转与非门322(pn2)的输出可以确保时钟输入(CLK)和时钟输出(存储器CLK)彼此同相或几乎同相。或非门314可以被用于使能和禁用CGC 202。例如，或非门314可以具有使能输入(EN)和测试使能输入(test_en)作为输入。或非门314产生内部使能信号nclk_en。当EN和test_en都不是有效的，例如逻辑高电压时，内部使能信号nclk_en将是逻辑高电压。
当pn2是逻辑低电压时(例如，当存储器CLK是逻辑高电压时)，PMOS晶体管306可以被导通并且NMOS晶体管310可以被截止。当PMOS晶体管306导通并且NMOS晶体管310截止时，pn1可以被上拉，例如被上拉到Vddfx。例如，当PMOS晶体管306导通时，pn1可以通过PMOS晶体管306被耦合到vddfx，其可以是正电源电压。
当nclk_en信号是逻辑高电压时(例如，当存储器CLK是逻辑低电压时)，PMOS晶体管304可以被截止并且NMOS晶体管308可以被导通。因此，pn1上的信号可以取决于PMOS晶体管306和NMOS晶体管310、312。当pn2是逻辑高电压时，PMOS晶体管306截止并且NMOS晶体管310可以被导通。当NMOS晶体管310导通时，pn2将被耦合到pn1。当PMOS晶体管306可以被截止并且NMOS晶体管310导通并且NMOS晶体管308导通时，pn1和pn2可以被下拉，例如，被下拉到Vsefx。pn2可以通过NMOS晶体管310、308被下拉。pn1信号可以通过NMOS晶体管308被下拉。因此，当nclk_en信号是逻辑高电压时，例如，当CGC 202被“禁用”时，pn1信号将为逻辑低电压(当存储器CLK为低电平时)或在存储器CLK转换为低之后将转换为逻辑低电压。只要pn1信号是逻辑低电压，例如，当CGC 202被“禁用”时，CLK信号将被与非门322禁用，使得存储器CLK信号不会切换。
当CGC 202被“使能”时，例如，当使能(EN)或测试使能(test_en)信号中的一个或多个有效时，nclk_en信号将是逻辑低电压。因此，NMOS晶体管308可以截止，并且PMOS晶体管304可以导通。因此，当PMOS晶体管302导通时，pn1信号可以被拉至逻辑高电压。当或非门316的输出是逻辑低电压时，PMOS晶体管302可以导通。当pn1信号是逻辑低电压时或者当时钟输入信号(CLK)是逻辑低电压时，或非门316的输出可以是逻辑低电压。当pn1信号是逻辑低电压并且时钟输入信号(CLK)是逻辑高电压时，或非门316的输出可以是逻辑高电压。
当或非门316的输出是逻辑高电压时，NMOS晶体管312可以导通。当NMOS晶体管312导通并且当pn2是逻辑高电压时(例如，当存储器CLK是逻辑低电压时)，NMOS晶体管310可以导通。因此，pn1信号可以通过NMOS晶体管310、312被拉低。随着CGC 202“被使能”，例如，当使能(EN)或测试使能(test_en)信号中的一个或多个有效时，或非门316的输出可以保持逻辑低值，并且pn1可以继续通过PMOS晶体管302、304被拉到逻辑高值。因此，时钟(CLK)可以穿过与非门322，通过反相器320到达输出存储器CLK。
图4是图示根据本文描述的系统和方法的一个方面的采用脉冲扩展器的另一钟控存储器系统400的另一框图。钟控存储器系统400包括CGC 202和存储器204。CGC 202可以产生时钟信号206。图4的示例可以具有针对存储器204的时钟信号上的最小脉冲宽度限制。为了克服时钟上的最小脉冲宽度限制，图4的示例还包括脉冲扩展器402。诸如脉冲扩展器402的脉冲扩展器可以是产生输出脉冲的电路，该输出脉冲的持续时间可以大于输入脉冲的持续时间，并且其幅度与输入脉冲的峰值幅度成比例。
脉冲扩展器402可以具有输入信号，即时钟信号206。脉冲扩展器402可以输出脉冲扩展时钟信号，存储器CLK 404。时钟信号存储器CLK 404可以是持续时间大于输入脉冲的持续时间的输出脉冲，存储器时钟信号206。附加地，时钟信号404可以是具有与输入脉冲的峰值幅度成比例的幅度的输出脉冲，存储器时钟信号206。因此，图4所图示的设计可能增加时钟延时，因为脉冲扩展器402增加延迟，例如在时钟信号404的边沿与存储器时钟信号206的边沿之间。
延长的时钟脉冲可以减轻时钟偏移和时钟失真的影响。例如，使用延长的时钟脉冲，满足或克服时钟上的最小脉冲宽度限制可能更容易，因为时钟脉冲宽度可能更长。因此，时钟偏移和时钟失真可以具有存储器CLK的fMAX对图4的存储器204的较小影响。然而，脉冲扩展器402可以增加延迟并增加CLK和存储器CLK的时钟边沿之间的差异。
图4的CGC 202可以与图2的CGC 202相同或相似。因此，图4的CGC 202可以使能和禁用存储器时钟信号206的传播。存储器时钟信号206的脉冲宽度可以通过脉冲扩展器402被扩展到存储器204。CGC 202可以在存储器204未被用于例如减少由存储器204使用的动态功率时，使能和禁用存储器时钟信号206到存储器204的传播。因此，CGC 202可以包括使能信号(EN)和时钟输入(CLK)。使能信号(EN)可以使能和禁用存储器时钟信号206到存储器204的传播。CGC 202还可以包括测试使能信号(test_en)，其可以使能CGC 202以用于测试目的。扩展存储器时钟信号(存储器CLK 404)可以改善裕度，使得用于产生存储器时钟的时钟可以是更高的频率。
可以基于时钟输入(CLK)生成存储器时钟信号206(存储器CLK)，时钟输入(CLK)可以是处理器时钟。因此，存储器时钟信号206和处理器时钟可以同步。可以使用图4的系统来扩展存储器时钟信号206。然而，图4的系统还可以比本文描述的其他示例系统和方法更多地延迟存储器时钟信号206。附加地，图4的存储器204还可以是DRAM。
图5是图示另一个钟控存储器系统500的另一框图。钟控存储器系统500包括脉冲扩展器(PS)CGC 502和存储器204。PS-CGC 502可以为存储器204产生时钟信号504。时钟信号504(存储器CLK)可以相对于输入到PS-CGC 502的时钟CLK的占空比进行脉冲扩展。例如，时钟信号504可以是CPU CLK，并且时钟信号504可以是脉冲扩展的，例如，相对于CPU CLK的占空比，脉冲宽度可以增加。因此，图5的钟控存储系统可以更高的频率被钟控，并且仍然满足时钟上的最小脉冲宽度限制，因为脉冲相对于输入时钟被扩展。
PS-CGC 502可以保持低插入延迟，同时选择性地延迟到存储器的时钟信号的下降沿。(插入延迟可以是由时钟信号从其源点到达寄存器所花费的时间。)因此，存储器装置(例如，钟控存储器系统500)包括存储器204。存储器204可以被配置为接收存储器时钟(存储器CLK)。存储器装置(例如，钟控存储系统500)还包括单级逻辑门。单级逻辑门可以被配置为从参考时钟(例如，CLK、CPU CLK)生成存储器时钟(存储器CLK)。(关于示例性单级逻辑门的更多细节，参见图7。)存储器时钟可以是门控时钟。附加地，存储器时钟可以具有比参考时钟更宽的脉冲宽度。单级逻辑门(关于图6-图7更详细地讨论)可以是允许PS-CGC 502保持低插入延迟同时选择性地延迟输入到存储器的时钟信号的下降沿的电路系统。
图5的PS-CGC 502可以与图2和图4的CGC 202相同或相似。因此，图5的CGC 202可以使能和禁用存储器时钟信号206的传播。例如，CGC 202可以在存储器204未被用于例如减少由存储器204使用的动态功率时，使能和禁用存储器时钟信号206到存储器204的传播。因此，CGC 202可以包括使能信号(EN)和时钟输入(CLK)。使能信号(EN)可以使能和禁用存储器时钟信号206到存储器204的传播。CGC 202还可以包括测试使能信号(test_en)，其可以使能CGC202以用于测试目的。
可以基于时钟输入(CLK)生成时钟信号504(存储器CLK)，时钟输入(CLK)可以是处理器时钟(CPU CLK)。因此，存储器时钟信号206和处理器时钟可以同步。可以扩展存储器时钟信号206。存储器时钟信号206也可以被延迟，然而，当与图5的示例相比，延迟可以更低。图5的存储器204还可以是DRAM。
图6是图示根据针对提出的用于延长脉冲(例如，增加时钟脉冲宽度)的系统和方法的栅极和个体晶体管级的脉冲延长PS-CGC 502的图。可以基于通过所使用的延迟缓冲器的延迟使存储器时钟输出(存储器CLK)的下降沿延迟可编程。与图3类似，图6的图包括个体晶体管，其包括p型金属氧化物半导体(PMOS)晶体管302、304、306和n型金属氧化物半导体(NMOS)晶体管308、310、312。图6的图还包括若干门，其包括NOR门314、316，反相器318、320。
PS-CGC 502包括缓冲器602，或门604和与非门606。缓冲器602产生经延迟时钟(经延迟CLK)。经延迟时钟(经延迟CLK)和时钟(CLK)可以在或门604中被或在一起以产生扩展的脉冲时钟。在PS-CGC 502中，与非门606可以对时钟输入(CLK)进行选通。反相器320可以反转与非门606的输出(pn2)。反转与非门606(pn2)的输出可以确保时钟输入(CLK)和时钟输出(存储器CLK)彼此同相或几乎同相。或非门314可以被用于使能和禁用CGC 202。例如，或非门314可以具有使能输入(EN)和测试使能输入(test_en)作为输入。或非门314产生内部使能信号nclk_en。当EN和test_en都不是有效的，例如逻辑高电压时，内部使能信号nclk_en将是逻辑高电压。
当pn2是逻辑低电压时(例如，当存储器CLK是逻辑高电压时)，PMOS晶体管306可以导通并且NMOS晶体管310可以截止。当PMOS晶体管306导通并且NMOS晶体管310截止时，pn1可以被上拉。例如，当PMOS晶体管306导通时，pn1可以被耦合到vddfx，其可以是通过PMOS晶体管306的正电源电压。
当nclk_en信号是逻辑高电压时(例如，当存储器CLK是逻辑低电压时)，PMOS晶体管304可以截止并且NMOS晶体管308可以导通。因此，pn1上的信号可以取决于PMOS晶体管306和NMOS晶体管310、312。当pn2是逻辑高电压时，PMOS晶体管306可以截止并且NMOS晶体管310可以导通。当NMOS晶体管310导通时，pn2将被耦合到pn1。当PMOS晶体管306可以截止并且NMOS晶体管310导通并且NMOS晶体管308导通时，可以下拉pn1和pn2。pn2可以通过NMOS晶体管310、308被下拉。pn1信号可以通过NMOS晶体管308被下拉。因此，当nclk_en信号是逻辑高电压时，例如，当CGC 202被“禁用”时，pn1信号将为逻辑低电压(当存储器CLK为低时)或在存储器CLK转换为低电平之后将转换为逻辑低电压。只要pn1信号是逻辑低电压，例如，当CGC 202被“禁用”时，CLK信号将被与非门606禁用，使得存储器CLK信号不会切换。
当CGC 202“被使能”时，例如，当使能(EN)或测试使能(test_en)信号中的一个或多个有效时，nclk_en信号将是逻辑低电压。因此，NMOS晶体管308可以截止，并且PMOS晶体管304可以导通。因此，当PMOS晶体管302导通时，pn1信号可以被拉至逻辑高电压。当或非门316的输出是逻辑低电压时，PMOS晶体管302可以导通。当pn1信号是逻辑低电压时或者当时钟输入信号(CLK)是逻辑低电压时，或非门316的输出可以是逻辑低电压。当pn1信号是逻辑低电压并且时钟输入信号(CLK)是逻辑高电压时，或非门316的输出可以是逻辑高电压。图6中所图示的或门604和与非门606的功能可以用关于图7所讨论的NMOS晶体管和PMOS晶体管来生成。即使NMOS晶体管和PMOS晶体管实现或以及与非功能，NMOS晶体管和PMOS晶体管也可以被配置为具有单级延迟。具有单级延迟的NMOS和PMOS晶体管可以被称为单级逻辑门。
根据所提出的系统和方法，图7是图示使用或-与-反相器(OAI)电路拓扑的或门604和与非门606电路702的晶体管级实现方式702'的图700。电路702和晶体管级实现方式702'可以是单级逻辑门。单级逻辑门可以包括上拉电路716，其被配置为上拉存储器时钟(存储器CLK)。单级逻辑门还可以包括下拉电路718，其被耦合以下拉存储器时钟(存储器CLK)。上拉电路716和下拉电路718被配置为由参考时钟(CLK，CPU CLK)、经延迟参考时钟(经延迟CLK)和选通信号(pn1)控制。
单级逻辑门还可以被配置为响应于选通信号(pn1)的一个逻辑状态，使能参考时钟(CLK，CPU CLK)和经延迟参考时钟(经延迟CLK)以控制上拉电路716和下拉电路718。附加地，单级逻辑门还被配置为响应于独立于参考时钟(CLK，CPU CLK)和经延迟参考时钟(经延迟CLK)的选通信号(pn1)的另一逻辑状态，使能上拉电路716和下拉电路718中的一个。
单级逻辑门可以包括存储器时钟输出，其被配置为向存储器提供存储器时钟(存储器CLK)。上拉电路716可以被耦合在存储器时钟输出与电压轨之间，并且下拉电路718可以被耦合在存储器时钟输出与电压返回轨之间。
在一个示例中，上拉电路(716)包括被耦合在存储器时钟输出与电压轨之间的第一和第二串联上拉晶体管(704、706)。第一上拉晶体管(706)可以被配置为由参考时钟(CLK，CPU CLK)控制，并且第二上拉晶体管(704)可以被配置为由经延迟参考时钟(经延迟CLK)控制。下拉电路(718)包括被耦合在存储器时钟输出和电压返回轨之间的第一并联晶体管和第二并联晶体管(710、714)。第一下拉晶体管(710)可以被配置为由参考时钟(CLK，CPU CLK)控制，并且第二下拉晶体管(714)可以被配置为由经延迟参考时钟(经延迟CLK)控制。
在一个示例中，上拉电路还包括第三上拉晶体管(708)，其与第一串联上拉晶体管和第二串联上拉晶体管(704、706)并联耦合在存储器时钟输出和电压轨之间。下拉电路还包括第三下拉晶体管(712)，其与存储器时钟输出和电压返回轨之间的第一并联下拉晶体管和第二并联下拉晶体管(710、714)串联耦合。附加地，第三上拉晶体管和第三下拉晶体管(708、712)中的每一个可以由选通信号(pn1)控制。
图8是图示采用本文描述的系统和方法的各方面的计算设备800的图。计算装置800包括图5的处理器802和钟控存储器系统500。计算装置800内的钟控存储器系统500包括存储器204。存储器204被耦合到处理器802。例如，地址总线、数据总线和控制总线将存储器204耦合到处理器802。存储器204可以被配置为接收存储器时钟(存储器CLK)。
计算装置800还可以包括PS-CGC 502。PS-CGC 502可以是单级逻辑门。单级逻辑门可以被配置为从参考时钟(例如，图1的CLK 102)生成存储器时钟(存储器CLK)。存储器时钟(存储器CLK)504可以是门控时钟。附加地，存储器时钟(存储器CLK)504可以具有比参考时钟(CLK)更宽的脉冲宽度。
图9是图示示例时钟信号(CLK)102和CGC脉冲(存储器时钟信号206)的定时图900。更具体地，定时图900图示了时钟信号(CLK)102的单个脉冲的示例。定时图900还图示了可以根据本文所描述的系统和方法生成的扩展的CGC脉冲(时钟信号504)。如定时图900所示，在时钟信号(CLK)102的上升沿与原始CGC脉冲(存储器时钟信号206)的上升沿和扩展的CGC脉冲(时钟信号504)之间可能存在延迟(t2-t1)。延迟(t2-t1)可能是由于通过产生原始CGC脉冲(存储器时钟信号206)和扩展的CGC脉冲(时钟信号504)的电路系统的延迟。使用本文描述的系统和方法，原始CGC脉冲(存储器时钟信号206)和扩展的CGC脉冲(时钟信号504)可以具有相同或几乎相同的上升沿。在图9图示的示例中，时钟信号(CLK)102、CGC脉冲(时钟信号504)和扩展的CGC脉冲(时钟信号504)中的每一个可以在t3处处于逻辑高电压。时钟信号(CLK)102可以在时刻t4处从逻辑高电压转变为逻辑低电压。原始CGC脉冲(存储器时钟信号206)可以在延迟(t5-t4)之后的时刻t5开始从逻辑高电压转变为逻辑低电压。延迟(t5-t4)可能是由于通过产生原始CGC脉冲的电路系统(存储器时钟信号206)的延迟。在图9图示的示例中，时钟信号(CLK)102和CGC脉冲(时钟信号504)都可以在t6处为逻辑低电压。扩展的CGC脉冲(时钟信号504)可以在t7处为逻辑低电压。扩展的CGC脉冲(时钟信号504)可以被扩展到t7。例如，扩展的CGC脉冲(时钟信号504)具有比原始CGC脉冲(存储器时钟信号206)更长的持续时间并且在t7处达到逻辑低电压。
一个示例是存储器装置(例如，钟控存储器系统500)。存储器装置(例如，钟控存储器系统500)可以包括被配置为接收存储器时钟(存储器CLK)的存储器(204)。存储器装置(例如，钟控存储器系统500)还可以包括单级逻辑门(在502、702内)，其被配置为从参考时钟(CLK，CPU CLK)生成存储器时钟(存储器CLK)。存储器时钟(存储器CLK)可以是门控时钟，并且可以具有比参考时钟(CLK，CPU CLK)更宽的脉冲宽度。
在一个示例中，单级逻辑门(电路702)包括：被配置为上拉存储器时钟(存储器CLK)的上拉电路(716)，以及被耦合以下拉存储器时钟(存储器CLK)的下拉电路(718)。
在示例中，上拉电路(716)和下拉电路(718)被配置为由参考时钟(CLK，CPU CLK)、经延迟参考时钟(经延迟CLK)以及选通信号(pn1)控制。
在一个示例中，该装置包括延迟电路(缓冲器602)，其被配置为从参考时钟(CLK，CPUCLK)生成经延迟参考时钟(经延迟CLK)。
一个示例包括锁存器(608)，其被配置为生成选通信号(pn1)。锁存器(608)还被配置为利用参考时钟(CLK，CPU CLK)的后沿锁存选通信号(pn1)。
在示例中，单级逻辑门(电路702)还被配置为响应于选通信号(pn1)的一个逻辑状态，使能参考时钟(CLK，CPU CLK)和经延迟参考时钟(经延迟CLK)以控制上拉电路(716)和下拉电路(718)。单级逻辑门(电路702)还被配置为响应于独立于参考时钟(CLK，CPU CLK)和经延迟参考时钟(经延迟CLK)的选通信号(pn1)的另一逻辑状态，使能上拉电路(716)和下拉电路(718)中的一个。
在一个示例中，单级逻辑门(电路702)包括存储器时钟输出，其被配置为向存储器提供存储器时钟(存储器CLK)。上拉电路(716)可以被耦合在存储器时钟输出和电压轨之间，并且下拉电路(718)可以被耦合在存储器时钟输出和电压返回轨之间。
在一个示例中，上拉电路(716)包括被耦合在存储器时钟输出和电压轨之间的第一串联上拉晶体管和第二串联上拉晶体管(704、706)。第一上拉晶体管(706)可以被配置为由参考时钟(CLK，CPU CLK)控制，并且第二上拉晶体管(704)可以被配置为由经延迟参考时钟(经延迟CLK)控制。下拉电路(718)包括被耦合在存储器时钟输出和电压返回轨之间的第一并联晶体管和第二并联晶体管(710、714)。第一下拉晶体管(710)可以被配置为由参考时钟(CLK，CPU CLK)控制，并且第二下拉晶体管(714)可以被配置为由经延迟参考时钟(经延迟CLK)控制。
在一个示例中，上拉电路还包括第三上拉晶体管(708)，其与第一串联上拉晶体管和第二串联上拉晶体管(704、706)并联耦合在存储器时钟输出与电压轨之间。下拉电路还包括第三下拉晶体管(712)，其与存储器时钟输出和电压返回轨之间的第一并联下拉晶体管和第二并联下拉晶体管(710、714)串联耦合。附加地，第三上拉晶体管和第三下拉晶体管(708、712)中的每个可以由选通信号(pn1)控制。
计算装置(800)可以包括处理器(802)。计算装置(800)还可以包括存储器(208)。存储器(208)可以被耦合到处理器(802)。存储器(208)可以被配置为接收存储器时钟(存储器CLK)。存储装置(例如，钟控存储器系统500)还可以包括单级逻辑门(在502、702内)，其被配置为从参考时钟(CLK，CPU CLK)生成存储器时钟(存储器CLK)。存储器时钟(存储器CLK)可以是门控时钟，并且可以具有比参考时钟(CLK，CPU CLK)更宽的脉冲宽度。
在一个示例中，存储器装置可以包括用于存储数据的部件(例如，存储器204)。用于存储数据的部件(例如，存储器204)可以被配置为接收存储器时钟(存储器CLK)。存储器装置可以包括用于从单个逻辑门级(电路702)中的参考时钟(CLK，CPU CLK)生成存储器时钟(时钟信号504)的部件。存储器时钟(存储器CLK)可以是门控时钟，并且可以具有比参考时钟(CLK，CPU CLK)更宽的脉冲宽度。
在一个示例中，用于生成存储器时钟的部件包括：被配置为上拉存储器时钟的上拉电路(716)，以及被耦合以下拉存储器时钟的下拉电路(718)。
应理解，所公开的过程/流程图中的块的特定顺序或层次是示例性方法的说明。基于设计偏好，可以重新排列过程/流程图中的块的特定顺序或层次。此外，可以组合或省略一些块。所附方法权利要求以样本顺序呈现各种块的元件，并不意味着限于所呈现的特定顺序或层次。
提供先前的描述是为了使所属领域的技术人员能够实践本文中所描述的各种方面。对于本领域技术人员来说，对这些方面的各种修改是显而易见的，并且本文定义的一般原理可以应用于其他方面。因此，权利要求不旨在限于本文所示的方面，而是与符合语言权利要求的全部范围相一致，其中对单数元件的引用并非旨在表示“一个和仅一个”，除非具体如此陈述，而是表示“一个或多个”。“示例性”一词在本文中被用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何方面不一定被解释为优选的、或者优于其他方面。除非另外特别说明，否则术语“一些”是指一个或多个。诸如“A、B或C中的至少一个”、“A、B或C中的一个或多个”、“A、B和C中的至少一个”、“A、B和C中的一个或多个”、和“A、B、C或其任何组合”的组合包括A、B和/或C的任何组合，并且可以包括A的倍数，B的倍数或C的倍数。具体地，诸如“A、B或C中的至少一个”、“A、B或C中的一个或多个”、“A、B和C中的至少一个”、“A、B和C中的一个或多个”、和“A、B、C或其任何组合”的组合可以是仅A、仅B、仅C、A和B、A和C、B和C、或A和B和C，其中任何此类组合可以包含A、B或C中的一个或多个成员。本说明书中描述的各个方面的要素的所有结构和功能等同物是本领域普通技术人员已知的或以后变得已知的，通过引用将其明确地并入本文，并且旨在由权利要求书涵盖。此外，无论在权利要求中是否明确地叙述了这样的公开内容，本文所公开的内容并非旨在致力于公众。单词“模块”、“机制”、“元件”、“设备”等可能不能代替单词“部件”。因此，除非使用短语“用于…的部件”明确叙述该元件，否则不应将权利要求元件解释为手段加功能。

Claims (20)

1.一种存储器装置，包括：
存储器，被配置为接收存储器时钟；以及
单级逻辑门，被配置为从参考时钟产生所述存储器时钟，所述存储器时钟是门控时钟并且具有比所述参考时钟更宽的脉冲宽度。
2.根据权利要求1所述的存储器装置，其中所述单级逻辑门包括为上拉所述存储器时钟的上拉电路，以及被耦合以下拉所述存储器时钟的下拉电路。
3.根据权利要求2所述的存储器装置，其中所述上拉电路和所述下拉电路被配置为由所述参考时钟、经延迟参考时钟和选通信号控制。
4.根据权利要求3所述的存储器装置，还包括延迟电路，被配置为从所述参考时钟生成所述经延迟参考时钟。
5.根据权利要求3所述的存储器装置，还包括锁存器，被配置为产生所述选通信号，所述锁存器还被配置为用所述参考时钟的后沿来锁存所述选通信号。
6.根据权利要求3所述的存储器装置，其中所述单级逻辑门还被配置为响应于所述选通信号的一个逻辑状态，使能所述参考时钟和所述经延迟参考时钟以控制所述上拉电路和所述下拉电路，并且响应于独立于所述参考时钟和所述经延迟参考时钟的所述选通信号的另一逻辑状态，使能所述上拉电路和所述下拉电路中的一个。
7.根据权利要求3所述的存储器装置，其中所述单级逻辑门包括存储器时钟输出，所述存储器时钟输出被配置为将所述存储器时钟提供到所述存储器，所述上拉电路被耦合在所述存储器时钟输出与电压轨之间，并且所述下拉电路被耦合在所述存储器时钟输出与电压返回轨之间。
8.根据权利要求7所述的存储器装置，其中所述上拉电路包括被耦合在所述存储器时钟输出与所述电压轨之间的第一串联上拉晶体管和第二串联上拉晶体管，所述第一串联上拉晶体管被配置为由所述参考时钟控制并且所述第二上拉晶体管被配置为由经延迟参考时钟控制，并且其中所述下拉电路包括每个被耦合在所述存储器时钟输出与所述电压返回轨之间的第一并联下拉晶体管和第二并联下拉晶体管，所述第一并联下拉晶体管被配置为由所述参考时钟控制，并且所述第二并联下拉晶体管被配置为由所述经延迟参考时钟控制。
9.根据权利要求8所述的存储器装置，其中所述上拉电路还包括第三上拉晶体管，所述第三上拉晶体管与所述第一串联上拉晶体管和所述第二串联上拉晶体管并联耦合在所述存储器时钟输出与所述电压轨之间，并且其中所述下拉电路还包括第三下拉晶体管，所述第三下拉晶体管与所述存储器时钟输出与所述电压返回轨之间的所述第一并联下拉晶体管和所述第二并联下拉晶体管串联耦合，所述第三上拉晶体管和所述第三下拉晶体管的每个都是由选通信号控制。
10.一种装置，包括：
处理器；
存储器，被耦合到所述处理器，所述存储器被配置为接收存储器时钟；以及
单级逻辑门，被配置为从参考时钟产生所述存储器时钟，所述存储器时钟是门控时钟并且具有比所述参考时钟更宽的脉冲宽度。
11.根据权利要求10所述的装置，其中所述单级逻辑门包括被配置为上拉所述存储器时钟的上拉电路，以及被耦合以下拉所述存储器时钟的下拉电路。
12.根据权利要求11所述的装置，其中所述上拉电路和所述下拉电路被配置为由所述参考时钟、经延迟参考时钟和选通信号控制。
13.根据权利要求12所述的装置，还包括延迟电路，被配置为从所述参考时钟生成所述经延迟参考时钟。
14.根据权利要求12所述的装置，还包括锁存器，被配置为生成所述选通信号，所述锁存器还被配置为利用所述参考时钟的后沿来锁存所述选通信号。
15.根据权利要求12所述的装置，其中所述单级逻辑门还被配置为响应于所述选通信号的一个逻辑状态，使能所述参考时钟和所述经延迟参考时钟以控制所述上拉电路和所述下拉电路，并且响应于独立于所述参考时钟和所述经延迟参考时钟的所述选通信号的另一逻辑状态而使能所述上拉电路和所述下拉电路中的一个电路。
16.根据权利要求12所述的装置，其中所述单级逻辑门包括存储器时钟输出，所述存储器时钟输出被配置为将所述存储器时钟提供到所述存储器，所述上拉电路被耦合在所述存储器时钟输出与电压轨之间，并且所述下拉电路被耦合在所述存储器时钟输出与电压返回轨之间。
17.根据权利要求16所述的装置，其中所述上拉电路包括被耦合在所述存储器时钟输出和所述电压轨之间的第一串联上拉晶体管和第二串联上拉晶体管，所述第一串联上拉晶体管被配置为由所述参考时钟控制并且第二串联上拉晶体管被配置为由所述经延迟参考时钟控制，并且其中所述下拉电路包括被耦合在所述存储器时钟输出和所述电压返回轨之间的第一并联下拉晶体管和第二并联下拉晶体管，所述第一并联下拉晶体管被配置为由所述参考时钟控制，所述第二并联下拉晶体管被配置为由所述经延迟参考时钟控制。
18.根据权利要求17所述的装置，其中所述上拉电路还包括第三上拉晶体管，所述第三上拉晶体管与所述第一串联上拉晶体管和所述第二串联上拉晶体管并联耦合在所述存储器时钟输出与所述电压轨之间，并且其中所述下拉电路还包括第三下拉晶体管，所述第三下拉晶体管与所述存储器时钟输出与所述电压返回轨之间的所述第一并联下拉晶体管和所述第二并联下拉晶体管串联耦合，所述第三下拉晶体管和所述第三下拉晶体管中的每个由选通信号控制。
19.一种存储器装置，包括：
用于存储数据的部件，被配置为接收存储器时钟；以及
用于从单个逻辑门级中的参考时钟产生所述存储器时钟的部件，所述存储器时钟是门控时钟并且具有比所述参考时钟更宽的脉冲宽度。
20.根据权利要求19所述的存储器装置，其中用于产生所述存储器时钟的所述部件包括：被配置为上拉所述存储器时钟的上拉电路，以及被耦合以下拉所述存储器时钟的下拉电路。
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