CN110022187B - 通信调制系统中(n，n(n-1)，n-1)-PGC代数解码方法及解码器 - Google Patents

通信调制系统中(n，n(n-1)，n-1)-PGC代数解码方法及解码器 Download PDF

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Abstract

本发明公开一种通信调制系统中(n，n(n‑1)，n‑1)‑PGC的代数解码方法及解码器，解码方法的基本原理是：假设两个码元p(r1)＝s1和p(r2)＝s2能够从已接收的实数矢量中准确检测到，包括两个码元的元素值s1和s2，以及它们在n长的矢量中的坐标位置r1和r2。由此计算中间参数w，它是方程(r1‑r2)w＝(s1‑s2)(mod n)的有效解；再借助w计算每个码元，即p(i)＝(s1+(n‑r1+i)w)(mod n)，i＝1，2，...，n。解码器由若干个存储s1、s2、r1和r2等的n维寄存器、w计算单元、n个并行的码元计算单元和码元缓存器四个部分构成。本发明在接收机仅仅只准确检测到两个码元的情况下，就能利用这两个码元的接收信息正确解码n长的发射码字。解码器的计算复杂度与码长n成线性关系。

Description

通信调制系统中(n，n(n-1)，n-1)-PGC代数解码方法及解码器
技术领域
本发明属于通信传输中的信道编码调制技术领域，更具体地，涉及一种通信调制系统中(n，n(n-1)，n-1)置换群码(permutation group code，PGC)代数解码方法及解码器。
背景技术
陪集划分(n，n(n-1)，n-1)置换群码的构造方法及其码集合产生器已于2016年1月27日向中华人民共和国国家知识产权局申请了发明专利，申请号或专利号为：201610051144.9。同时向美国United States Patent and Trademark Office(USTPO，Application Number：15060111)(Title ofInvention：COSET PARTITION BASEDCONSTRUCTION METHOD FOR(n，n(n-1)，n-1)PERMUTATION GROUP CODE AND CODE SETGENERATOR THEREOF)申请了海外发明专利，目前，已经获得发明专利授权。在陪集划分(n，n(n-1)，n-1)置换群码的构造方法的基础上，本发明在原有优化的最小欧式距离解码算法的基础上，提出一种完全代数的解码方法及其相应解码器的原理电路结构。
目前，已经发现当一般置换码与多维频移键控(MFSK)调制相结合，形成PC-MFSK已编码调制系统时，不仅对电力线信道上存在的多径衰落、窄带永久噪声、宽带脉冲噪声和有色背景噪声等多种混合型干扰具有较强的健壮性，同时还对无线通信信道上的多径衰落、多用户干扰、多频率干扰和蓄意人为干扰的混合型干扰具有较强的抑制能力。如果将本发明人提出的陪集划分(n，n(n-1)，n-1)置换群码与MFSK相结合，形成新的PGC-MFSK已编码调制收发信机系统，那么该收发信机系统不仅具有较强地抵抗多频率干扰和多径衰落的能力，还具有低复杂度的编码和解码方案，为未来5G在超高可靠性、超低延迟、低数据率要求的测量和控制信号传输中的应用场景提供了有效的解决方案。但就目前的研究现状来看，针对PGC-MFSK已编码调制收发信机系统，并不存在有效的置换群码的解码算法，也没有相应解码器的具体可实现方案。特别是由于缺乏置换码的代数编码和代数解码方案，大多数关于置换码应用的研究成果均采用了随机置换码。本专利的发明人在上一个发明专利(201610051144.9)和美国专利(USTPO，Application Number：15060111)的陪集划分(n，n(n-1)，n-1)置换群码的代数结构产生方法的基础上，发明一种完全代数的解码方案和相应解码器的原理电路结构。
由于一般置换码的错误纠正能力是d-1，而不是传统纠错码的
Figure BDA0001986377620000021
因此，自然可以推知：(n，n(n-1)，n-1)置换群码的错误纠正能力是d-1＝n-2。这个纠错能力预示着任意(n，n(n-1)，n-1)置换群码具有这样的工作原理：当发射机发射一个码字的n个码元到信道上，存在混合型干扰的信道，将携带信息的这个n长码字的n-2码元破坏掉，接收机仅仅只准确检测到两个码元，包括这两个码元的值和这两个码元在接收字中的位置坐标，那么接收机利用这两个码元的接收信息就能够正确解码发射码字。
本专利发明人对陪集划分(n，n(n-1)，n-1)置换群码的代数结构进行了深入研究，在已知两个码元的情况下，提出一种完全代数结构的解码方案，并完成了这种解码方案的解码器原理结构设计。本发明的解码技术适用于任何具有多径衰落、多频率干扰、多脉冲干扰、多随机用户干扰和蓄意人为干扰单独存在或者混合存在的有线和无线信道且对数据率要求不高的信号传输场景。
发明内容
本发明针对陪集划分(n，n(n-1)，n-1)置换群码的群代数结构，提出一种完全代数结构的解码方案，以及它们的解码器，具体为一种码长n、最小距离n-1、码字数量n(n-1)、纠错能力d-1＝n-2的置换群码的完全代数结构的解码算法和相应的解码器。所发明的解码器不仅对电力线载波通信中的多径衰落、窄带永久噪声、宽带脉冲噪声和有色背景噪声等多种混合性干扰有较强的抵抗能力，还对无线通信中的多径干扰、多谐干扰、随机多用户干扰和蓄意人为干扰也有抑制能力。总之，在数据传输率要求不高但各种混合频率干扰和深度衰落同时存在的运行环境中，本发明所提出的陪集划分(n，n(n-1)，n-1)置换群码的解码方案对所传输的信号均能够正确解码。
为了实现上述目的，按照本发明的一个方面，提供了一种通信调制系统中(n，n(n-1)，n-1)置换群码PGC的代数解码方法，n是素数时，(n，n(n-1)，n-1)置换群码包括n(n-1)个置换码字，每个置换码字包括n个码元，任意两个置换码字之间的最小汉明距离为n-1，包括如下步骤：
i)确定中间参数w，设w∈Zn，由表达式(r1-r2)w＝(s1-s2)(mod n)求解，mod n表示对表达式的计算结果取模n运算；设p(r1)＝s1和p(r2)＝s2是从信道接收的实数矢量中准确检测到的两个码元，码元p(r1)和p(r2)的元素值分别是s1，s2∈Zn，码元p(r1)和p(r2)的位置索引分别是r1，r2∈Zn，Zn为正整数有限域，表示成Zn＝{1，2，...，n}；码元p(r1)和p(r2)均属于n长的置换码字p中的元素；
ii)利用步骤i)中求解的中间参数w和已检测到的参数r1和s1，当i＝1，2，...，n时，计算置换码字p中的每一个码元，表达式为p(i)＝(s1+(n-r1+i)w)(mod n)；p(i)表示位置索引i处的码元值；
iii)将步骤ii)中计算出的n个码元按照i＝1，2，...，n的顺序并置在一起构成n长的矢量，得到解码码字p＝[p(1)p(2)...p(n-1)p(n)]。
按照本发明的另一方面，提供一种通信调制系统中(n，n(n-1)，n-1)置换群码PGC的解码器，包括：多个独立的n维寄存器、中间参数w的计算器、n个并行执行的单码元计算器和n个码元的n维缓存器，具体为：
多个独立的n维寄存器分别用于存储参数r1、r2、s1、s2、n和码元索引i；其中，p(r1)＝s1和p(r2)＝s2是从信道接收的实数矢量中准确检测到的两个码元，码元p(r1)和p(r2)的元素值分别是s1，s2∈Zn，码元p(r1)和p(r2)的位置索引分别是r1，r2∈Zn，Zn为正整数有限域，表示成Zn＝{1，2，...，n}；码元p(r1)和p(r2)均属于n长的置换码字p中的元素；
中间参数w的计算器用于计算中间参数w，设w∈Zn，由表达式(r1-r2)w＝(s1-s2)(mod n)求解，mod n表示对表达式的计算结果取模n运算；所述中间参数w的计算器通过除法器实现，或所述中间参数w的计算器主要由带进位的加法器和计数器实现，并形成简化的中间参数w计算器；
单码元计算器用于利用中间参数w和已检测到的参数r1和s1，当i＝1，2，...，n时，计算置换码字p中的每一个码元，表达式为p(i)＝(s1+(n-r1+i)w)(mod n)，p(i)表示位置索引i处的码元值，第i个单码元计算器用于计算p(i)，n个单码元计算器并行运行，同时计算n个码元；所述单码元的计算器通过乘法器实现，或所述单码元的计算器主要由累加器和计数器实现，并形成简化的单码元计算器；
n个码元的n维缓存器将n个单码元计算器的并行计算输出结果存储在一起，n个码元按照i＝1，2，...，n的顺序并置在一起构成n长的矢量，得到解码码字p＝[p(1)p(2)...p(n-1)p(n)]。
在一个可能的实施例中，所述中间参数w的计算器通过除法器实现时，所述中间参数w的计算器包括：4个独立的n维寄存器、2个两输入端加法器、1个除法器和1个模n运算器mod n；
所述4个n维寄存器分别存储r1、-r2、s1以及-s2；
所述2个两输入端加法器中，左边加法器的两个输入端分别连接存储r1、-r2的2个寄存器，右边加法器的两个输入端分别连接存储s1、-s2的2个寄存器；
所述除法器的两个输入端，左边输入端接收来自左边加法器的输出(r1-r2)，右边输入端接收来自右边加法器的输出(s1-s2)，除法器输出计算结果(s1-s2)/(r1-r2)；
所述模n运算器mod n连接所述除法器的输出端，对除法器的输出结果(s1-s2)/(r1-r2)求模运算后，输出w＝(s1-s2)/(r1-r2)(mod n)。
在一个可能的实施例中，所述中间参数w的计算器通过如下步骤计算中间参数w：
输入两个已知码元p(r1)＝s1和p(r2)＝s2的位置值r1和r2与元素值s1和s2，初始化中间参数w＝1；
分别计算u＝r1-r2和v＝s1-s2；
分别判断u和v的值：如果u＞0，直接输出u的值，如果u＜0，则u＝n+u，输出u的值，同理，如果v＞0，直接输出v的值，如果v＜0，则v＝n+v，输出v的值，这个过程用以取代模n运算器；
比较u和v的值，如果u＝v，则输出w＝1；如果u≠v，则让u累加1次，w+1，再比较u和v的值，如果u≠v，则继续做u累加u和w+1的运算，如果直u＝v，则输出w＞1。
在一个可能的实施例中，所述中间参数w的计算器通过带进位的加法器和计数器实现时，形成一个中间参数w的简化计算器，所述中间参数w的简化计算器包括：5个独立的n维寄存器、2个带进位位C的加法器、2个单入双出开关，2个两输入端加法器、1比较器、1个使能控制自加器、1个带反馈加1的使能控制计数器：
所述5个n维寄存器分别存储r1、-r2、s1、-s2和n；
所述带反馈加1的使能控制计数器的初始值设为w＝1；
存储r1和-r2的2个寄存器的输出端分别连接到左边带进位位C1的加法器的2个输入端，得到计算结果u＝r1-r2，当u＜0时，进位位C1＝1，左边的单入双出开关掷向右边，u输出到左边的两输入端加法器，完成n+u的计算，输出u；当u＞0，进位位C1＝0，左边的单入双出开关掷向左边，计算结果u＝r1-r2输出；u通过自加器，进入比较器；
存储s1和-s2的2个寄存器的输出端分别连接到右边带进位位C2的加法器的2个输入端，得到计算结果v＝s1-s2，当v＜0时，进位位C2＝1，右边的单入双出开关掷向左边，v输出到右边的两输入端加法器，完成n+v的计算，输出v；当v＞0，进位位C2＝0，右边的单入双出开关掷向右边，计算结果v＝s1-s2输出；v值直接进入比较器；
所述比较器进行u和v的相等与不等的比较，如果u＝v，则输出低电平使能信号，导致使能控制计数器的使能信号
Figure BDA0001986377620000061
计数器不进行循环加1运算，并直接输出当前的w＝1的值；如果u≠v，自加器的使能信号E1＝1，自加器将当前的输出u返回输入端，自加一次u，如果E1＝0，自加器不进行自加运算，直接输出u到比较器；当u≠v的同时，计数器的使能信号E2＝1，使当前的输出w反馈+1；只要u≠v，比较器、自加器和计数器就会一直工作，重复上述过程，直到比较器的u＝v，致使
Figure BDA0001986377620000062
和E1＝0，自加器不进行自加运算，计数器不再进行循环加1运算，输出w值。
在一个可能的实施例中，所述单码元的计算器通过乘法器实现时，第i个带乘法器的单码元计算器包括：5个独立的n维寄存器、1个三输入端加法器、1个两输入端乘法器、1个两输入端加法器和1个模n运算器；
所述5个n维寄存器分别存储i、n，-r1、w和s1；
存储i、n和-r1的3个寄存器的输出端分别连接到三输入端加法器的3个输入端，所述三输入端加法器完成(n-r1+i)运算；
所述三输入端加法器的输出端连接到两输入端乘法器的一个输入端，两输入端乘法器的另一个输入端连接存储w的寄存器，所述两输入端乘法器完成(n-r1+i)w的乘法运算；
所述乘法器的输出端连接到两输入端加法器的一个输入端，两输入端加法器的另一个输入端连接存储s1的寄存器，所述两输入端加法器完成(s1+(n-r1+i)w)的加法运算；
所述两输入端加法器的输出端连接模n运算器，所述模n运算器对(s1+(n-r1+i)w)进行mod n运算，输出解码码字的第i个码元p(i)。
在一个可能的实施例中，所述单码元的计算器通过累加器和计数器实现时，形成一个单码元的简化计算器，第i个单码元的简化计算器包括：4个n维寄存器、1个三输入端加法器、1个使能控制累加器、中间参数w的循环减1计数器、1个两输入端加法器和1个模n运算器；
所述4个n维寄存器分别存储i、n，-r1和s1；
存储i、n和-r1的3个寄存器的输出端分别连接三输入端加法器的3个输入端，完成(n-r1+i)运算；
所述三输入端加法器的运算结果输入到所述使能控制累加器中，完成(n-r1+i)的w次累加，每累加一次，则进行w-1的运算，当w≠0时，累加器的使能信号E＝1，使累加器继续进行累加(n-r1+i)的操作，直到w减到0时，累加器的使能信号E＝0，累加器停止累加，输出结果到所述两输入端加法器的一个输入端；
所述两输入端加法器的另一个输入端连接存储s1的寄存器，所述两输入端加法器完成(s1+(n-r1+i)w)的加法运算；
所述两输入端加法器的输出端连接模n运算器，所述模n运算器对(s1+(n-r1+i)w)进行mod n运算，输出解码码字的第i个码元p(i)。
在一个可能的实施例中，包括：一个中间参数w的计算器、n个单码元的计算器和1个n输入单输出的缓存器构成；
所述中间参数w的计算器，既可以使用图2中带除法器的中间参数w的计算器，也可以使用图4的中间参数w的简化计算器，中间参数w的简化计算器是根据流程图的计算方法实现；
所述单码元的计算器，既可以使用图5的带乘法器的单码元计算器，也可以使用图6的单码元的简化计算器。
所述完全代数解码器的体系结构的一个可选择方案如图7所示，由w的简化计算器、n个并行执行的单码元的简化计算器和1个n输入单输出的缓存器构成。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：
本发明提供的通信调制系统中(n，n(n-1)，n-1)-PGC的代数解码方法及解码器，当发射机发射一个码字的n个码元到信道上，存在混合型干扰的信道，将携带信息的这个n长码字的n-2码元破坏掉，接收机仅仅只准确检测到两个码元，包括这两个码元的值和这两个码元在接收字中的位置坐标，那么接收机利用这两个码元的接收信息就能够正确解码发射码字，本发明提供的(n，n(n-1)，n-1)置换群码的解码方法准确度高、复杂度低。
附图说明
图1为本发明提供的完全代数解码器的原理结构图；
图2为本发明提供的带除法器的中间参数w的计算器示意图；
图3为本发明提供的中间参数w的简化计算器计算流程图；
图4为本发明提供的中间参数w的简化计算器示意图；
图5为本发明提供的带乘法器的单码元计算器示意图；
图6为本发明提供的单码元的简化计算器示意图；
图7为本发明提供的完全代数解码器的体系示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施案例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
基本原理
这一部分描述本发明所涉及的陪集划分(n，n(n-1)，n-1)置换群码的解码方案的基本原理。
假设编码的符号可在正整数有限域Zn＝{1，2，...，n}或整数有限域
Figure BDA0001986377620000091
中取值，但下面的描述以在Zn＝{1，2，...，n}上取值为主，所的结果也适用于在
Figure BDA0001986377620000092
上取值的情况。
定义在Zn上的n个元素的所有n！个排列所形成的集合称为对称群，用Sn＝{π1，...，πk，...，πn！}来表示，其中每个元素可用一个置换矢量πk＝[a1...ai...an]来表示。每个置换的所有元素是不同的，其中a1，...，ai，...，an∈Zn。每个置换的度(维数，尺寸)为|πk|＝n，对称群的势(阶)表示为|Sn|＝n！。设π0＝e＝[a1a2...an]＝[12...n]表示对称群Sn的单位元。定义一般置换群码是对称群Sn的子群，表示成(n，μ，d)-PGC，其中n表示码字长度，μ表示这个码集合的最大势(最大尺寸)，d表示这个码集合中任意两个置换码字之间的最小汉明距离。例如，(n，n(n-1)，n-1)置换群码PGC即是码长为n势为n(n-1)最小汉明距离为n-1的群码。
现有已经发表的研究成果表明：对任意n＞1，(n，μ，d)置换群码的码集合
Figure BDA0001986377620000093
可以等效地由下列三种方法计算每一个码字而得到：
Figure BDA0001986377620000094
其中，表达式(1)表示码集合
Figure BDA0001986377620000095
的产生方法一，说明
Figure BDA0001986377620000096
是由两个较小的子群，即具有势|Cn|＝n的特殊循环子群Cn和最大单不动点子群
Figure BDA0001986377620000097
经过算子
Figure BDA00019863776200000911
合成得到；表达式(2-1)和(2-2)表示码集合
Figure BDA0001986377620000098
的产生方法二，说明
Figure BDA0001986377620000099
的每一个置换码字可以由仿射变换
Figure BDA00019863776200000910
Figure BDA0001986377620000101
计算得到的；表达式(3)表示码集合
Figure BDA0001986377620000102
的产生方法三，说明
Figure BDA0001986377620000103
由n-1次循环右移算子(trn)n-1或者等效地由n-1次循环左移算子(tl1)n-1作用于最大单不动点子群
Figure BDA0001986377620000104
得到。不动点xi∈Zn表示最大单不动点子群
Figure BDA0001986377620000105
中的所有置换矢量都包含一个不动点xi，其它码元都是非不动点。当n是非素数时，上述所有花括号{·}所构成的集合都需要和对称群Sn做交集运算，以保证
Figure BDA0001986377620000106
中的每个元素都是置换矢量。因为对于任意非素数n和所有a∈Zn-1，当a不满足GCD(a，n)＝1时，尺度变换
Figure BDA0001986377620000107
Figure BDA0001986377620000108
不能保证集合
Figure BDA0001986377620000109
中的所有矢量都是置换矢量，即这时有
Figure BDA00019863776200001010
当且仅当n是素数时，所有花括号{·}集合都不需要与Sn进行交集运算，就能够保证三种方法产生的
Figure BDA00019863776200001011
均包含n(n-1)个置换码字，即
Figure BDA00019863776200001012
是一个(n，n-1，n-1)置换群或者
Figure BDA00019863776200001013
GCD(a，n)表示任意a∈Zn-1和n之间的最大公因子，GCD(a，n)＝1表示a∈Zn-1与n之间是互斥的。
对任意n＞1，在上述生成(n，μ，d)置换群码的码集合
Figure BDA00019863776200001014
的三种方法中，计算复杂度最低的是表达式(3)
Figure BDA00019863776200001015
Figure BDA00019863776200001016
为了描述的方便，后面的码集合生成计算，均采用
Figure BDA00019863776200001017
Figure BDA00019863776200001018
当且仅当n为素数时，码集合
Figure BDA00019863776200001019
是一个(n，n(n-1)，n-1)置换群码。
例1：设n＝7，一个素数，设不动点xi＝x7＝7。L7，7的计算表达式为
Figure BDA00019863776200001020
由此可计算出关于锐一点xi＝7的最大单不动点子群如下
Figure BDA00019863776200001021
用n-1＝6次幂的循环左移算子(tl1)6作用于锐一点7的最大单不动点子群L7，7，则可得到如下的(7，42，6)置换群码P7，7
Figure BDA0001986377620000111
例1说明码集合P7，7是码长为7，最小距离为6，码字个数为42，纠错能力为5的置换群码。
假设发射机要发射一个携带信息的信号π到有线或无线信道上进行传输，这个信号π被映射到由(n，n(n-1)，n-1)置换群码所构成的信号星座图
Figure BDA0001986377620000112
中的一个信号点上，或者等效地说，发射机输入的二进制信息序列从信号星座图
Figure BDA0001986377620000113
中选择一个信号π＝[a1a2...an]发射到信道上。由于被信道干扰后，接收机只能从信道上接收长度为n的定义在实数域中的矢量
Figure BDA0001986377620000114
如果期望使用性能最优的解码方案，则可采用等效于最大似然的最小距离解码算法，由于接收字是定义在实数域中的矢量，因此，采用如下的最小欧式距离解码算法。
最小欧式距离解码算法：设发射机从(n，n(n-1)，n-1)置换群码的码集合
Figure BDA0001986377620000115
中选择一个码字π＝[a1a2...an]发射到信道上，接收字
Figure BDA0001986377620000116
Figure BDA0001986377620000117
被输入到(n，n(n-1)，n-1)置换群码的解码器中，解码器将接收字
Figure BDA0001986377620000118
与码集合
Figure BDA0001986377620000119
中的所有码字一一计算欧式距离，选择一个码字
Figure BDA00019863776200001110
与接收字
Figure BDA00019863776200001111
的欧式距离是最小的，即
Figure BDA00019863776200001112
其中
Figure BDA00019863776200001113
表示计算两个矢量
Figure BDA00019863776200001114
和π之间的欧式距离，即
Figure BDA00019863776200001115
Figure BDA0001986377620000121
那么，
Figure BDA0001986377620000122
作为发射码字π＝[a1a2...an]的精确估计，从解码器输出。
(n，n(n-1)，n-1)置换群码的最小欧式距离解码算法的计算量是：(2n-1)n(n-1)次加法，n2(n-1)乘法(求幂运算)和n(n-1)次开方运算，其计算复杂度至少是O(n3)。这个最优解码算法由于复杂度达到码长n的三次幂，而不能满足实用通信系统对解码器应具备的低复杂度硬件执行的要求。为了寻找相对于优化的最小欧式距离解码算法没有性能损失的简化解码算法，需要利用(n，n(n-1)，n-1)置换群码的纠错能力d-1＝n-2的特征。下面的例子提供了一种有价值的观察。这种观察为发明人提出有效的、低复杂度的(n，n(n-1)，n-1)置换群码的解码方案奠定了基础。下面借助例1中的码集合P7，7来分析(7，42，6)置换群码的纠错能力为什么是d-1＝n-2＝5。
例2：假设发射机要发射一个携带信息的信号到信道上，这个信号被映射成信号星座图
Figure BDA0001986377620000123
中的一个信号点p＝[5147362]。这个信号实际上是(7，42，6)置换群码的码集合P7，7中第4行第3列的一个码字。假设接收机能够从长度为7的定义在实数集的接收矢量中准确地检测到两个码元，例如第2个位置的元素是1，表示成p(2)＝1；第4个位置的元素是7，表示成p(4)＝7，那么接收机的解码算法，利用这两个已知码元，就能够无差错地得到发射码字。原因是：第2个位置的元素是1和第4个位置的元素是7的码字在码集合P7，7中是唯一的，即就是第4行第3列的一个码字。这个例子也证实了(n，n(n-1)，n-1)置换群码的纠错能力是d-1＝n-2＝5，也就是已知两个码元，就能够无差错解码。
技术方案
技术方案分为两部分。第一部分是基于陪集划分(n，n(n-1)，n-1)置换群码的解码方案；第二部分是(n，n(n-1)，n-1)置换群码的解码器。
第一部分：陪集划分(n，n(n-1)，n-1)置换群码的完全代数解码方案
陪集划分(n，n(n-1)，n-1)置换群码既可以看成是具有n(n-1)个调制信号点的星座图，又可以看成是具有错误纠正能力为d-1＝n-2的非二进制、非线性和非系统的错误纠正码。根据错误纠正能力为d-1＝n-2的特征，我们提出下列陪集划分(n，n(n-1)，n-1)置换群码的完全代数解码方案。
完全代数解码方案：当且仅当n是素数时，设p(r1)＝s1和p(r2)＝s2是从一个接收的实数矢量中准确检测到的两个码元，且它们的位置索引是r1，r2∈Zn，它们的元素值是s1，s2∈Zn。那么码字p∈Pn中的所有码元能够按照下列步骤计算出来：
i)设w∈Zn是方程(r1-r2)w＝s1-s2(mod n)的有效解；
ii)利用w来计算置换码字p中的每一个元素：
当i＝1，2，...，n时，p(i)＝(s1+(n-r1+i)w)(mod n)；
iii)写出解码码字，即p＝[p(1)p(2)...p(n-1)p(n)]。
解码方案的计算量大约为2n+2个加法，n+1个乘法，和n+1个取模运算。
例3：从例1的P7，7中选取一个码字p＝[5147362]，并将它发送到信道上。假设两个元素被正确地检测到，分别为p(2)＝1和p(4)＝7。首先，根据(r1-r2)w≡s1-s2(mod n)，得到(2-4)w＝1-7(mod 7)，进一步得到-2w＝-6(mod 7)，由此解出w＝3。然后，计算码字中的每个元素：
p(1)＝(s1+(n-r1+1)w)(mod n)＝(1+(7-2+1)3)(mod 7)＝5，
p(2)＝(s1+(n-r1+2)w)(mod n)＝(1+(7-2+2)3)(mod 7)＝1，
p(3)＝(s1+(n-r1+3)w)(mod n)＝(1+(7-2+3)3)(mod 7)＝4，
p(4)＝(s1+(n-r1+4)w)(mod n)＝(1+(7-2+4)3)(mod 7)＝7，
p(5)＝(s1+(n-r1+5)w)(mod n)＝(1+(7-2+5)3)(mod 7)＝3，
p(6)＝(s1+(n-r1+6)w)(mod n)＝(1+(7-2+6)3)(mod 7)＝6，
p(7)＝(s1+(n-r1+7)w)(mod n)＝(1+(7-2+7)3)(mod 7)＝2。
解码码字为p＝[p(1)p(2)p(3)p(4)p(5)p(6)p(7)]＝[5147362]，与发射码字一致，因此，完全代数解码方案能够进行无差错解码。
第二部分陪集划分(n，n(n-1)，n-1)置换群码的完全代数解码器
陪集划分(n，n(n-1)，n-1)置换群码的完全代数解码方案形成一个完全代数的解码器。
完全代数解码器的原理结构主要由四个部分构成，如图1所示。包括若干独立的n维寄存器、中间参数w的计算器基本原理电路、n个单码元的计算器基本原理电路的并联运行和n个码元的n维缓存器。
各个独立的n维寄存器分别用于存储参数r1、r2、s1、s2、n和码元索引i；中间参数w的计算器基本原理电路，包括带除法器的计算器电路(图2)和简化的计算器电路(图4)；单码元的计算器基本原理电路，包括带乘法器的单码元计算器的基本原理电路(图5)和单码元的简化计算器基本原理电路(图6)，n个单码元的计算器基本原理电路并行运行，同时计算n个码元；n个码元的n维缓存器是将n个单码元的计算器并行计算的输出结果存储在一起，形成一个置换码字，并作为解码码字输出。
带除法器的中间参数w的计算器基本原理电路，如图2所示，用来计算中间参数w＝(s1-s2)/(r1-r2)(mod n)。由四个部分构成：包括4个独立的n维寄存器、2个两输入端加法器、1个除法器和1个模n运算器mod n。
已知两个码元p(r1)＝s1和p(r2)＝s2的位置值r1和-r2与元素值s1和-s2分别存储在4个n维寄存器中，r1和-r2输入一个加法器，s1和-s2输入另一个加法器，两个加法器的输出r1-r2和s1-s2同时进入除法器，除法器的输出是(s1-s2)/(r1-r2)，通过模n运算器mod n后，输出w。另一种变化是：两个模n运算器mod n分别放在除法器的前面，两个加法器的输出端，即除法器的两个输入端分别输入(r1-r2)(mod n)和(s1-s2)(mod n)，则除法器的输出端是w＝(s1-s2)(mod n)/(r1-r2)(mod n)。
为了在计算中间参数w的过程中，消除复杂的除法器和模n运算器，需要根据基本单元电路的工作特点，给出中间参数w的计算流程。
中间参数w的简化计算器流程图：图3给出了移去除法器和模n运算器后，求解中间参数w的简化计算器流程图。分析中间参数w的计算表达式(r1-r2)w＝(s1-s2)(mod n)，发现下列特征：其一，(r1-r2)和(s1-s2)可能为正数也可能为负数，如果为负数，用n减去这个负数，则两者均可以变成正数，相当于执行模n运算；其二，当(r1-r2)和(s1-s2)均为正数时，(r1-r2)的w倍即等于(s1-s2)；其三，(r1-r2)的w倍相当于对正整数(r1-r2)累加w次，记录对(r1-r2)累加次数，即得到w；其四，当(r1-r2)＝(s1-s2)时，w＝1。根据这四个特征，可以总结出计算w的简化流程图。
输入两个已知码元p(r1)＝s1和p(r2)＝s2的位置值r1和r2与元素值s1和s2，初始化中间参数w＝1。分别计算u＝r1-r2和v＝s1-s2。分别判断u和v的值：如果u＞0，直接输出u的值，如果u＜0，则u＝n+u，输出u的值；同理，如果v＞0，直接输出v的值，如果v＜0，则v＝n+v，输出v的值，这个过程用以取代模n运算器。比较u和v的值，如果u＝v，则输出w＝1；如果u≠v，则让u累加w次，使uw＝v，得到1＜w≤n的情况，输出w。
凡是按照图3提供的流程图的思路所设计的计算参数w的电路均在该专利的保护范围之内。下面提供一种中间参数w的简化计算器基本原理电路，但不限于此。
中间参数w的简化计算器基本原理电路：由5个n维寄存器、两个带进位位C的加法器、2个两输入端加法器、1个n维与非门充当比较器、1个使能控制自加器、1个带反馈加1的使能控制计数器构成，如图4所示。用于简化图2的由除法器构成的计算中间参数w的计算器，主要考虑移去图2中除法器和模n运算器，最终得到中间参数w的简化计算器原理电路结构。
参数r1、-r2、s1、-s2和n分别存储在5个n维寄存器中，计数器设初始值w＝1。r1和-r2与s1和-S2分别从n维寄存器输出，输入到带有进位位C的加法器中，两个输入端相加以后，用进位位C的值去控制双掷开关。
带进位的加法器计算u＝r1-r2和v＝s1-s2。当u＜0时，进位位C1＝1，双掷开关掷向右边，u进入两输入端加法器1，完成n+u的计算，输出u；u通过自加器输出，进入比较器；当u＞0，进位位C1＝0，双掷开关掷向左边，u通过自加器输出，进入比较器。当v＜0时，进位位C2＝1，双掷开关掷向左边，v进入两输入端加法器2，完成n+v的计算，输出v，v直接进入比较器；当v＞0，进位位C2＝0，双掷开关掷向右边，v值直接进入比较器。
自加器在使能信号E1＝1时，使u自加u，并输出u到比较器；如果E1＝0，则自加器不进行自加运算，直接输出u到比较器。
在比较器中，进行u和v的相等与不等的比较，如果u＝v，则输出低电平使能信号
Figure BDA0001986377620000161
计数器不进行循环加1运算，并直接输出当前的w＝1的值。
如果u≠v，自加器的使能信号E1＝1，自加器将当前的输出u返回输入端，自加一次u；同时计数器的使能信号E2＝1，也使当前的输出w反馈+1；只要u≠v，比较器、自加器和计数器就会一直工作，重复这个过程，直到比较器的u＝v，致使
Figure BDA0001986377620000162
计数器不再进行循环加1运算，输出w值。
当n不太大时，累加u参数w次所花的时间不超过执行一次除法器所花的时间，那么从图2到图4的简化是有实际意义的。
带乘法器的单码元计算器的基本原理电路：由5个n维寄存器、一个三输入端加法器、一个两输入端乘法器和一个两输入端加法器和一个模n运算器构成，如图5所示。在已知两个码元条件下，图5用于完成置换码字的每个码元的计算，即p(i)＝(s1+(n-r1+i)w)(modn)，i＝1，2，...，n-1；当i＝n时，p(n)＝(s1+(n-r1)w)(mod n)。
5个n维寄存器分别存储码元序号i、码长n，-r1、中间参数w和s1。首先，i、n和-r1输入到三输入端加法器，完成(n-r1+i)运算；然后，将这个加法器的运算结果输入到乘法器，与n维寄存器输入的w共同完成(n-r1+i)w的乘法运算；接着，将乘法器的运算结果输入到两输入端加法器中，与n维寄存器输入的s1，共同完成(s1+(n-r1+i)w)的加法运算；最后，对这个加法器的输出结果进行模n运算，即可输出解码码字的第i个码元p(i)。
为了在计算单码元时，消除复杂的乘法器运算电路，可以将(n-r1+i)与w的乘法运算，看成是将(n-r1+i)累加w次，即将乘法器转换成由w的减1计数器控制的累加器。
单码元的简化计算器基本原理电路：由4个n维寄存器、一个三输入端加法器、一个使能控制累加器、中间参数w的循环减1计数器、一个两输入端加法器和一个模n运算器构成，如图6所示。在已知两个码元条件下，图6中用一个自加器和中间参数w的循环减1计数器来取代图5中的乘法器，使单码元的计算器原理电路得到简化。
4个n维寄存器分别存储码元序号i、码长n，-r1和s1。首先，i、n和-r1输入到三输入端加法器，完成(n-r1+i)运算；其次，将这个加法器的运算结果输入到使能控制累加器，完成(n-r1+i)的w次累加，每累加一次，w-1，当w≠0时，累加器的使能信号E＝1，使累加器继续进行累加(n-r1+i)的操作，直到w减到0时，累加器的使能信号E＝0，累加器停止累加，输出结果到两输入端加法器中，这一过程相当于完成(n-r1+i)w的乘法运算；然后，由累加器的输出结果与n维寄存器输入的s1，共同输入两输入端加法器，完成(s1+(n-r1+i)w)的加法运算；最后，对这个加法器的输出结果进行模n运算，即可输出解码码字的第i个码元p(i)。
当n不太大时，累加一个数w次所花的时间不超过执行一次乘法器所花的时间，那么从图5到图6的简化是有实际意义的。
完全代数解码器体系结构：由一个中间参数w的计算器、n个单码元计计算器和一个n输入单输出的缓存器构成。其中，中间参数计算器既可以选择图2的带除法器的中间参数w的计算器，也可以选择图4的中间参数w的简化计算器，或者选择按照中间参数w的简化计算器流程图设计的任何中间参数w计算器；单码元计算器既可以选择图5的带乘法器的单码元计算器，也可以选择图6的单码元的简化计算器，或者选择能够完成表达式p(i)＝(s1+(n-r1+i)w)(mod n)(i＝1，2，...，n-1)而设计的任何计算电路。
完全代数解码器的体系结构的一个可选择方案如图7所示，由w的简化计算器、n个并行执行的单码元简化计算器和1个n输入单输出的缓存器构成。
完全代数解码器体系结构的信号流描述如下：由1个中间参数w的简化计算器输出的w值，分别进入n个并行运行的w循环减1计数器中；如果n个并行执行的单码元的简化计算器中的自加器获得了来自三输入端加法器的输出结果(n-r1+i)，i-1，2，...，n，那么w循环减1计数器每执行一次减1操作，就给自加器提供一个使能信号，即E＝1，自加器则执行一次对(n-r1+i)的自加操作，直到w循环减1计数器使w＝0，自加器不再进行自加运算，并输出计算结果(n-r1+i)w，与s1共同输入到两输入端加法器，完成s1+(n-r1+i)w的计算，将计算结果进行模n运算，最后，将n个并行运行的单码元简化计算器的输出结果输入到n维缓存器中，形成解码码字p＝[p(1)p(2)...p(n)]。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种通信调制系统中(n，n(n-1)，n-1)置换群码PGC的代数解码方法，n是素数时，(n，n(n-1)，n-1)置换群码包含n(n-1)个置换码字，每个置换码字包含n个码元，任意两个置换码字之间的最小汉明距离为n-1，其特征在于，包括如下步骤：
i)确定中间参数w，设w∈Zn，由表达式(r1-r2)w＝(s1-s2)(mod n)求解，mod n表示对表达式的计算结果取模n运算；设p(r1)＝s1和p(r2)＝s2是从信道接收的实数矢量中准确检测到的两个码元，码元p(r1)和p(r2)的元素值分别是s1，s2∈Zn，码元p(r1)和p(r2)的位置索引分别是r1，r2∈Zn，Zn为正整数有限域，表示成Zn＝{1，2，...，n}；码元p(r1)和p(r2)均属于n长的置换码字p中的元素；
ii)利用步骤i)中求解的中间参数w和已检测到的参数r1和s1，计算置换码字p中的每一个码元，表达式为p(i)＝(s1+(n-r1+i)w)(mod n)；p(i)表示位置索引i处的码元值，i＝1，2，...，n；
iii)将步骤ii)中计算出的n个码元按照i＝1，2，...，n的顺序并置在一起构成n长的矢量，得到解码码字p＝[p(1)p(2)...p(n-1)p(n)]。
2.一种通信调制系统中(n，n(n-1)，n-1)置换群码PGC的解码器，其特征在于，包括：多个独立的n维寄存器、中间参数w的计算器、n个并行执行的单码元计算器和n个码元的n维缓存器，具体为：
多个独立的n维寄存器分别用于存储参数r1、r2、s1、s2、n和码元索引i；其中，p(r1)＝s1和p(r2)＝s2是从信道接收的实数矢量中准确检测到的两个码元，码元p(r1)和p(r2)的元素值分别是s1，s2∈Zn，码元p(r1)和p(r2)的位置索引分别是r1，r2∈Zn，Zn为正整数有限域，表示成Zn＝{1，2，...，n}；码元p(r1)和p(r2)均属于n长的置换码字p中的元素；
中间参数w的计算器用于计算中间参数w，设w∈Zn，由表达式(r1-r2)w＝(s1-s2)(mod n)求解，mod n表示对表达式的计算结果取模n运算；所述中间参数w由带除法器的计算器实现，或所述中间参数w能形成一个流程图的计算方法，根据所述流程图的计算方法，中间参数w的计算器由带进位加法器和计数器的计算器实现；
单码元计算器用于利用中间参数w和已检测到的参数r1和s1，当i＝1，2，...，n时，计算置换码字p中的每一个码元，表达式为p(i)＝(s1+(n-r1+i)w)(mod n)，p(i)表示位置索引i处的码元值，第i个单码元计算器用于计算p(i)，n个单码元计算器并行运行，同时计算n个码元；所述单码元的计算器通过乘法器实现，或所述单码元的计算器通过累加器和计数器实现；
n个码元的n维缓存器将n个单码元计算器的并行计算输出结果依次存入所述n个码元的n维缓存器中，n个码元按照i＝1，2，...，n的顺序并置在一起构成n长的矢量，得到解码码字p＝[p(1)p(2)...p(n-1)p(n)]。
3.根据权利要求2所述的解码器，其特征在于，所述中间参数w的计算器通过除法器实现时，所述中间参数w的带有除法器的计算器包括：4个独立的n维寄存器、2个两输入端加法器、1个除法器和1个模n运算器mod n；
所述4个n维寄存器分别存储r1、-r2、s1以及-s2；
所述2个两输入端加法器中，左边加法器的两个输入端分别连接存储r1、-r2的2个寄存器，右边加法器的两个输入端分别连接存储s1、-s2的2个寄存器；
所述除法器的两个输入端，左边输入端接收来自左边加法器的输出(r1-r2)，右边输入端接收来自右边加法器的输出(s1-s2)，除法器输出计算结果(s1-s2)/(r1-r2)；
所述模n运算器mod n连接所述除法器的输出端，对除法器的输出结果(s1-s2)/(r1-r2)求模运算后，输出w＝(s1-s2)/(r1-r2)(mod n)。
4.根据权利要求2所述的解码器，其特征在于，所述中间参数w能产生一个流程图的计算方法，具体为：
输入两个已知码元p(r1)＝s1和p(r2)＝s2的位置值r1和r2与元素值s1和s2，初始化中间参数w＝1；
分别计算u＝r1-r2和v＝s1-s2；
分别判断u和v的值：如果u＞0，直接输出u的值，如果u＜0，则u＝n+u，输出u的值，同理，如果v＞0，直接输出v的值，如果v＜0，则v＝n+v，输出v的值，这个分别使u和v与0进行比较，针对大于0和小于0的情况，给出不同表达式对u和v的值进行计算的过程，用以取代模n运算器的计算过程；
比较u和v的值，如果u＝v，则输出w＝1；如果u≠v，则让u与u累加1次，w+1，再比较u和v的值，如果u≠v，则继续做u累加u和w+1的运算，如果直u＝v，则输出w＞1。
5.根据权利要求2或4所述解码器，其特征在于，所述中间参数w的计算器通过带进位加法器和计数器的计算器实现，形成一个简化计算器，所述中间参数w的简化计算器包括：5个独立的n维寄存器、2个带进位位C的加法器、2个单入双出开关，2个两输入端加法器、1比较器、1个使能控制自加器、1个带反馈加1的使能控制计数器：
所述5个n维寄存器分别存储r1、-r2、s1、-s2和n；
所述带反馈加1的使能控制计数器的初始值设为w＝1；
存储r1和-r2的2个寄存器的输出端分别连接到左边带进位位C1的加法器的2个输入端，得到计算结果u＝r1-r2，当u＜0时，进位位C1＝1，左边的单入双出开关掷向右边，u输出到左边的两输入端加法器，完成n+u的计算，输出u；当u＞0，进位位C1＝0，左边的单入双出开关掷向左边，计算结果u＝r1-r2输出；u通过自加器，进入比较器；
存储s1和-s2的2个寄存器的输出端分别连接到右边带进位位C2的加法器的2个输入端，得到计算结果v＝s1-s2，当v＜0时，进位位C2＝1，右边的单入双出开关掷向左边，v输出到右边的两输入端加法器，完成n+v的计算，输出v；当v＞0，进位位C2＝0，右边的单入双出开关掷向右边，计算结果v＝s1-s2输出；v值直接进入比较器；
所述比较器进行u和v的相等与不等的比较，如果u＝v，则输出低电平使能信号，导致使能控制计数器的使能信号
Figure FDA0002537695990000041
计数器不进行循环加1运算，并直接输出当前的w＝1的值；如果u≠v，自加器的使能信号E1＝1，自加器将当前的输出u返回输入端，自加一次u，如果E1＝0，自加器不进行自加运算，直接输出u到比较器；当u≠v的同时，计数器的使能信号E2＝1，使当前的输出w反馈+1；只要u≠v，比较器、自加器和计数器就会一直工作，重复上述过程，直到比较器的u＝v，致使
Figure FDA0002537695990000042
和E1＝0，自加器不进行自加运算，计数器不再进行循环加1运算，输出w值。
6.根据权利要求2所述的解码器，其特征在于，所述单码元的计算器通过乘法器实现，第i个带乘法器的单码元计算器包括：5个独立的n维寄存器、1个三输入端加法器、1个两输入端乘法器、1个两输入端加法器和1个模n运算器，i＝1，2，...，n；
所述5个n维寄存器分别存储i、n，-r1、w和s1；
存储i、n和-r1的3个寄存器的输出端分别连接到三输入端加法器的3个输入端，所述三输入端加法器完成(n-r1+i)运算，i＝1，2，...，n；
所述三输入端加法器的输出端连接到两输入端乘法器的一个输入端，两输入端乘法器的另一个输入端连接存储w的寄存器，所述两输入端乘法器完成(n-r1+i)w的乘法运算；
所述乘法器的输出端连接到两输入端加法器的一个输入端，两输入端加法器的另一个输入端连接存储s1的寄存器，所述两输入端加法器完成(s1+(n-r1+i)w)的加法运算；
所述两输入端加法器的输出端连接模n运算器，所述模n运算器对(s1+(n-r1+i)w)进行mod n运算，输出解码码字的第i个码元p(i)。
7.根据权利要求2所述的解码器，其特征在于，所述单码元的计算器通过累加器和计数器实现，形成单码元的简化计算器，第i个单码元简化计算器包括：4个n维寄存器、1个三输入端加法器、1个使能控制累加器、中间参数w的循环减1计数器、1个两输入端加法器和1个模n运算器，i＝1，2，...，n；
所述4个n维寄存器分别存储i、n，-r1和s1；
存储i、n和-r1的3个寄存器的输出端分别连接三输入端加法器的3个输入端，完成(n-r1+i)运算；
所述三输入端加法器的运算结果输入到所述使能控制累加器中，完成(n-r1+i)的w次累加，每累加一次，则进行w-1的运算，当w≠0时，累加器的使能信号E＝1，使累加器继续进行累加(n-r1+i)的操作，直到w减到0时，累加器的使能信号E＝0，累加器停止累加，输出结果到所述两输入端加法器的一个输入端；
所述两输入端加法器的另一个输入端连接存储s1的寄存器，所述两输入端加法器完成(s1+(n-r1+i)w)的加法运算；
所述两输入端加法器的输出端连接模n运算器，所述模n运算器对(s1+(n-r1+i)w)进行mod n运算，输出解码码字的第i个码元p(i)。
8.根据权利要求3、4、6或7任一项所述的解码器，其特征在于，所述解码器包括：一个中间参数w的计算器、n个单码元的计算器和1个n输入单输出的缓存器；
所述中间参数w的计算器可使用权利要求3所述的带有除法器的计算器，也可使用权利要求5所述的中间参数w的简化计算器，所述简化计算器根据权利要求4的中间参数w的流程图计算方法实现；
所述单码元的计算器可使用权利要求6所述的带乘法器的单码元计算器，也可使用权利要求7所述的单码元的简化计算器；
所述解码器的可由中间参数w的简化计算器、n个并行执行的单码元的简化计算器和1个n输入单输出的缓存器构成。
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