CN110010763A - 用于集成电路上的薄膜电阻器的等离子体处理 - Google Patents

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Abstract

本申请案涉及用于集成电路上的薄膜电阻器的等离子体处理。一种制作包含薄膜电阻器TFR的IC(200)的方法在包含半导体表面的衬底(210)上沉积电介质衬里层，所述半导体表面具有形成于其中的多个IC裸片，每一IC裸片包含包括多个互连晶体管的功能电路(212b)。在所述电介质衬里层上沉积包括铬(Cr)的TFR层。用原子氮及原子氢对所述TFR层进行等离子体处理。在所述等离子体处理之后，在所述TFR层上沉积电介质帽盖层。在所述帽盖层上形成图案，且蚀刻所述TFR层以形成包括所述TFR层的至少一个电阻器。

Description

用于集成电路上的薄膜电阻器的等离子体处理
技术领域
本发明涉及用于集成电路(IC)装置的薄膜电阻器的等离子体处理。
背景技术
一些IC装置包含薄膜电阻器(TFR)。多年来，一直将硅铬(SiCr)用于TFR，这归因于硅铬的呈薄膜形式的高电阻、相对低的温度电阻系数(TCR)及载运相对高的电流密度的能力。对于一些过程流程，可存在较早在IC上形成的温度敏感电路，其对TFR制作提出低热预算要求，这可使TFR的电特性及热稳定性降级。
发明内容
提供此发明内容以按简化形式引入下文在包含所提供的图式的具体实施方式中进一步描述的所揭示概念的精选。此发明内容并不打算限制所主张标的物的范围。
所揭示方面包含制作包含TFR的IC的方法，所述方法包括用原子氮及原子氢对TFR层进行等离子体处理。在包含半导体表面的衬底上沉积至少一个电介质衬里层，所述半导体表面具有形成于其中的多个IC裸片，每一IC裸片包含包括多个互连晶体管的功能电路。在所述电介质衬里层上沉积TFR层。用原子氮及原子氢对所述TFR层进行等离子体处理。在所述等离子体处理之后，在所述TFR层上沉积电介质帽盖层。在所述帽盖层上形成图案，且蚀刻所述TFR层以形成包括所述TFR层的至少一个电阻器。
附图说明
现在将参考未必按比例绘制的附图，其中：
图1是展示根据实例性方面的制作包含TFR的IC的实例性方法中的步骤的流程图，所述方法包括用原子氮及原子氢对TFR层进行等离子体处理。
图2B到2O是展示根据实例性方面的在IC上形成至少一个TFR的实例性方法的处理进展的横截面图，所述方法包含在图2A中展示的过程中IC上用原子氮及原子氢对TFR层进行等离子体处理。
图3A、3B及3C提供将从对TFR层进行的所揭示等离子体处理获得的结果与从基线替代TFR处理获得结果进行比较的TFR结果。
具体实施方式
参考图式描述实例性方面，其中使用相似参考编号来标示类似或等效元件。动作或事件的所图解说明排序不应视为限制性的，这是因为一些动作或事件可以不同次序发生及/或与其它动作或事件同时发生。此外，可不需要一些所图解说明动作或事件来实施根据本发明的方法。
并且，如本文中所使用的未进一步限制条件的术语“耦合到”或“与”…“耦合”(及类似术语)打算描述间接或直接电连接。因此，如果第一装置“耦合”到第二装置，那么所述连接可通过其中在路径中仅存在寄生现象的直接电连接或通过经由包含其它装置及连接的介入物项的间接电连接。对于间接耦合，介入物项通常不修改信号的信息但可调整其电流电平、电压电平及/或功率电平。
所揭示处理认识到将TFR集成到其中归因于已存在于IC上的温度敏感电路而对TFR形成有低热预算要求的过程流程中可导致不能够获得所要电特性，例如低TCR TFR的所要电特性。举例来说，具有低热预算要求的过程流程是包含呈非易失性存储器的形式的铁电随机存取存储器(FRAM)装置的过程流程，所述非易失性存储器具有在TFR之前形成的高速写入、低功率消耗及高耐久性的特征。然而，所揭示TFR处理通常有助于形成具有TFR的IC的所有半导体制作过程，其等不限于仅低温后段(BEOL)处理。
所揭示处理提供对TFR电性质的精确控制，从而允许较严格电规范控制及因此较严格IC性能控制。本发明通过提供对TFR层的等离子体处理而解决此问题，所述等离子体处理引入特定量的原子氮及原子氢以及任选地其它原子或离子气体物种以使悬挂键钝化且填充TFR层的晶粒边界，这可增加TFR的热稳定性。还提供低TCR TFR，其具有<25ppm/℃(例如5ppm/℃到15ppm/℃)的TCR值。
在存在原子氮及原子氢的情况下的所揭示等离子体处理通过使悬挂键钝化而减小TFR膜组分(例如，Si及Cr)对后续电介质沉积等离子体或TFR蚀刻等离子体中的自由基(O、Cl、F)的反应性。然后沉积电介质帽盖层(例如，氧化硅)，其在TFR层图案化及蚀刻/清洁步骤之前覆盖TFR层表面。电介质帽盖层保护TFR表面以免暴露于(如果有的话)底部抗反射涂层(BARC)、光致抗蚀剂及通过后续处理(例如，TFR等离子体蚀刻或TFR等离子体灰化)产生的等离子体内的自由基。相比来说，对于对TFR的已知热熔炉退火，对TFR电特性及化学性质的控制通常通过优化气体物种流动及/或退火环境的温度而获得。然而，认识到，控制这些因子并未有效精细调谐/调整TFR层薄层电阻或TFR的TCR，及/或并未有效稳定TFR层的原子键以在TFR蚀刻期间及在后TFR蚀刻清洁过程期间防止过度蚀刻/与蚀刻剂反应，这可导致TFR线宽度控制(包含光致抗蚀剂灰化)的损失。
图1是展示根据实例性方面的制作包含TFR的IC的实例性方法100中的步骤的流程图，所述方法包括用原子氮及原子氢对TFR层进行等离子体处理。步骤101包括在包含半导体表面的衬底(例如，晶片)上沉积至少一个电介质衬里层，所述半导体表面具有形成于其中的多个IC裸片，每一IC裸片包含包括多个互连晶体管的功能电路。功能电路(参见下文所描述的图2A到2O中的功能电路212b)通常在衬底中在形成TFR之前形成。如本文中所使用的功能电路实现且执行所要功能性，例如数字IC(例如，数字信号处理器)或模拟IC(例如，放大器或数/模转换器)及在一个实施例中BiCMOS(MOS及双极)IC的功能性。所揭示IC上所提供的功能电路的能力可变化，举例来说范围从简单装置到复杂装置。功能电路内所含的特定功能性对所揭示IC并不重要。
衬底可包括块体衬底材料(例如硅)或块体衬底材料上的外延层。或者，衬底可包括硅-锗、其它4族材料或包含III-V及II-VI化合物半导体材料的其它半导体材料。
电介质衬里层可包括由四乙氧基硅烷(TEOS)衍生出的氧化硅层。然而，还可使用其它电介质层，包含经沉积氧化硅(例如包括有机硅酸盐玻璃(OSG))、低k电介质、经掺杂电介质层(例如氟掺杂硅石玻璃(FSG)、硼及磷掺杂TEOS(BPTEOS)层)或SiN及其变体(例如SiON)。
步骤102包括在电介质衬里层上沉积TFR层。所述沉积可包括DC或射频(RF)溅镀过程。TFR层可包括SiCr或其合金(例如SiCCr、SiCOCr)、NiCr或其合金(例如NiCrFe(例如，61原子％的Ni、15％的Cr、24％的Fe))、TaN或TiN。TFR层的厚度通常是1nm到50nm，例如2nm到10nm，或在一个特定实施例中约4nm。
步骤103包括在等离子体室中用原子氮及原子氢对TFR层进行等离子体处理。250℃到500℃的温度范围可用于所述等离子体处理。用于对TFR进行等离子体处理的压力范围通常是1托到5托。举例来说，可在可充当等离子体室及沉积室两者的PECVD室中执行对TFR层表面的NH3、N2等离子体预处理，此后在同一室中进行原位TEOS沉积。总RF功率可为600瓦特到1,000瓦特。在一个布置中，使用100kHz与1MHz之间的第一RF频率及4MHz与20MHz之间的至少第二RF频率施加RF功率。
等离子体室中所使用的气体通常是NH3及N2以及可选Ar、O2或He，但可使用其它气体。这些气体的不同组合将产生原子N、原子H、Ar+、原子O及He+的不同百分比组合。举例来说，可在375℃到425℃下在700瓦特到900瓦特的总RF功率下使NH3及N2各自以1,000sccm到8,000sccm之间的流动速率流动达15秒。
2个不同RF频率可称为LF及HF。在一个特定实例中，HF可处于13.56MHz且LF处于250KHz。HFRF用于产生等离子体或控制等离子体密度，而LFRF用于控制到衬底的离子能量加速或离子能量对晶片表面的影响。LF可用于使TFR层紧凑或致密，且为离子提供更多能量以与表面原子发生反应。LFRF功率可处于440瓦特到520瓦特(例如，480瓦特)的功率，且HFRF功率可处于280瓦特到360瓦特(例如，320瓦特)的功率。在等离子体处理期间使用的压力将主要确定自由基的数目，其中压力越高，产生的自由基越多。
在常规熔炉中对TFR进行退火的已知技术不具有产生自由基或离子物种所需的条件。通过所揭示等离子体处理产生的这些自由基(或任选地，也是离子，例如Ar+)中的一些可在SiCr的情形中与TFR层的悬挂硅及铬键发生反应且稳定这些键的反应性。这些物种中的其它者连同启用等离子体功率设定(例如700瓦特到900瓦特的总功率)(其中LFRF及/或HFRF功率分别是例如480瓦特及320瓦特)一起可用于通过填充晶粒边界而物理轰击TFR表面以稳定晶粒边界或通过使TFR层紧凑而物理轰击TFR表面因此提升TFR层密度。因此，所揭示优点是可具有多于两个控制因子来调整TFR膜的性质，从而允许精细调谐/调整TFR膜物理或化学性质以实现不同目标，例如精细调谐TFR电阻率或在TFR蚀刻及后蚀刻清洁处理期间防止过度蚀刻/与蚀刻剂反应。
等离子体处理时间可达5sec到60sec。可通常使用商用等离子体设备(例如，应用材料公司(Applied Materials)的ENDURE)。然而，推荐在电介质沉积PECVD等离子体室中执行等离子体处理，这是因为可在一个步骤中组合等离子体处理与电介质沉积(薄氧化物帽盖层)，因此改善过程及时间效率。
步骤104包括在等离子体处理之后在TFR层上沉积电介质帽盖层(例如，由TEOS衍生出的氧化硅)。此过程可包括用于TEOS沉积过程的在约300毫托的压力下及在约700℃的温度下的低压化学气相沉积(LPCVD)。可使用等离子体增强CVD(PECVD)来进行较低温度帽盖层沉积(例如，450℃或以下)。
电介质帽盖层厚度范围可为50A到300A，例如约100A。当电介质帽盖层沉积工具包含等离子体源时，步骤103可为用于在TFR层上沉积电介质帽盖层(步骤104)的相同沉积系统中的原位过程。可用于步骤103及104的一个实例性装备是诺发公司(Novellus,Inc.)的包含等离子体源的PECVD系统。
电介质帽盖层可更一般来说包括氧化硅、氧氮化物或氮化物。通常基于何种等离子体室在生产线中最具成本效益而选择电介质的类型。所选择的电介质的类型还可基于电介质材料与TFR层物理/化学/电性质的交互作用。
步骤105包括在电介质帽盖层上形成图案。具有BARC层的光致抗蚀剂可用于形成此图案。然而，不具有BARC层的光致抗蚀剂可用于非精确TFR。步骤106包括蚀刻TFR层以形成包括TFR层的至少一个电阻器。基于氯气的蚀刻剂是所使用的典型蚀刻剂。所使用的蚀刻剂气体可为O2/Cl2/BCL3/CHF3，其中任选地还包含Ar。
然后移除图案化材料。可通过在O2中进行灰化而移除光致抗蚀剂。可使用灰化来移除金属聚合物且后续接着通常涉及过氧化硫混合物(SPM)的湿式光致抗蚀剂清洁。跳过灰化且仅使用湿式光致抗蚀剂清洁有时可为可能的。
使用用原子氮及原子氢对TFR层进行等离子体处理的制作包含TFR的IC的所揭示方法的特征包含改善TFR的线边缘粗糙度(LER)。帽盖层减小TFR主体腐蚀，因此使得能够实现最小TFR线宽度，例如约0.175μm。帽盖层还通过允许较长TFR蚀刻以最小化残余TFR材料同时帮助防止TFR主体腐蚀或LER而增加过程裕量。帽盖层允许较长O2灰化过程以最小化TFR主体上的聚合物，同时防止O2与TFR发生反应，因此增加聚合物移除速率。
图2B到2O是展示根据实例性方面的在IC上形成至少一个TFR的实例性方法的处理进展的横截面图，所述方法包含在图2A中所展示的过程中IC 200上用原子氮及原子氢对TFR层进行等离子体处理。尽管关于图2B到2O所描述的过程流程使用铜后端，但本发明还适用于铝后端，且可使用TiN替代TaN。此外，可在任何金属间电介质处而不仅在金属2(M2)与M3层之间形成TFR，如下文所描述。
图2A展示具有展示于半导体衬底210上的处理层212的IC 200，处理层212表示在前端处理期间形成的已在先前预成形的常规半导体处理步骤中沉积或形成的多个层。在层212中，先前处理步骤可形成各种装置，例如包含MOS晶体管、双极晶体管、FET的晶体管以及二极管、电阻器、电感器、电容器等等，其等使用金属层及金属间电介质(ILD)层互连，所述金属层使用通孔及触点彼此连接且连接到衬底以连接各层，如所属领域的技术人员已知。处理层212展示为包含FRAM单元(其中堆叠栅极MOSFET配置212a连接到FRAM单元，堆叠栅极MOSFET配置212a包括MOSFET 212a1及212a2)作为IC上的许多存储器元件中的一者及功能电路212b。图2A中展示为MOSFET 212e的单个MOSFET用于表示图2A中展示为位于FRAM单元的两侧上的功能电路212b。
功能电路212b通常是实现且执行所要功能性(例如数字IC(例如，数字信号处理器)或模拟IC(例如，放大器或数/模转换器)(例如BiMOS IC)的功能性)的集成电路。所提供的功能电路的能力可变化，举例来说，范围从单个装置到复杂装置。功能电路内所含的特定功能性对所揭示实施例并不重要。图2A中所展示的顶部层是在ILD 218中形成的M2，其中M2展示为在势垒层216(例如，包括Ta/TaN)上且通过M2通孔连接到M1。ILD 218下方的蚀刻停止层展示为219。M1连接到通孔连接件251，通孔连接件251连接到触点252，其两者可包括W。电介质隔离展示为浅沟槽隔离(STI)246。
FRAM的组件包含FRAM堆叠215，例如包括Ir/锆钛酸铅(PZT)/Ir堆叠。MOSFET212e展示为包含栅极电介质层217a上的栅极电极217b(例如，多晶硅栅极)，具有源极234及漏极235。硅化物236展示为在栅极电极217b上方以及源极234及漏极235上方。栅极侧壁间隔件展示为238，例如包括氮化硅。
图2B展示在用作还可包括SiCN的蚀刻停止层的氮化硅层221上方沉积展示为衬里氧化硅层222的至少一个电介质衬里层(步骤101)之后的过程中IC。氧化硅层222厚度可为约500A。氮化硅层221可为约400A到600A厚。
图2C展示在至少一个衬里氧化硅层222上沉积TFR层223、然后沉积电介质帽盖层224之后的过程中IC。图2C视图对应于在包括用原子氮及原子氢对TFR层进行等离子体处理的步骤103及包括在等离子体处理之后在TFR层223上沉积电介质帽盖层224(例如，由TEOS衍生出的氧化硅层)的步骤104之后的过程中IC。如上文所描述，可存在对TFR层223的原位等离子体预处理，包含在沉积电介质帽盖层224之前使至少原子氮源及至少一个原子氢源在位于电介质帽盖层沉积工具中时流动。
图2D展示在蚀刻电介质帽盖层224及TFR层223之后的过程中IC，TFR层223现在展示为使用通常通过用以界定TFR的光学光刻及蚀刻过程提供的图案的经图案化TFR层223’。此蚀刻在衬里氧化硅层222中停止，这对应于在包括在电介质帽盖层上形成图案的步骤105及包括蚀刻TFR层223以形成包括TFR层(经图案化TFR层223’)的至少一个电阻器的步骤106之后。图2E展示在移除经图案化TFR 223’层上方的帽盖层224、后续接着沉积ILD2层225之后的过程中IC。ILD2层225通常包括经沉积氧化硅层，例如为约1,500A厚。
图2F展示在利用PR 226形成TFR通孔图案之后的过程中IC，且图2G在穿过ILD2层225蚀刻TF通孔227到达经图案化TFR层223’的表面之后。图2H是在形成例如包括Ta/TaN的TF头部层228以为TFR上方的稍后形成的通孔形成着落垫之后的过程中IC的视图。通常需要TF头部的原因是正常金属/互连通孔无法在不冒穿通TFR层的风险的情况下着落于薄的经图案化TFR层223’(例如，通常2nm到10nm厚)上。因此，形成较厚TF头部以供正常金属/互连通孔着落。
图2I展示在形成氮化硅层229、然后形成提供用于开始界定TF头部的图案的PR230层之后的过程中IC。图2J展示在蚀刻氮化硅层229、TF头部层228及剥离PR 230以界定完成的中间TFR结构之后的过程中IC。
图2K展示在沉积另一ILD层231之后的过程中IC。图2L展示在对ILD层231进行化学机械抛光(CMP)以将ILD层231平面化之后的过程中IC。图2M展示在沉积帽盖层232(例如，氧化硅)、然后穿过帽盖层232及ILD层231的全厚度形成通孔233(包含清除氮化物层221以开通到MET2的通孔及清除氮化物229以开通到TFR的TF头部层228的通孔)之后的过程中IC。图2N展示在于现在展示为237的通孔上方的沟槽界定及蚀刻沟槽之后的过程中IC。图2O展示在晶种沉积、铜镀敷、然后进行铜CMP以形成用于接触经图案化TFR 223’的相应端及用于接触IC上的MET2的铜通孔着落部235a、235b之后的过程中IC。
通过形成一或多个其它金属层级(包含顶部金属层级)而完成IC。顶部金属层可包括铝(或铝合金)或者铜。然后通常接着钝化外涂层(PO)，后续接着对PO进行图案化。PO层包括至少一个电介质层，例如氧化硅、氮化硅或SiON。
实例
通过以下特定实例进一步图解说明所揭示方面，以下特定实例不应被视为以任何方式限制本发明的范围或内容。
针对本实例中所描述的数据，包括约40A厚的SiCr的TFR电阻器全部形成于硅衬底上的电介质层上。TFR电阻器形成为具有5.3μm、1.05μm及0.175μm的宽度。具有TFR的一些晶片接收所揭示后TFR处理，包括在350℃下使用具有处于480瓦特及250KHz的LFRF功率及处于320瓦特处于13.56MHz的HFRF功率的800W总RF功率进行原位NH3/N2等离子体退火达15秒。后续接着氧化硅帽盖层沉积，其使用TEOS产生约100A的帽盖层厚度，其中标准后TFR蚀刻O2灰化为用于以下比较的控制组：用于所揭示处理的归因于低温要求不具有任何退火的所接收基线(BL)后TFR形成处理与相同氧化硅帽盖层沉积及相同后TFR蚀刻O2灰化状况。
图3A展示针对具有1.05μm宽度的TFR通过分裂(组)的比较薄层电阻(Rs)分布。展示较紧密TFR电阻分布。图3B展示TFR不匹配与展示为包括1/(TFR的宽度(W)*长度(L)的平方根)的TFR几何参数的对比的标准偏差的曲线图，其显示显著减小的标准偏差。展示跨越TFR大小的恒定且低的Rs不匹配。
图3C展示所揭示后TFR形成处理的击穿电压(在邻近TFR之间的电介质材料中击穿)的标准偏差的曲线图，所揭示TFR形成后处理包括在350℃下使用800W总RF功率进行原位NH3/N2等离子体退火达15秒、然后进行使用TEOS产生约100A的厚度的氧化硅帽盖层沉积、然后进行50秒O2灰化。一个控制组接收所揭示处理的不具有任何退火、具有相同氧化硅帽盖层沉积及相同50秒O2灰化的BL后TFR形成处理，且另一控制组接收所揭示处理的不具有N2熔炉退火、然后进行使用TEOS产生约100A的厚度的相同氧化硅帽盖层沉积、然后进行相同50秒O2灰化的TFR形成处理。
可使用所揭示方面来形成可集成到用以形成各种不同装置及相关产品的各种组装流程中的半导体裸片。半导体裸片可包含在其中的各种元件及/或在其上的层，包含势垒层，电介质层，装置结构，包含源极区域、漏极区域、位线、基极、射极、集极、导电线、导电通孔的有源元件及无源元件等。此外，半导体裸片可通过包含双极、绝缘栅极双极晶体管(IGBT)、CMOS、BiCMOS及MEMS的各种过程形成。
本发明所涉及的技术领域的所属领域的技术人员将了解，在所主张发明的范围内许多其它方面是可能的，且可在不背离本发明的范围的情况下对所描述方面做出其它添加、删除、替代及修改。

Claims (20)

1.一种制作集成电路IC的方法，其包括：
在包含半导体表面层的衬底上沉积至少一个电介质衬里层；
在所述电介质衬里层上沉积薄膜电阻器TFR层；
用原子氮及原子氢对所述TFR层进行等离子体处理；
在所述等离子体处理之后，在所述TFR层上沉积电介质帽盖层；
在所述电介质帽盖层上形成图案，及
蚀刻所述TFR层以形成包括所述TFR层的至少一个电阻器。
2.根据权利要求1所述的方法，其中使用从1托到5托的压力范围且在600瓦特到1,000瓦特的总RF功率下，使用100kHz与1MHz之间的第一RF频率及4MHz与20MHz之间的至少第二RF频率执行所述等离子体处理。
3.根据权利要求1所述的方法，其中所述TFR层包括铬(Cr)。
4.根据权利要求3所述的方法，其中所述TFR层包括硅铬(SiCr)。
5.根据权利要求4所述的方法，其中所述SiCr进一步包括碳。
6.根据权利要求1所述的方法，其中所述TFR层的厚度是1nm到50nm。
7.根据权利要求6所述的方法，其中所述TFR层的所述厚度是2nm到10nm。
8.根据权利要求1所述的方法，其中所述沉积所述电介质帽盖层包括利用原硅酸四乙酯(TEOS)作为前体材料。
9.根据权利要求1所述的方法，其中所述等离子体处理包括在与所述沉积所述电介质帽盖层相同的系统中对所述TFR层进行原位等离子体处理。
10.根据权利要求1所述的方法，其中所述IC包含所述功能电路上方的至少一个铁电随机存取存储器FRAM单元。
11.根据权利要求1所述的方法，其中所述原子氮及所述原子氢是通过使NH3及N2流动而产生。
12.根据权利要求10所述的方法，进一步包括通过以下各项中的至少一者来执行所述等离子体处理：使O2流动以产生原子O；使氩(Ar)流动以产生Ar+；及使氦(He)流动以产生He+。
13.根据权利要求1所述的方法，其中所述在所述电介质帽盖层上形成所述图案包括光致抗蚀剂图案，所述方法进一步包括在所述蚀刻所述TFR层之后，在氧气中将所述光致抗蚀剂图案灰化。
14.一种制作集成电路IC的方法，其包括：
在包含半导体表面层的衬底上沉积至少一个电介质衬里层；
在所述电介质衬里层上沉积包括铬(Cr)的薄膜电阻器TFR层；
使用从1托到5托的压力范围且在600瓦特到1,000瓦特的总RF功率下，使用100kHz与1MHz之间的第一RF频率及4MHz与20MHz之间的至少第二RF频率，用原子氮及原子氢对所述TFR层进行等离子体处理；
在所述等离子体处理之后，在所述TFR层上沉积包括氧化硅的电介质帽盖层；
在所述电介质帽盖层上形成图案，及
蚀刻所述TFR层以形成包括所述TFR层的至少一个电阻器。
15.根据权利要求14所述的方法，其中所述沉积所述电介质帽盖层包括利用原硅酸四乙酯(TEOS)作为前体材料。
16.根据权利要求14所述的方法，其中所述等离子体处理包括在与所述沉积所述电介质帽盖层相同的系统中对所述TFR层进行原位等离子体处理。
17.根据权利要求14所述的方法，其中所述IC包含所述功能电路上方的至少一个铁电随机存取存储器FRAM单元。
18.根据权利要求14所述的方法，其中所述原子氮及所述原子氢是通过使NH3及N2流动而产生。
19.根据权利要求14所述的方法，其中所述TFR层包括硅铬(SiCr)。
20.根据权利要求14所述的方法，其中所述TFR层的厚度是2nm到10nm。
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