CN110010070A

CN110010070A - 像素电路

Info

Publication number: CN110010070A
Application number: CN201910277154.8A
Authority: CN
Inventors: 佐野景一; 西川龙司
Original assignee: Zi Yue Optoelectronics (shenzhen) Co Ltd
Current assignee: Zi Yue Optoelectronics (shenzhen) Co Ltd
Priority date: 2019-04-08
Filing date: 2019-04-08
Publication date: 2019-07-12
Anticipated expiration: 2039-04-08
Also published as: CN110010070B

Abstract

一种像素电路，包括一电压电流转换电路、一电流存储电路以及一发光元件。电压电流转换电路耦接至一栅极线与一数据线，用以因应供应至数据线的一数据电压产生一第一驱动电流。电流存储电路耦接至电压电流转换电路以及一电源线，用以根据第一驱动电流产生一第二驱动电流。发光元件耦接至电流存储电路，用以根据第二驱动电流发光。于像素电路的一电流存储阶段，第二驱动电流与第一驱动电流具有相等的电流量。于电流存储阶段之后的一发光阶段，发光元件根据第二驱动电流发光。

Description

像素电路

技术领域

本发明涉及一种显示装置的像素电路，特别涉及一种可补偿临界电压变动以改善驱动电流不一致的像素电路。

背景技术

随着显示技术正在快速的发展，具有触控功能的显示装置因为其具有例如可视化等的优势，而变得越来越受欢迎。根据触控面板与显示面板的相对位置，现有的显示装置大致可以分为两种，即，在单元上(on-cell)触控面板和单元内(in-cell)触控面板。与单元上触控面板相比，单元内触摸面板更薄且具有较高的透光率，因此，它具有更广泛的应用。至于目前的显示装置，例如目前的发光装置，有机发光二极管(OLED)因为其具有诸如自发光、反应快、宽视角，并且可以在柔性基板上制作等特性，正越来越广泛地在高性能显示器的领域中被使用。OLED显示装置可根据驱动模式分为被动矩阵驱动OLED(Passive Matrixdriving OLED，缩写为PMOLED)和主动矩阵驱动OLED(Active Matrix driving OLED，缩写为AMOLED)。由于其制造成本低、响应速度快、功耗低、作为便携式装置的直流驱动特性、操作温度范围大等特性，AMOLED的显示装置可望取代液晶显示器(Liquid-Crystal Display，缩写为LCD)作为下一代新型平板显示器。因此，AMOLED显示面板开始变得越来越流行。

在当前的AMOLED显示面板中，每个OLED被由多个与OLED位于相同的像素单元内的薄膜晶体管(Thin Film Transistors，缩写为TFT)所构成的驱动电路驱动发光，以实现显示。然而，驱动TFT之间的临界电压的变化造成在显示器上显示的图像的亮度不均。而整个显示面积上要取得特性一致的TFT是很困难的。即便应用临界电压的补偿机制，在经历长时间的显示操作之后，特别是当驱动TFT在显示操作的过程中经历了电子应力(electricalstress)后，驱动TFT的临界电压仍然会改变。一旦驱动TFT的临界电压产生偏移，由驱动TFT所产生用以点亮OLED装置的驱动电流也会对应地产生变化。特别是，当氧化物半导体TFT被使用时，上述的情形会更加恶化。

因此，需要一种新颖的像素电路，其可通过临界电压补偿，有效抑制驱动TFT之间的临界电压的变化对于驱动电流的影响，并且可维持临界电压补偿的效果。如此一来，即便在像素电路经历长时间的显示操作之后，仍可维持临界电压补偿的效果，并可通过临界电压补偿获得近乎定值的驱动电流。

发明内容

本发明公开一种像素电路，包括一电压电流转换电路、一电流存储电路以及一发光元件。电压电流转换电路耦接至一栅极线与一数据线，用以因应(响应)供应至数据线的一数据电压产生一第一驱动电流。电流存储电路耦接至电压电流转换电路以及一电源线，用以根据第一驱动电流产生一第二驱动电流。发光元件耦接至电流存储电路，用以根据第二驱动电流发光。于像素电路的一电流存储阶段，第二驱动电流与第一驱动电流具有相等的电流量。于电流存储阶段之后的一发光阶段，发光元件根据第二驱动电流发光。

本发明另公开一种像素电路，包括一电压电流转换电路、一第一子像素单元以及一第二子像素单元。电压电流转换电路耦接至一栅极线与一数据线，用以因应供应至数据线的一数据电压产生一第一驱动电流。第一子像素单元耦接至电压电流转换电路。第二子像素单元耦接至电压电流转换电路。第一子像素单元包括一第一电流存储电路以及一第一发光元件。第一电流存储电路耦接至电压电流转换电路以及一电源线，用以根据第一驱动电流产生一第二驱动电流。第一发光元件耦接至第一电流存储电路，用以根据第二驱动电流发光。于第一子像素单元的一电流存储阶段，第二驱动电流与第一驱动电流具有相等的电流量。于第一子像素单元的电流存储阶段之后的第一子像素单元的一发光阶段，第一发光元件根据第二驱动电流发光。第二子像素单元包括一第二电流存储电路以及一第二发光元件。第二电流存储电路耦接至电压电流转换电路以及电源线，用以根据第一驱动电流产生一第三驱动电流。第二发光元件耦接至第二电流存储电路，用以根据第三驱动电流发光。于第二子像素单元的一电流存储阶段，第三驱动电流与第一驱动电流具有相等的电流量。于该第二子像素单元的电流存储阶段之后的第二子像素单元的一发光阶段，第二发光元件根据第三驱动电流发光。

附图说明

图1是显示根据本发明的第一方面的一实施例所述的像素阵列的一示意方框图。

图2是显示根据本发明的第二方面的一实施例所述的像素阵列的一示意方框图。

图3是显示根据本发明的第一方面的第一实施例所述的一像素电路的范例电路图。

图4是显示根据发明的第一方面的第一实施例所述的范例时序图。

图5A是显示根据本发明的一实施例所述的一简化过的电路图，用以示意于参考晶体管TN5的两电极的电路。

图5B是显示根据本发明的一实施例所述的于电流存储阶段控制信号线ME(n)、端点Node_1与端点Node_2上的电压变化。

图5C是显示根据本发明的一实施例所述的于参考晶体管TN5的两端点的电容。

图6A是显示根据本发明的一实施例所述的一简化过的电路图，用以示意于电流存储阶段流经第一驱动晶体管TN3的电流。

图6B是显示第一驱动晶体管TN3的漏极电流-电压Idtn3-Vdtn3的范例曲线。

图6C是显示根据本发明的一实施例所述的一简化过的电路图，用以示意于电流存储阶段流经第二驱动晶体管TN9的电流。

图6D是显示第二驱动晶体管TN9的源极电流-电压Istn3-Vstn3的范例曲线。

图6E是显示根据本发明的一实施例所述的一简化过的电路图，用以示意于电流存储阶段流经第一驱动晶体管TN3与第二驱动晶体管TN9的电流。

图6F是显示根据本发明的一实施例所述的当流经第一驱动晶体管TN3与第二驱动晶体管TN9的电流于稳态中相等时所得到的电压Vout。

图7A是显示根据本发明的一实施例所述的一简化过的电路图，用以示意于发光阶段流经第二驱动晶体管TN9的电流。

图7B是显示根据本发明的一实施例所述的于发光阶段的电流-电压Istn9-Vout’的曲线。

图8是显示根据本发明的第一方面的第二实施例所述的一像素电路的范例电路图。

图9是显示根据发明的第一方面的第二实施例所述的范例时序图。

图10是显示根据本发明的第二方面的第一实施例所述的一像素电路的范例电路图。

图11是显示根据发明的第二方面的第一实施例所述的范例时序图。

图12是显示根据本发明的第二方面的第二实施例所述的一像素电路的范例电路图。

附图标记说明：

100、200～像素阵列；

110、210、310、810、1010、1210～像素电路；

120、220、320、820、1020、1220～电压电流转换电路；

130、230、330、830、1030A、1030B、1230A、1230B、1230C、1230D～电流存储电路；

140、240、840、1040A、1040B、1240A、1240B、1240C、1240D～发光元件；

250-1、250-2、250-3、250-4～子像素单元；

C1、C2、C_ST、C_STA、C_STB、C1_para1、C1_para2、C1_para3、C2_para～电容；

Cathode～阴极；

DL、DL(m)～数据线；

EM(n)、ME(n)、MEA(n)、MEB(n)、SEL(n)、SELA(n)、SELB(n)、SELC(n)、SELD(n)～控制信号线；

GL、GL(n)～栅极线；

I1、I2、I11、I12、Idtn3、Istn9、Ioled～电流；

Node_1、Node_2～端点；

T1、T2、T3、T4、T5、T6、T11、T12、T13、T14、T15、T16、T17～时间；

TN1、TN3、TN3A、TN3B、TN5、TN7、TN7A、TN7B、TN7C、TN7D、TN9、TN9A、TN9B、TN9C、TN9D、TN11A、TN11B、TN11C、TN11D、TP1、TP3、TP5、TP7、TP9～晶体管；

PS～电源线；

Vinit、Vref～电压源；

Vcor、Vdata、Vdtn3、VH、VL、Vout、Vout’、Vstn9、Vtholed、Vthtn5、Vthtn9、Vx～电压。

具体实施方式

为让本发明的目的、特征和优点能更明显易懂，下文特举出本发明的具体实施例，并配合说明书附图，作详细说明如下。应理解下列实施例的目的在于说明本发明的构思而非用以限定本发明的保护范围。

图1是显示根据本发明的第一方面的一实施例所述的像素阵列的一示意方框图。像素阵列100可包括多个像素电路110。像素阵列100内的各像素电路110可具有相似的电路结构，而其中的差异在于各像素电路110可耦接至不同的栅极线。根据本发明的一实施例，像素电路110可包括一电压电流转换电路120、一电流存储电路130以及一发光元件140。电压电流转换电路120可耦接至栅极线GL(图1未示)以及一数据线DL，用以因应供应至数据线DL的一数据电压产生第一驱动电流。电流存储电路130耦接至电压电流转换电路120以及一电源线PS，用以根据第一驱动电流产生第二驱动电流。发光元件140耦接至电流存储电路130，用以根据第二驱动电流发光。

根据本发明的一实施例，电压电流转换电路120用以产生与晶体管的临界电压变化无关的第一驱动电流。即，电压电流转换电路120用以产生已将临界电压变化作补偿的第一驱动电流，使得第一驱动电流的大小并不会因为像素电路内的晶体管的临界电压产生变化而受到影响。

电流存储电路130用以于像素电路110的电流存储阶段复制或镜射第一驱动电流，以产生第二驱动电流。根据本发明的一实施例，电流存储电路130可维持与第一驱动电流相等的电流量，或者维持第一驱动电流的一特定比例的电流量，并且根据第一驱动电流的相等电流量或者特定比例的电流量产生第二驱动电流。于本发明的一实施例中，第二驱动电流与第一驱动电流具有相等的电流量。于电流存储阶段之后的像素电路110的一发光阶段，发光元件140根据第二驱动电流发光。于本发明的一优选实施例中，第二驱动电流为一定电流，或电流量近乎一定值的电流，并且其大小与晶体管的临界电压变化无关。如此一来，发光元件140的亮度不会因临界电压变化而受到影响，并且可有效避免显示器因亮度不均匀而造成各种痕迹的mura现象。

图2是显示根据本发明的第二方面的一实施例所述的像素阵列的一示意方框图。于本发明的第二方面实施例中，像素电路可包括多个子像素单元，并且电压电流转换电路可由多个子像素单元所共用。像素阵列200可包括多个像素电路210。像素阵列200的各像素电路210可具有相似的电路结构，而其中的差异在于各像素电路210可耦接至不同的栅极线。根据本发明的一实施例，像素电路210可包括一电压电流转换电路220以及多个子像素单元，例如，图2所示的子像素单元250-1、250-2、250-3与250-4。值得注意的是，一像素电路所包含的子像素单元的数量可弹性地依据需求而设计，因此本发明并不限于图2所示的范例。

各子像素单元可具有相似的电路结构，而其中的差异在于各子像素单元可耦接至不同的控制信号线，以及控制信号的时序可不相同。子像素单元，例如子像素单元250-1，可包括电流存储电路230与发光元件240。电压电流转换电路220可耦接至栅极线GL(图2未示)以及一数据线DL，用以因应供应至数据线DL的一数据电压产生第一驱动电流。各子像素单元内的电流存储电路230耦接至电压电流转换电路120以及一电源线PS，用以根据第一驱动电流产生第二驱动电流。各子像素单元内的发光元件240耦接至电流存储电路230，用以根据第二驱动电流发光。

图3是显示根据本发明的第一方面的第一实施例所述的一像素电路的范例电路图。于第一方面的第一实施例中，像素电路是由多个N型TFT晶体管所组成。像素电路310可包括电压电流转换电路320、电流存储电路330以及发光元件340。电压电流转换电路320可耦接至栅极线GL(n)与数据线DL(m)，用以因应供应至数据线DL(m)的一数据电压产生第一驱动电流I1。电流存储电路330耦接至电压电流转换电路120以及一电源线PS，用以根据第一驱动电流I1产生第二驱动电流I2。发光元件440耦接至电流存储电路330，用以根据第二驱动电流发光I2。其中Cathode为发光元件440的阴极。

电压电流转换电路320可包括一选择晶体管TN1、一参考晶体管TN5、一第一驱动晶体管TN3以及电容C1与C2。

选择晶体管TN1可包括控制电极、第一电极与第二电极。选择晶体管TN1的控制电极耦接至栅极线GL(n)，用以接收一栅极驱动信号，并且选择晶体管TN1的第一电极耦接至数据线DL(m)。

参考晶体管TN5包括耦接至用以提供具有既定位准(电平)的电压的一电压源Vref的一控制电极、第一电极与第二电极。参考晶体管TN5的第一电极耦接至选择晶体管TN1的第二电极。

第一驱动晶体管TN3包括控制电极、第一电极与第二电极。第一驱动晶体管TN3的控制电极耦接至参考晶体管TN5的第一电极，并且第一驱动晶体管TN3的第二电极耦接至电压源Vref。

电容C1包括耦接至参考晶体管TN5的第一电极的第一端点，以及耦接至控制信号线ME(n)的第二端点。电容C2包括耦接至参考晶体管TN5的第二电极的第一端点，以及耦接至电压源Vref的第二端点。

电流存储电路330可包括开关晶体管TN7、第二驱动晶体管TN9以及电容C_ST。

开关晶体管TN7包括耦接至控制信号线SEL(n)的控制电极、第一电极与第二电极。开关晶体管TN7的第一电极耦接至用以提供具有既定位准的电压的另一电压源Vinit。

第二驱动晶体管TN9包括控制电极、第一电极与第二电极。第二驱动晶体管TN9的控制电极耦接至开关晶体管TN7的第二电极，并且第二驱动晶体管TN9的第二电极耦接至发光元件340。

电容C_ST包括耦接至第二驱动晶体管TN9的控制电极的第一端点，以及耦接至第一驱动晶体管TN3的第一电极的第二端点。

根据本发明的一实施例，于像素电路310的一数据写入阶段，当选择晶体管TN1被导通时，数据线DL(m)上的数据电压被供应至参考晶体管TN5，并且当参考晶体管TN5被导通时，数据电压被储存于电容C1与C2。于像素电路310的电流存储阶段的开始，控制信号线ME(n)上会产生一电压变化，并且于此电压变化期间，参考晶体管TN5由被导通切换为被关闭，并且第一驱动晶体管TN3由被关闭切换为被导通。

当第一驱动晶体管TN3被导通，流经第一驱动晶体管TN3的第一驱动电流I1会被产生。根据本发明的一实施例，第一驱动电流I1的大小与第一驱动晶体管TN3的一临界电压变化无关。即，第一驱动电流I1的电流量不会随着第一驱动晶体管TN3的临界电压发生变化而改变。

此外，于电流存储阶段，开关晶体管TN7因应控制信号线SEL(n)上的一电压被导通，以及第二驱动晶体管TN9会被导通。于电流存储阶段，流经第二驱动晶体管TN9的第二驱动电流I2会被产生，并且借此一电压会被储存于电容C_ST。于发光阶段，开关晶体管TN7与第一驱动晶体管TN3会被关闭。储存于电容C_ST的电压会被供应至第二驱动晶体管TN9，并且第二驱动晶体管TN9会被导通，用以驱动发光元件340，而发光元件340开始根据第二驱动电流I2发光。

图4是显示根据发明的第一方面的第一实施例所述的范例时序图，用以显示出栅极线与数据线上的电压、电压源的电压、以及控制信号线上所对应的控制信号的电压等的波形。结合图3、以及图5A到图7B，像素电路310于各阶段的操作将于以下段落做更详细的介绍。

于时间T1，在进入数据写入阶段前，第二驱动晶体管TN9与参考晶体管TN5因前一个讯框的显示操作而被导通，并且选择晶体管TN1、第一驱动晶体管TN3以及开关晶体管TN7被关闭。

当栅极线GL(n)上的栅极驱动信号(栅极脉冲)抵达时，进入数据写入阶段。于数据写入阶段，举例而言，于时间T2，选择晶体管TN1、第二驱动晶体管TN9与参考晶体管TN5被导通，而第一驱动晶体管TN3以及开关晶体管TN7被关闭。数据线DL(m)上的数据电压的电压位准可介于-5.5V(伏特)至-3.0V的电压范围内。于数据写入阶段，于此电压范围内的一电压位准会被提供至数据线DL(m)作为数据电压Vdata。

如上所述，当选择晶体管TN1被导通时，数据线DL(m)上的数据电压Vdata会被供应至参考晶体管TN5，并且当参考晶体管TN5被导通时，数据电压Vdata会被储存于电容C1与C2。根据本发明的一实施例，电容C1与C2可被设计为具有相同的电容量，用以达到补偿临界电压的效果。此外，若要达到更精确的电压补偿效果，将参考晶体管TN5的第一电极与第二电极上的总电容值控制为相等为优选，其中总电容值可包含参考晶体管TN5的第一电极与第二电极上的寄生电容的电容值。

于栅极脉冲结束时，选择晶体管TN1被关闭。因此，于数据写入阶段之后的期间，例如，于时间T3，第二驱动晶体管TN9与参考晶体管TN5会被导通，并且选择晶体管TN1、第一驱动晶体管TN3以及开关晶体管TN7被关闭。于此期间，供应至数据线DL(m)上的数据电压为次一像素电路所对应的数据电压，而像素电路310所对应的数据电压Vdata仍被储存于电容C1与C2内。

于电流存储阶段的开始，控制信号线ME(n)与控制信号线SEL(n)上的控制信号的脉冲抵达。响应于控制信号线ME(n)上控制信号的电压，控制信号线ME(n)上产生一电压变化，并且于此电压变化期间，参考晶体管TN5由被导通切换为被关闭，并且第一驱动晶体管TN3由被关闭切换为被导通。更具体的说，如图4所示，于时间T4，于第一驱动晶体管TN3的控制电极的电压因应控制信号线ME(n)上的控制信号的脉冲而上升。因此，参考晶体管TN5为被关闭，而第一驱动晶体管TN3被导通。如此一来，产生已补偿临界电压的第一驱动电流I1。

同时地，响应于控制信号线SEL(n)上控制信号的电压，开关晶体管TN7被导通，并且第二驱动晶体管TN9的控制电极的电压位准被固定在电压源Vint所提供的电压的电压位准。由于电压源Vint与发光元件340，例如，一OLED，的阴极之间的电压差低于发光元件340的临界电压，发光元件340被关闭。

因此，于电流存储阶段开始之后的期间，例如，于时间T5，第一驱动晶体管TN3、开关晶体管TN7以及第二驱动晶体管TN9被导通，选择晶体管TN1与参考晶体管TN5被关闭。由于于第一驱动晶体管TN3的控制电极的电压位准是由电容C1所维持，流经第一驱动晶体管TN3的电流可为一定电流。此外，电流的路径可自电源线PS经过第二驱动晶体管TN9及第一驱动晶体管TN3，再流至电压源Vref。如此一来，一电压可被储存于电容C_ST。

于电流存储阶段结束后，例如，于时间T6，进入发光阶段，并且开关晶体管TN7与第一驱动晶体管TN3被关闭。因此，于发光阶段，第二驱动晶体管TN9及参考晶体管TN5被导通，选择晶体管TN1、第一驱动晶体管TN3及开关晶体管TN7被关闭。于发光阶段，发光元件340开始发光。

像素电路310于电流存储阶段与发光阶段的操作将于以下段落做更详细的介绍。

图5A是显示根据本发明的一实施例所述的一简化过的电路图，用以示意参考晶体管TN5的两电极所耦接的电路。当数据电压Vdata于数据写入阶段被供应至数据线DL(m)后，数据电压Vdata被储存于端点Node_1与Node_2。当控制信号线ME(n)上的控制信号的电压抬升时(例如，自电压VL的电压位准抬升至电压VH的电压位准)，端点Node_1的电压随之变化。根据电荷守恒定律，于端点Node_1与Node_2的电荷的变化量可由以下式(1)表示：

ΔQ₂+ΔQ₁＝0式(1)

其中ΔQ₁代表于端点Node_1的电荷变化量，ΔQ₂代表于端点Node_2的电荷变化量。

式(1)可被改写为式(2)如下：

C1·ΔV1+C2·ΔV2＝0式(2)

其中ΔV1代表于端点Node_1的电压变化，ΔV2代表于端点Node_2的电压变化。

如上所述，因应控制信号线ME(n)上的电压变化，参考晶体管TN5由被导通切换为被关闭。图5B是显示根据本发明的一实施例所述的于电流存储阶段控制信号线ME(n)、端点Node_1与端点Node_2上的电压变化。假设电压Vx代表参考晶体管TN5由被导通切换为被关闭的切换点的电压，自控制信号线ME(n)上的控制信号的电压抬升的时间点至端点Node_1的电压到达(Vref-Vthtn5)(其为端点Node_1在参考晶体管TN5由被导通切换为被关闭的切换点的电压)的时间，式(2)可被改写为式(3)与式(4)如下：

C2((Vref-Vthtn5)-Vdata)+C1((Vref-Vthtn5)-Vdata-VX+

VL)＝0 式(3)

((C2+C1)/C1)((Vref-Vthtn5)-Vdata)-(VX-VL)＝0 式(4)

其中电压Vthtn5代表参考晶体管TN5的临界电压。

当电容C1与C2被设计为具有相同的电容量时，即C1＝C2，则可推导出式(5)如下：

2((Vref-Vthtn5)-Vdata(-(VX-VL)＝0 式(5)

如上所述，为了达到更精确的电压补偿效果，将出现于参考晶体管TN5的端点Node_1与Node_2的总电容值控制为相等为优选，其中总电容值可包含如图5C所示的寄生电容的电容值。

此外，于端点Node_2的电压到达(Vref-Vthtn5)时，由于参考晶体管TN5被关闭，端点Node_2上不会再产生进一步的电压变化。假设端点Node_1的电压最终到达电压Vcor的电压位准，则可进一步推导出式(6)与式(7)如下：

C1{(Vcor-(Vref-Vthtn5))-(VH-VX)}＝0 式(6)

(Vcor-(Vref-Vthtn5))-(VH-VX)＝0 式(7)

由式(5)到式(7)，电压Vx可被消除并且可推导出电压Vcor如下：

Vcor＝2Vdata-(Vref-Vthtn5)+(VH-VL) 式(8)

于此，为简化说明，参考晶体管TN5的栅极(控制电极)的电容被忽略不计。

由于第一驱动晶体管TN3的控制电极被耦接至端点Node_1，并且第一驱动晶体管TN3的源极(第二电极)被耦接至电压源Vref，于电流存储阶段，第一驱动晶体管TN3的操作可被设计为到达此条件Vds>(Vgs-Vth)。因此，第一驱动晶体管TN3的漏极电流Idtn3(即，如上所述的第一驱动电流I1)理论上可被表示如式(9)：

其中βtn3为与第一驱动晶体管TN3的尺寸与电子迁移率相关的常数参数，Vthtn3代表第一驱动晶体管TN3的临界电压，Vgtn3代表第一驱动晶体管TN3的栅极(控制电极)的电压。图6A是显示根据本发明的一实施例所述的一简化过的电路图，用以示意于电流存储阶段流经第一驱动晶体管TN3的电流。

由于于电流存储阶段Vgtn3＝Vcor，以式(8)中推导出的Vcor代入式(9)，可将式(9)改写如下：

当第一驱动晶体管TN3的临界电压及参考晶体管TN5的临界电压被设计为相等时(举例而言，当第一驱动晶体管TN3被放置于邻近参考晶体管TN5的数百微米(micronmeters)内的位置，可假设Vthtn3与Vthtn5相等)，式(10)内的Vthtn3项可被Vthtn5消去，因此，式(11)内的漏极电流Idtn3(即，如上所述的第一驱动电流I1)的大小便完全不依赖临界电压Vth(即，与临界电压Vth无关)。

如此一来，于电流存储阶段，可达到临界电压补偿的效果。

此外，由于第一驱动晶体管TN3的栅极-源极电压于电流存储阶段被固定为(Vgtn3–Vref)，第一驱动晶体管TN3操作于近乎定电流的区域(即，漏极电流Idtn3的大小与漏极电压Vdtn3无关)。图6B是显示第一驱动晶体管TN3的漏极电流-电压Idtn3-Vdtn3的范例曲线。

于Vds>(Vgs–Vth)条件之下，漏极电流Idtn3的理论值已显示于式(9)中。

另一方面，由于开关晶体管TN7于电流存储阶段因应控制信号线SEL(n)上的控制信号的电压被导通，第二驱动晶体管TN9的控制电极的电压会被拉至电压源Vint所提供的电压的电压位准，并且第二驱动晶体管TN9的第一电极被耦接至电源线PS。

图6C是显示根据本发明的一实施例所述的一简化过的电路图，用以示意于电流存储阶段流经第二驱动晶体管TN9的电流。图6D是显示第二驱动晶体管TN9的源极电流-电压Istn3-Vstn3的范例曲线，其中Istn3为第二驱动晶体管TN9的源极(第二电极)电流，Vstn3为第二驱动晶体管TN9的源极电压。如图6D所示，当Vstn9>(Vinit–Vthth9)时，电流Istn9会截止，电压差(Vinit-Vstn9)会被供应至电容C_ST的两端点。

于Vds>(Vgs–Vth)的条件下，第二驱动晶体管TN9的源极电流Istn9的理论值的推导可如式(12)所示：

其中βtn9为与第二驱动晶体管TN9的尺寸与电子迁移率相关的常数参数，Vthtn9代表第二驱动晶体管TN9的临界电压。

图6E是显示根据本发明的一实施例所述的一简化过的电路图，用以示意于电流存储阶段流经第一驱动晶体管TN3与第二驱动晶体管TN9的电流。由于第二驱动晶体管TN9的第二电极与第一驱动晶体管TN3的第一电极相互连接，于到达稳态时，等量的电流会流经第二驱动晶体管TN9与第一驱动晶体管TN3。即，Istn9＝Idtn3。于到达稳态时，于第二驱动晶体管TN9的第二电极与第一驱动晶体管TN3的第一电极的电压为Vout。由于发光元件340，例如一OLED，具有些许的电容值(约数pF)，需要一些时间(例如，20微秒(usec)～100微秒(usec))使电流达到稳态。此外，于电流存储阶段，由于电压Vout低于发光元件340的临界电压Vtholed，无电流流经发光元件340。

图6F是显示根据本发明的一实施例所述的当等量电流于稳态中流经第一驱动晶体管TN3与第二驱动晶体管TN9时所得到的电压Vout。如上所述，由于第一驱动晶体管TN3目前操作于近乎定电流的区域，电源线PS上的电压值、电压源Vinit的电压位准、第二驱动晶体管TN9的临界电压Vthtn9以及电压Vout并不会影响流经第二驱动晶体管TN9与第一驱动晶体管TN3的电流Istn9/Idtn3。

通过于稳态中Istn9＝Idtn3的关系，式(13)可自式(9)与式(12)推导如下：

因此，电压Vout可自式(13)推导如下：

储存于电容C_ST的电压(即，于电容C_ST两端点的电压差)可如式(15)被推导如下：

于电流存储阶段结束后，例如，于时间T6，进入发光阶段，并且开关晶体管TN7与第一驱动晶体管TN3被关闭。储存于电容C_ST两端点的电压差可被电容C_ST维持。由于对于第二驱动晶体管TN9而言，达到Vds>(Vgs-Vth)的条件，第二驱动晶体管TN9目前运行于近乎定电流的区间(即，源极电流Istn9可为一定电流或者近乎一定电流)。

此外，储存于电容C_ST两端点的电压差为第二驱动晶体管TN9的栅极-源极电压Vgs。因此，栅极-源极电压Vgs可自式(15)被推导出来，并且电流Istn9可被推导如下：

与式(9)做比较，可看出电流Istn9即为将第一驱动晶体管TN3的原始电流Idtn3复制而得的电流。

图7A是显示根据本发明的一实施例所述的一简化过的电路图，用以示意于发光阶段流经第二驱动晶体管TN9的电流，其中于发光阶段，第二驱动晶体管TN9的第二电极的电压到达电压Vout’。图7B是显示根据本发明的一实施例所述的于发光阶段的电流-电压Istn9-Vout’的曲线。由于电压Vgtn3被固定为Vcor的值，以式(8)推导出的电压Vcor套入，电压Vgtn3的值可被推导如下：

Vgtn3＝Vcor＝2Vdata–(Vref–Vthtn5)+(VH–VL)式(17)

当Vthtn5＝Vthtn3，使用式(11)的电流Idtn3取代式(16)的电流Idtn3，可得式(18)如下：

参考图7B，由于OLED电流Ioled与电流Istn9的交点位于第二驱动晶体管TN9的定电流区域，OLED电流Ioled等于电流Istn9(即，第二驱动电流I2)，并且OLED电流Ioled的大小完全与第二驱动晶体管TN9的临界电压以及第一驱动晶体管TN3的临界电压无关，亦即，OLED电流Ioled的大小并不会因为第二驱动晶体管TN9或第一驱动晶体管TN3的临界电压产生变化而受到影响。

因此，通过应用如图3所示的像素电路，于电流存储阶段的开始，通过控制信号线ME(n)上的脉冲将临界电压的补偿施加于端点Node_1的电压上，借此产生定电流或近乎定电流的第一驱动电流I1(或，第一驱动晶体管TN3的漏极电流Idtn3)。此外，通过控制信号线SEL(n)上的脉冲，第一驱动电流I1(第一驱动晶体管TN3的漏极电流Idtn3)会被复制到第二驱动晶体管TN9的源极。因此，于产生第二驱动电流I2(或，第二驱动晶体管TN9的源极电流Istn9)的稳态，可得到Istn9＝Idtn3的结果。如此一来，第二驱动电流I2同样为定电流或近乎定电流，并且其大小与像素电路内的晶体管的临界电压变化无关。

以上介绍了产生已将临界电压变化作补偿的驱动电流以及电流存储机制的概念。相似的概念也可应用于具有不同结构的其他像素电路。

图8是显示根据本发明的第一方面的第二实施例所述的一像素电路的范例电路图。于第一方面的第二实施例中，像素电路是由多个P型TFT晶体管所组成。像素电路810可包括电压电流转换电路820、电流存储电路830以及发光元件840。电压电流转换电路820可耦接至栅极线GL(n)与数据线DL(m)，用以因应供应至数据线DL(m)的一数据电压产生第一驱动电流。电流存储电路830耦接至电压电流转换电路820以及一电源线PS，用以根据第一驱动电流产生第二驱动电流。发光元件840耦接至电流存储电路830，用以根据第二驱动电流发光。其中Cathode为发光元件840的阴极。

电压电流转换电路820可包括一选择晶体管TP1、一参考晶体管TP5、一第一驱动晶体管TP3以及电容C1与C2。

选择晶体管TP1可包括控制电极、第一电极与第二电极。选择晶体管TP1的控制电极耦接至栅极线GL(n)，用以接收一栅极驱动信号，并且选择晶体管TP1的第一电极耦接至数据线DL(m)。

参考晶体管TP5包括控制电极、第一电极与第二电极。参考晶体管TP5的控制电极耦接至电源线PS，其也可被视为用以提供具有既定位准的电压的一电压源。参考晶体管TP5的第一电极耦接至选择晶体管TP1的第二电极。

第一驱动晶体管TP3包括控制电极、第一电极与第二电极。第一驱动晶体管TP3的控制电极耦接至参考晶体管TP5的第一电极，并且第一驱动晶体管TP3的第二电极耦接至电源线PS。

电容C1包括耦接至参考晶体管TP5的第一电极的第一端点，以及耦接至控制信号线ME(n)的第二端点。电容C2包括耦接至参考晶体管TP5的第二电极的第一端点，以及耦接至电源线PS的第二端点。

电流存储电路830可包括第一开关晶体管TP7、第二驱动晶体管TP9、第二开关晶体管TP11以及电容C_ST。

第一开关晶体管TP7包括耦接至控制信号线SEL(n)的控制电极、第一电极与第二电极。第一开关晶体管TP7的第二电极耦接至发光元件840。

第二驱动晶体管TP9包括控制电极、第一电极与第二电极。第二驱动晶体管TP9的控制电极耦接至第一开关晶体管TP7的第二电极，并且第二驱动晶体管TP9的第二电极耦接至发光元件840。

第二开关晶体管TP11包括控制电极、第一电极与第二电极。第二开关晶体管TP11的控制电极耦接至控制信号线EM(n)。第二开关晶体管TP11的第一电极耦接至电源线PS。第二开关晶体管TP11的第二电极耦接至第二驱动晶体管TP9的第一电极。

电容C_ST包括耦接至第二驱动晶体管TP9的控制电极的第一端点，以及耦接至第一驱动晶体管TP3的第一电极的第二端点。

值得注意的是，本说明书中使用诸如“第一”、“第二”、“第三”等的序数词用语仅仅是用于区分每个实施例中具有相同名称的元件的标签。另外，为了简化说明书中使用的序数词用语及元件名称，一些序数词用语伴随具体元件名称的词汇(例如第一驱动晶体管、第二驱动晶体管、第三驱动晶体管等)将于不同的实施例内被重复使用。值得注意的是，于不同实施例中具有相同名称的元件彼此独立，并且在一个实施例中的元件不应与在另一个实施例中具有相同命名的另一元件有所混淆。

图9是显示根据发明的第一方面的第二实施例所述的范例时序图，用以显示出栅极线与数据线上的电压、电压源的电压、以及控制信号线上所对应的控制信号的电压等的波形。

于时间T11，第二驱动晶体管TP9、第二开关晶体管TP11与参考晶体管TP5因前一个讯框的显示操作而被导通，并且选择晶体管TP1、第一驱动晶体管TP3以及开关晶体管TP7被关闭。

发光元件840的驱动电流是由电源线PS通过第二开关晶体管TP11供应至第二驱动晶体管TP9。此时，驱动电流的量是由电容C_ST于前一个讯框的操作中储存的电压所维持及控制的。

于时间T12，第二开关晶体管TP11因应控制信号线EM(n)上的脉冲被关闭。此时，由于第二驱动晶体管TP9的控制电极与第一电极之间的电压差仍由电容C_ST所维持，第二驱动晶体管TP9仍被导通。然而，由于第二开关晶体管TP11被关闭时，驱动电流会被截止，第二驱动晶体管TP9的第一电极与第二电极之间的电压差为0伏特。因此，发光元件840会被关闭。

当栅极线GL(n)上的栅极驱动信号(栅极脉冲)抵达时，进入数据写入阶段。于数据写入阶段，举例而言，于时间T13，选择晶体管TP1、第二驱动晶体管TP9与参考晶体管TP5被导通，而第一驱动晶体管TP3、第一开关晶体管TP7以及第二开关晶体管TP11被关闭。数据线DL(m)上的数据电压的电压位准可介于1V至3.5V的电压范围内。于数据写入阶段，于此电压范围内的一电压位准会被提供至数据线DL(m)作为数据电压Vdata。

当选择晶体管TP1被导通时，数据线DL(m)上的数据电压Vdata会被供应至参考晶体管TP5，并且当参考晶体管TP5被导通时，数据电压Vdata会被储存于电容C1与C2。根据本发明的一实施例，电容C1与C2可被设计为具有相同的电容量，用以达到补偿临界电压的效果。此外，若要达到更精确的电压补偿效果，将参考晶体管TP5的第一电极与第二电极上的总电容值设计为相等为优选，其中总电容值可包含寄生电容的电容值。

于栅极脉冲结束时，选择晶体管TP1被关闭。因此，于数据写入阶段之后的期间，例如，于时间T14，第二驱动晶体管TP9与参考晶体管TP5会被导通，并且选择晶体管TP1、第一驱动晶体管TP3、第一开关晶体管TP7以及第二开关晶体管TP11被关闭。于此期间，供应至数据线DL(m)上的数据电压为次一像素电路所对应的数据电压，而像素电路810所对应的数据电压Vdata仍被储存于电容C1与C2内。

于电流存储阶段的开始，控制信号线ME(n)与控制信号线SEL(n)上的控制信号的脉冲抵达(如图9所示，控制信号线ME(n)与SEL(n)上的控制信号的电压被拉低)。响应于控制信号线ME(n)上控制信号的电压下降，控制信号线ME(n)上也产生对应的一电压变化，并且于此电压变化期间，参考晶体管TP5由被导通切换为被关闭，并且第一驱动晶体管TP3由被关闭切换为被导通。更具体的说，如图9所示，于时间T15，于第一驱动晶体管TP3的控制电极的电压因应控制信号线ME(n)上的控制信号的脉冲(或，电压下降)而下降。因此，参考晶体管TP5为被关闭，而第一驱动晶体管TP3被导通。如此一来，产生已补偿临界电压的第一驱动电流I11。根据本发明的一实施例，第一驱动电流I11与第一驱动晶体管TP3的临界电压变化无关。

同时地，响应于控制信号线SEL(n)上控制信号的低电压，第一开关晶体管TP7被导通。因此，于电流存储阶段开始后的期间，例如于时间T15，第一驱动晶体管TP3、第一开关晶体管TP7以及第二驱动晶体管TP9被导通，并且选择晶体管TP1、参考晶体管TP5以及第二开关晶体管TP11被关闭。

于第一驱动晶体管TP3被导通后，源自电源线PS通过第一驱动晶体管TP3、第二驱动晶体管TP9再流至发光元件840的一电流被导通。由于发光元件840，例如，一OLED，具有些许的电容值(约数pF)，需要一些时间(例如，20微秒(usec)～100微秒(usec))使电流达到稳态。于电流稳态中，伴随着第二驱动晶体管TP9的第一电极与控制电极被电容C_ST所储存的电压适当地给予偏压，可产生自电源线PS通过第一驱动晶体管TP3、第二驱动晶体管TP9再流至发光元件840的一电流。

于电流存储阶段的结束，例如，于时间T16，第一开关晶体管TP7与第一驱动晶体管TP3响应于控制信号线ME(n)与SEL(n)上的控制信号的电压(其被拉高)而被关闭。因此，于电流存储阶段之后，以及发光阶段之前的期间，第二驱动晶体管TP9及参考晶体管TP5被导通，选择晶体管TP1、第一驱动晶体管TP3、第一开关晶体管TP7以及被第二开关晶体管TP11被关闭。由于第一开关晶体管TP7与第一驱动晶体管TP3被关闭，电流暂时被截止，但第二驱动晶体管TP9的第一电极与控制电极之间的电压差仍被电容C_ST所储存的电压维持住。

于发光阶段，例如，于时间T17，第二开关晶体管TP11响应于控制信号线EM(n)上的控制信号的电压(其被拉低)被导通。于发光阶段，电容C_ST所储存的电压被供应至第二驱动晶体管TP9，流经第二驱动晶体管TP9再度被产生，作为第二驱动电流I12。发光元件340开始根据第二驱动电流I12发光。

类似于上述本发明的第一方面的第一实施例，于本发明的第一方面的第二实施例，通过应用如图8所示的像素电路，于电流存储阶段的开始，将临界电压的补偿施加于参考晶体管TP5的第一电极的电压上，借此产生定电流或近乎定电流的第一驱动电流。此外，通过控制信号线SEL(n)上的脉冲，第一驱动电流会被复制以产生第二驱动电流。如此一来，第二驱动电流同样为定电流或近乎定电流，并且其大小与像素电路内的晶体管的临界电压变化无关。

图10是显示根据本发明的第二方面的第一实施例所述的一像素电路的范例电路图。参考回图2，于本发明的第二方面，电压电流转换电路是由多个子像素单元所共用。于此实施例中，电压电流转换电路被两个子像素单元所共用。值得注意的是，虽然此实施例中，像素电路是由多个N型TFT晶体管所组成，本发明并不限于此。于本发明的第二方面的其他实施例中，像素电路也可由多个P型TFT晶体管所组成。

像素电路1010可包括电压电流转换电路1020以及两个子像素单元。一个子像素单元可包括电流存储电路1030A以及发光元件1040A，另一子像素单元可包括电流存储电路1030B以及发光元件1040B。电压电流转换电路1020伴随电流存储电路1030A以及发光元件1040A可被视为子像素A，而电压电流转换电路1020伴随电流存储电路1030B以及发光元件1040B可被视为子像素B。

电压电流转换电路1020可因应于一讯框的不同期间供应至数据线上的数据电压分别为电流存储电路1030A与电流存储电路1030B产生第一驱动电流。举例而言，于一讯框的一第一期间，电压电流转换电路1020可电流存储电路1030A产生第一驱动电流，电流存储电路1030A进一步根据第一驱动电流产生第二驱动电流，而于此讯框的一第二期间，电压电流转换电路1020可为电流存储电路1030B产生第一驱动电流，电流存储电路1030B进一步根据第一驱动电流产生第三驱动电流。此外，发光元件1040A于第一期间根据接收自电流存储电路1030A的第二驱动电流发光，而发光元件1040B于第二期间根据接收自电流存储电路1030B的第三驱动电流发光

值得注意的是，于本发明的实施例中，取决于控制信号的时序配置，一讯框的第二期间可先于此讯框的第一期间，亦可晚于第一期间。此外，第二期间的一部分可与第一期间的一部分重叠，或者第二期间与第一期间不重叠。

电压电流转换电路1020可包括选择晶体管TN1、参考晶体管TN5、第一驱动晶体管TN3B、第二驱动晶体管TN3A以及电容C1与C2。

参考晶体管TN5包括耦接至用以提供具有既定位准的电压的一电压源Vref的一控制电极、第一电极与第二电极。参考晶体管TN5的第一电极耦接至选择晶体管TN1的第二电极。

第一驱动晶体管TN3B包括控制电极、第一电极与第二电极。第一驱动晶体管TN3B的控制电极耦接至参考晶体管TN5的第一电极，并且第一驱动晶体管TN3B的第二电极耦接至电压源Vref。

第二驱动晶体管TN3A包括控制电极、第一电极与第二电极。第二驱动晶体管TN3A的控制电极耦接至参考晶体管TN5的第二电极，并且第二驱动晶体管TN3A的第二电极耦接至电压源Vref。

电容C1包括耦接至参考晶体管TN5的第二电极的第一端点，以及耦接至控制信号线MEA(n)的第二端点。电容C2包括耦接至参考晶体管TN5的第一电极的第一端点，以及耦接至控制信号线MEB(n)的第二端点。

电流存储电路1030B可包括第一开关晶体管TN7B、第三驱动晶体管TN9B以及电容C_STB。

第一开关晶体管TN7B包括耦接至控制信号线SELB(n)的控制电极、第一电极与第二电极。

第三驱动晶体管TN9B包括控制电极、第一电极与第二电极。第三驱动晶体管TN9B的控制电极耦接至第一开关晶体管TN7B的第二电极，第三驱动晶体管TN9B的第一电极耦接至电源线PS，并且第三驱动晶体管TN9B的第二电极耦接至发光元件1040B。

电容C_STB包括耦接至第三驱动晶体管TN9B的控制电极的第一端点，以及耦接至第一驱动晶体管TN3B的第一电极的第二端点。

电流存储电路1030A可包括第二开关晶体管TN7A、第四驱动晶体管TN9A以及电容C_STA。

第二开关晶体管TN7A包括耦接至控制信号线SELA(n)的控制电极、第一电极与第二电极。

第四驱动晶体管TN9A包括控制电极、第一电极与第二电极。第四驱动晶体管TN9A的控制电极耦接至第二开关晶体管TN7A的第二电极，第四驱动晶体管TN9A的第一电极耦接至电源线PS，并且第四驱动晶体管TN9A的第二电极耦接至发光元件1040A。

电容C_STA包括耦接至第四驱动晶体管TN9A的控制电极的第一端点，以及耦接至第二驱动晶体管TN3A的第一电极的第二端点。

图11是显示根据发明的第二方面的第一实施例所述的范例时序图，用以显示出栅极线上的电压以及控制信号线上所对应的控制信号的电压等的波形。于此实施例中，电压电流转换电路1020用以于一讯框的第一期间(例如，前半周期)为子像素A产生第一驱动电流。即，于讯框的第一期间，电压电流转换电路1020为电流存储电路1030A产生第一驱动电流，并且电流存储电路1030A根据第一驱动电流产生第二驱动电流。此外，于第一期间内的子像素A的电流存储阶段，第二驱动电流与第一驱动电流具有相等的电流量。于电流存储阶段之后的发光阶段，发光元件1040A根据自电流存储电路1030A接收到的第二驱动电流发光。

相似地，电压电流转换电路1020用以于一讯框的第二期间(例如，后半周期)为电流存储电路1030B产生第一驱动电流，并且电流存储电路1030B根据第一驱动电流产生第三驱动电流。此外，于第二期间内的子像素B的电流存储阶段，第三驱动电流与第一驱动电流具有相等的电流量。于电流存储阶段之后的发光阶段，发光元件1040B根据自电流存储电路1030B接收到的第二驱动电流发光。

值得注意的是，于本发明的实施例中，子像素A与子像素B的发光元件的发光阶段可互相重叠。

于此实施例中，第一驱动晶体管TN3B于子像素B的电流存储阶段被导通，第二驱动晶体管TN3A于子像素A的电流存储阶段被导通。当第一驱动晶体管TN3B被导通时，流经第一驱动晶体管TN3B的第一驱动电流会被产生。当第二驱动晶体管TN3A导通时，流经第二驱动晶体管TN3A的第一驱动电流会被产生。电压电流转换电路1020所产生的第一驱动电流为已补偿临界电压的电流，因此，第一驱动电流不会随着第一驱动晶体管TN3B的临界电压发生变化而改变，也不会随着第二驱动晶体管TN3A的临界电压发生变化而改变。

于此实施例中，产生已补偿临界电压的电流的方法与上述本发明的第一方面实施例所介绍的方法相似，并且于此实施例中，于各子像素的电流存储阶段复制第一驱动电流的方法也与上述本发明的第一方面实施例所介绍的方法相似。本领域技术人员可基于以上的说明与图示推导出像素电路1010的操作，因此，为简洁起见，像素电路1010的操作细节将不再赘述。

通过应用如图10所示的像素电路，于各子像素的电流存储阶段的开始，产生定电流或近乎定电流的第一驱动电流。此外，通过控制信号线SELA(n)/SELB(n)上的脉冲，第一驱动电流会被复制以产生第二/第三驱动电流。如此一来，第二驱动电流与第三驱动电流同样为定电流或近乎定电流，并且其大小与像素电路内的晶体管的临界电压变化无关。

图12是显示根据本发明的第二方面的第二实施例所述的一像素电路的范例电路图。于此实施例中，电压电流转换电路被四个子像素单元所共用。值得注意的是，虽然此实施例中，像素电路是由多个N型TFT晶体管所组成，本发明并不限于此。于本发明的第二方面的其他实施例中，像素电路也可由多个P型TFT晶体管所组成。

像素电路1210可包括电压电流转换电路1220以及四个子像素单元。构成第一子像素的第一子像素单元可包括电流存储电路1230A以及发光元件1240A，构成第二子像素的第二子像素单元可包括电流存储电路1230B以及发光元件1240B，构成第三子像素的第三子像素单元可包括电流存储电路1230C以及发光元件1240C，构成第四子像素的第四子像素单元可包括电流存储电路1230D以及发光元件1240D。

电压电流转换电路1220可用以于一讯框的不同期间因应数据线上的数据电压分别为电流存储电路1230A、1230B、1230C与1230D产生第一驱动电流。举例而言，于一讯框的一第一期间，电压电流转换电路1220为电流存储电路1230A产生第一驱动电流，电流存储电路1230A进一步根据第一驱动电流产生第二驱动电流，于此讯框的一第二期间，电压电流转换电路1220为电流存储电路1230B产生第一驱动电流，电流存储电路1230B进一步根据第一驱动电流产生第三驱动电流，并依此类推。此外，发光元件1240A于第一期间根据接收自电流存储电路1230A的第二驱动电流发光，发光元件1240B于第二期间根据接收自电流存储电路1230B的第三驱动电流发光，并依此类推。

值得注意的是，于本发明的实施例中，子像素单元的操作顺序是由控制信号的时序配置所控制。此外，依设计需求的不同，一个期间的一部分可与另一个期间的一部分重叠，或者不与另一个期间的一部分重叠。

电压电流转换电路1220可包括选择晶体管TN1、参考晶体管TN5、第一驱动晶体管TN3以及电容C1与C2。

电流存储电路1230A、1230B、1230C与1230D具有相似的电路结构。电流存储电路1230A可包括第一开关晶体管TN7A、第二驱动晶体管TN9A、第二开关晶体管TN11A以及电容C_STA。电流存储电路1230B可包括第三开关晶体管TN7B、第三驱动晶体管TN9B、第四开关晶体管TN11B以及电容C_STB。电流存储电路1230C可包括第五开关晶体管TN7C、第四驱动晶体管TN9C、第六开关晶体管TN11C以及电容C_STC。电流存储电路1230D可包括第七开关晶体管TN7D、第五驱动晶体管TN9D、第八开关晶体管TN11D以及电容C_STD。

于此实施例中，第一驱动晶体管TN3分别于各子像素单元的电流存储阶段被导通。当第一驱动晶体管TN3被导通时，会产生流经第一驱动晶体管TN3的第一驱动电流，并且第一驱动电流的大小与第一驱动晶体管TN3的临界电压变化无关。

于此实施例中，产生已补偿临界电压的电流的方法与上述本发明的第一方面实施例所介绍的方法相似，并且于此实施例中，于各子像素的电流存储阶段复制第一驱动电流的方法也与上述本发明的第一方面实施例所介绍的方法相似。本领域技术人员可基于以上的说明与图示推导出像素电路1210的操作，因此，为简洁起见，像素电路1210的操作细节将不再赘述。

通过应用如图12所示的像素电路，于各子像素的电流存储阶段的开始，产生定电流或近乎定电流的第一驱动电流。此外，通过控制信号线SELA(n)/SELB(n)/SELC(n)/SELD(n)上的脉冲，第一驱动电流会被复制以于对应的电流存储电路中产生对应的驱动电流。如此一来，经由复制第一驱动电流而得的驱动电流同样为定电流或近乎定电流，并且其大小与像素电路内的晶体管的临界电压变化无关，亦即，所得的驱动电流大小并不会因为像素电路内的晶体管的临界电压产生变化而受到影响。

权利要求中用以修饰元件的“第一”、“第二”、“第三”等序数词的使用本身未暗示任何优先权、优先次序、各元件之间的先后次序、或方法所执行的步骤的次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同元件。

虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的构思和范围内，当可做些许变动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims

1.一种像素电路，包括：

一电压电流转换电路，耦接至一栅极线与一数据线，用以因应供应至该数据线的一数据电压产生一第一驱动电流；

一电流存储电路，耦接至该电压电流转换电路以及一电源线，用以根据该第一驱动电流产生一第二驱动电流；以及

一发光元件，耦接至该电流存储电路，用以根据该第二驱动电流发光，

其中于该像素电路的一电流存储阶段，该第二驱动电流与该第一驱动电流具有相等的电流量，以及

于该电流存储阶段之后的一发光阶段，该发光元件根据该第二驱动电流发光。

2.如权利要求1所述的像素电路，其中该电压电流转换电路包括：

一选择晶体管，包括一控制电极、一第一电极与一第二电极，其中该选择晶体管的该控制电极耦接至该栅极线，用以接收一栅极驱动信号，并且该选择晶体管的该第一电极耦接至该数据线；

一参考晶体管，包括耦接至用以提供具有一第一既定位准的电压的一第一电压源的一控制电极、一第一电极与一第二电极，其中该参考晶体管的该第一电极耦接至该选择晶体管的该第二电极；以及

一第一驱动晶体管，包括一控制电极、一第一电极与一第二电极，其中该第一驱动晶体管的该控制电极耦接至该参考晶体管的该第一电极，并且该第一驱动晶体管的该第二电极耦接至该第一电压源。

3.如权利要求2所述的像素电路，其中该电压电流转换电路还包括：

一第一电容，包括耦接至该参考晶体管的该第一电极的一第一端点，以及耦接至一第一控制信号线的一第二端点；以及

一第二电容，包括耦接至该参考晶体管的该第二电极的一第一端点，以及耦接至该第一电压源的一第二端点。

4.如权利要求3所述的像素电路，其中该电流存储电路包括：

一第一开关晶体管，包括耦接至一第二控制信号线的一控制电极、一第一电极与一第二电极；

一第二驱动晶体管，包括一控制电极、一第一电极与一第二电极，其中该第二驱动晶体管的该控制电极耦接至该第一开关晶体管的该第二电极，并且该第二驱动晶体管的该第二电极耦接至该发光元件；以及

一第三电容，包括耦接至该第二驱动晶体管的该控制电极的一第一端点，以及耦接至该第一驱动晶体管的该第一电极的一第二端点。

5.如权利要求3所述的像素电路，其中于该像素电路的一数据写入阶段，当该选择晶体管被导通时，该数据线上的该数据电压被供应至该参考晶体管，并且当该参考晶体管被导通时，该数据电压被储存于该第一电容与该第二电容，并且于该电流存储阶段的开始，该第一控制信号线上产生一电压变化，并且于该电压变化期间，该参考晶体管由被导通切换为被关闭，并且该第一驱动晶体管由被关闭切换为被导通。

6.如权利要求4所述的像素电路，其中该第一驱动晶体管于该电流存储阶段被导通，并且当该第一驱动晶体管被导通时，流经该第一驱动晶体管的该第一驱动电流被产生，并且其中该第一驱动电流与该第一驱动晶体管的一临界电压变化无关。

7.如权利要求6所述的像素电路，其中于该电流存储阶段，该第一开关晶体管因应该第二控制信号线上的一电压被导通，以及该第二驱动晶体管被导通，并且流经该第二驱动晶体管的该第二驱动电流被产生，借此一电压被储存于该第三电容。

8.如权利要求7所述的像素电路，其中于该发光阶段，储存于该第三电容的该电压被供应至该第二驱动晶体管，并且该发光元件开始根据该第二驱动电流发光。

9.如权利要求3所述的像素电路，其中该第一电容与该第二电容具有相同的电容量。

10.一种像素电路，包括：

一第一子像素单元，耦接至该电压电流转换电路；以及

一第二子像素单元，耦接至该电压电流转换电路，

其中该第一子像素单元包括：

一第一电流存储电路，耦接至该电压电流转换电路以及一电源线，用以根据该第一驱动电流产生一第二驱动电流；以及

一第一发光元件，耦接至该第一电流存储电路，用以根据该第二驱动电流发光，

其中于该第一子像素单元的一电流存储阶段，该第二驱动电流与该第一驱动电流具有相等的电流量，以及

于该第一子像素单元的该电流存储阶段之后的该第一子像素单元的一发光阶段，该第一发光元件根据该第二驱动电流发光；并且

其中该第二子像素单元包括：

一第二电流存储电路，耦接至该电压电流转换电路以及该电源线，用以根据该第一驱动电流产生一第三驱动电流；以及

一第二发光元件，耦接至该第二电流存储电路，用以根据该第三驱动电流发光，

其中于该第二子像素单元的一电流存储阶段，该第三驱动电流与该第一驱动电流具有相等的电流量，以及

于该第二子像素单元的该电流存储阶段之后的该第二子像素单元的一发光阶段，该第二发光元件根据该第三驱动电流发光。

11.如权利要求10所述的像素电路，其中该第一发光元件于一讯框的一第一期间发光，并且该第二发光元件于该讯框的一第二期间发光。

12.如权利要求10所述的像素电路，其中该电压电流转换电路包括：

13.如权利要求12所述的像素电路，其中该电压电流转换电路还包括：

一第二驱动晶体管，包括一控制电极、一第一电极与一第二电极，其中该第二驱动晶体管的该控制电极耦接至该参考晶体管的该第二电极，并且该第二驱动晶体管的该第二电极耦接至该第一电压源；

一第一电容，包括耦接至该参考晶体管的该第二电极的一第一端点，以及耦接至一第一控制信号线的一第二端点；以及

一第二电容，包括耦接至该参考晶体管的该第一电极的一第一端点，以及耦接至一第二控制信号线的一第二端点。

14.如权利要求13所述的像素电路，其中该第一电流存储电路包括：

一第一开关晶体管，包括耦接至一第三控制信号线的一控制电极、一第一电极与一第二电极；

一第三驱动晶体管，包括一控制电极、一第一电极与一第二电极，其中该第三驱动晶体管的该控制电极耦接至该第一开关晶体管的该第二电极，该第三驱动晶体管的该第一电极耦接至该电源线，并且该第三驱动晶体管的该第二电极耦接至该第一发光元件；以及

一第三电容，包括耦接至该第三驱动晶体管的该控制电极的一第一端点，以及耦接至该第一驱动晶体管的该第一电极的一第二端点。

15.如权利要求13所述的像素电路，其中该第二电流存储电路包括：

一第二开关晶体管，包括耦接至一第四控制信号线的一控制电极、一第一电极与一第二电极；

一第四驱动晶体管，包括一控制电极、一第一电极与一第二电极，其中该第四驱动晶体管的该控制电极耦接至该第二开关晶体管的该第二电极，该第四驱动晶体管的该第一电极耦接至该电源线，并且该第四驱动晶体管的该第二电极耦接至该第二发光元件；以及

一第四电容，包括耦接至该第四驱动晶体管的该控制电极的一第一端点，以及耦接至该第二驱动晶体管的该第一电极的一第二端点。

16.如权利要求12所述的像素电路，其中该电压电流转换电路还包括：

17.如权利要求16所述的像素电路，其中该第一电流存储电路包括：

一第二驱动晶体管，包括一控制电极、一第一电极与一第二电极，其中该第二驱动晶体管的该控制电极耦接至该第一开关晶体管的该第二电极，并且该第二驱动晶体管的该第二电极耦接至该第一发光元件；

一第二开关晶体管，包括耦接至该第二控制信号线的一控制电极、一第一电极与一第二电极，其中该第二开关晶体管的该第二电极耦接至该第一驱动晶体管的该第一电极；以及

一第三电容，包括耦接至该第二驱动晶体管的该控制电极的一第一端点，以及耦接至该第二开关晶体管的该第一电极的一第二端点。

18.如权利要求16所述的像素电路，其中该第二电流存储电路包括：

一第三开关晶体管，包括耦接至一第三控制信号线的一控制电极、一第一电极与一第二电极；

一第三驱动晶体管，包括一控制电极、一第一电极与一第二电极，其中该第三驱动晶体管的该控制电极耦接至该第三开关晶体管的该第二电极，并且该第三驱动晶体管的该第二电极耦接至该第二发光元件；

一第四开关晶体管，包括耦接至该第三控制信号线的一控制电极、一第一电极与一第二电极，其中该第四开关晶体管的该第二电极耦接至该第一驱动晶体管的该第一电极；以及

一第四电容，包括耦接至该第三驱动晶体管的该控制电极的一第一端点以及耦接至该第四开关晶体管的该第一电极的一第二端点。

19.如权利要求12所述的像素电路，其中该第一驱动晶体管分别于该第一子像素单元的该电流存储阶段与该第二子像素单元的该电流存储阶段被导通，并且当该第一驱动晶体管被导通时，流经该第一驱动晶体管的该第一驱动电流被产生，并且其中该第一驱动电流与该第一驱动晶体管的一临界电压变化无关。

20.如权利要求13所述的像素电路，其中该第一驱动晶体管于该第一子像素单元的该电流存储阶段被导通，该第二驱动晶体管于该第二子像素单元的该电流存储阶段被导通，当该第一驱动晶体管被导通时，流经该第一驱动晶体管的该第一驱动电流被产生，当该第二驱动晶体管被导通时，流经该第二驱动晶体管的该第一驱动电流被产生，其中该第一驱动电流与该第一驱动晶体管的一临界电压变化无关，并且该第一驱动电流与该第二驱动晶体管的一临界电压变化无关。