CN110008137A - 存储器系统及其操作方法 - Google Patents
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Abstract
本发明涉及一种存储器系统的操作方法,该操作方法包括:在包括重复访问字线的存储块中的每一个的标称访问计数值中,累加访问字线的数量或预定访问计数值中的任意一个;以及基于标称访问计数值对存储块中的每一个执行读取回收操作。
Description
相关申请的交叉引用
本申请要求于2018年1月5日提交的申请号为10-2018-0001816的韩国专利申请的优先权,该韩国专利申请的全部公开内容通过引用并入本文。
技术领域
本发明的各个示例性实施例涉及一种包括非易失性存储器装置和控制器的存储器系统以及存储器系统的操作方法。
背景技术
计算机环境范例正转变成使计算系统可随时随地使用的普适计算。因此,诸如移动电话、数码相机和膝上型计算机的便携式电子装置的使用已经迅速增加。这些便携式电子装置通常使用具有一个或多个存储器装置的存储器系统来存储数据。这种装置中的存储器系统可用作主存储器装置或辅助存储器装置。
由于存储器系统没有移动部件,所以它们提供优良的稳定性、耐用性、高的信息存取速度以及低功耗。具有这种优点的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
发明内容
本发明的各个实施例涉及一种减少不必要的读取回收操作的存储器系统及存储器系统的操作方法。
根据本发明的实施例,一种用于存储器系统的操作方法包括:在包括重复访问字线的存储块中的每一个的标称访问计数中,累加访问字线的数量或预定访问计数中的任意一个;以及基于标称访问计数对存储块中的每一个执行读取回收操作。
根据本发明的实施例,一种存储器系统包括:多个存储块;以及控制器,适于在包括重复访问字线的存储块中的每一个的标称访问计数中,累加访问字线的数量或预定访问计数中的任意一个,并且基于标称访问计数对存储块中的每一个执行读取回收操作。
根据本发明的实施例,一种存储器系统包括:存储器装置,包括多个存储块;以及控制器,适于基于字线检测对多个存储块的访问,为多个存储块之中包括重复访问字线的存储块确定小于访问字线数量的标称访问值,以及基于标称访问值对存储块执行读取回收操作。
附图说明
图1是示出根据本发明的实施例的数据处理系统的框图。
图2是示出图1的存储器系统中采用的存储器装置的示例性配置的示意图。
图3是示出图1所示的存储器装置中的存储块的存储器单元阵列的示例性配置的电路图。
图4是示出图1所示的存储器装置的示例性3D结构的示意图。
图5是示出基于常规读取命令的存储器系统的操作的流程图。
图6是示出根据本发明的实施例的基于读取命令的存储器系统的操作的流程图。
图7A和图7B是示出根据本发明的实施例的目标字线信息的示图。
图8是示出根据本发明的实施例的基于读取命令的存储器系统的操作的流程图。
图9至图17是示意性地示出根据本发明的各个实施例的数据处理系统的应用示例的示图。
具体实施方式
以下参照附图更详细地描述本发明的各个实施例。然而,注意到的是,本发明可以不同的其它实施例、形式及其变型实施,且不应被解释为限于本文所阐述的实施例。相反,提供所描述的实施例使得本公开将完整和全面并将本发明充分地传达给本发明所属领域的技术人员。在整个本公开中,相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
将理解的是,虽然可在本文中使用术语“第一”、“第二”、“第三”等来描述各个元件,但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此,在不脱离本发明的精神和范围的情况下,以下描述的第一元件也可被称为第二元件或第三元件。
附图不一定按比例绘制,并且在一些情况下,为了清楚地说明实施例的特征,比例可能已经被放大。当元件被称为连接或联接到另一元件时,应当理解的是前者可直接连接或联接到后者,或者经由其间的中间元件电连接或联接到后者。
将进一步理解的是,当元件被称为“连接至”或“联接到”另一元件时,它可直接在其它元件上、连接至或联接到其它元件,或者可存在一个或多个中间元件。此外,还将理解的是,当元件被称为在两个元件“之间”时,其可以是这两个元件之间的唯一元件,或者也可存在一个或多个中间元件。
本文使用的术语仅是为了描述特定实施例的目的,并不旨在限制本发明。
如本文所使用的,除非上下文另有明确说明,否则单数形式也旨在包括复数形式。
将进一步理解的是,当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时,其说明所陈述元件的存在,并不排除一个或多个其它元件的存在或添加。如本文所使用的,术语“和/或”包括一个或多个相关所列项目的任何和全部组合。
除非另有定义,否则本文使用的包括技术术语和科学术语的所有术语具有与本发明所属领域的普通技术人员基于本公开所通常理解的含义相同的含义。将进一步理解的是,诸如在常用字典中定义的那些术语的术语应当被解释为具有与其在本公开和相关技术语境中的含义一致的含义,并且将不以理想化或过于正式的意义来解释,除非本文中明确地这样定义。
在下面的描述中,为了提供对本发明的全面理解,描述了大量具体细节。本发明可在没有一些或全部这些具体细节的情况下被实施。在其它情况下,为了避免不必要地模糊本发明,未详细地描述公知的进程结构和/或进程。
还注意的是,在一些情况下,如对于相关领域的技术人员显而易见的是,除非另有明确说明,否则结合一个实施例所描述的特征或元件可单独使用或与另一个实施例的其它特征或元件组合使用。
图1是示出根据本发明的实施例的数据处理系统100的框图。
参照图1,数据处理系统100可包括被可操作地联接至存储器系统110的主机102。
主机102可包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置或诸如台式计算机、游戏机、电视(TV)和投影仪的非便携式电子装置。
主机102可包括至少一个操作系统(OS)。OS可管理和控制主机102的全部功能和操作,并且提供主机102和数据处理系统100或存储器系统110的用户之间的接口。OS可支持对应于用户的目的和用途的功能和操作。例如,根据主机102的移动性,OS可被划分为通用OS和移动OS。根据用户的环境,通用OS可被划分为个人OS和企业OS。例如,配置为支持向普通用户提供服务的功能的个人OS可包括Windows和Chrome,并且配置为确保和支持高性能的企业OS可包括Windows服务器、Linux和Unix。此外,被配置成支持向用户提供移动服务的功能和系统省电功能的移动OS可包括Android、iOS和Windows Mobile。主机102可包括多个OS,并且执行OS以对存储器系统110执行对应于用户的请求的操作。
存储器系统110可响应于主机102的请求来存储用于主机102的数据。存储器系统110的示例可包括但不限于固态驱动器(SSD)、多媒体卡(MMC)、安全数字(SD)卡、通用存储总线(USB)装置、通用闪存(UFS)装置、标准闪存(CF)卡、智能媒体卡(SMC)、个人计算机存储卡国际协会(PCMCIA)卡和记忆棒。MMC可包括嵌入式MMC(eMMC)、尺寸减小的MMC(RS-MMC)和微型-MMC。SD卡可包括迷你-SD卡和微型-SD卡。
存储器系统110可通过各种类型的存储装置实施。包括在存储器系统110中的存储装置的非限制性示例可包括诸如动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器装置和诸如以下的非易失性存储器装置:只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM或ReRAM)和闪速存储器。闪速存储器可具有三维(3D)堆叠结构。
存储器系统110可包括控制器130和存储器装置150。存储器装置150可存储用于主机102的数据,并且控制器130可控制将数据存储器装置150中。
控制器130和存储器装置150可被集成到单个半导体装置中,单个半导体装置可被包括在如上所例示的各种类型的存储器系统中。例如,控制器130和存储器装置150可集成为单个半导体装置以构成SSD。当存储器系统110用作SSD时,可提高连接到存储器系统110的主机102的操作速度。另外,控制器130和存储器装置150可集成为单个半导体装置以构成存储卡。例如,控制器130和存储器装置150可构成诸如以下的存储卡:个人计算机存储卡国际协会(PCMCIA)卡,CF卡,智能媒体卡(SMC),记忆棒,包括RS-MMC和微型-MMC的MMC,包括迷你-SD、微型-SD和SDHC的SD卡,或UFS装置。
存储器系统110的非限制性应用示例可包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码相机、数字多媒体广播(DMB)播放器、三维电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、构成数据中心的存储装置、能够在无线环境下传输/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、射频识别(RFID)装置或构成计算系统的各种部件之一。
存储器装置150可以是非易失性存储器装置,并且即使不供应电力,其也可保留其中存储的数据。存储器装置150可通过写入操作来存储从主机102提供的数据,并且通过读取操作将存储在其中的数据提供给主机102。存储器装置150可包括多个存储块152至156,存储块中的每一个可包括多个页面,并且每个页面可包括联接到字线的多个存储器单元。在实施例中,存储器装置150可以是闪速存储器。闪速存储器可具有三维(3D)堆叠结构。
稍后将参照图2至图4详细描述存储器装置150的结构和存储器装置150的3D堆叠结构。稍后将参照图6详细描述存储器装置150,该存储器装置150包括多个存储器管芯,多个存储器管芯中的每一个包括多个平面,多个平面中的每一个包括多个存储块152至156。因此,下面直接省略对这些细节的进一步描述。
控制器130可响应于来自主机102的请求控制存储器装置150。例如,控制器130可将从存储器装置150读取的数据提供给主机102,并将从主机102提供的数据存储至存储器装置150中。因此,控制器130可控制存储器装置150的读取操作、写入操作、编程操作和擦除操作。
控制器130可包括主机接口(I/F)132、处理器134、错误校正码(ECC)138、电源管理单元(PMU)140、诸如NAND闪速控制器(NFC)的存储器接口(I/F)142以及存储器144,其全部通过内部总线可操作地联接。
主机接口132可被配置成处理主机102的命令和数据,并可通过诸如以下的各种接口协议中的一种或多种与主机102通信:通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-e或PCIe)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。
ECC 138可检测并且校正从存储器装置150读取的数据中包含的错误。换言之,ECC138可通过在ECC编码进程期间使用的ECC代码对从存储器装置150读取的数据执行错误校正解码进程。根据错误校正解码进程的结果,ECC 138可输出信号,例如错误校正成功/失败信号。当错误位的数量大于可校正错误位的阈值时,ECC 138不校正错误位,并且可输出错误校正失败信号。
ECC 138可通过诸如以下的编码调制执行错误校正:低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem,BCH)码、涡轮码、里德-所罗门(Reed-Solomon)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)以及分组编码调制(BCM)。然而,本发明的实施例不限于这种错误校正技术。相反地,ECC 138可执行任何适当的错误校正技术。ECC 138可包括用于错误校正的所有电路、模块、系统或装置。
PMU 140可提供和管理控制器130的电力。
存储器接口142可用作用于将控制器130和存储器装置150接口连接的存储器/存储接口,使得控制器130响应于来自主机102的请求来控制存储器装置150。当存储器装置150是闪速存储器或具体地是NAND闪速存储器时,存储器接口142可在处理器134的控制下生成用于存储器装置150的控制信号并处理待被提供给存储器装置150的数据。存储器接口142可用作用于处理控制器130和存储器装置150之间的命令和数据的接口(例如,NAND闪存接口)。具体地,存储器接口142可支持控制器130和存储器装置150之间的数据传输。
存储器144可用作存储器系统110和控制器130的工作存储器,并且存储用于驱动存储器系统110和控制器130的数据。控制器130可响应于来自主机102的请求来控制存储器装置150执行读取操作、写入操作、编程操作和擦除操作。控制器130可将从存储器装置150读取的数据提供给主机102并可将从主机102提供的数据存储到存储器装置150中。存储器144可存储控制器130和存储器装置150执行这些操作所需的数据。
存储器144可通过易失性存储器来实施。例如,存储器144可通过静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。存储器144可设置在控制器130内部或控制器130外部。图1示出了设置在控制器130内部的存储器144的示例。在实施例中,存储器144可通过具有在存储器144和控制器130之间传输数据的存储器接口的外部易失性存储器来实施。
处理器134可控制存储器系统110的全部操作。处理器134可驱动固件来控制存储器系统110的全部操作。固件可被称为闪存转换层(FTL)。而且,处理器134可被实现为微处理器或中央处理单元(CPU)。
例如,控制器130可通过被实现为微处理器或CPU的处理器134而在存储器装置150中执行主机102请求的操作。换言之,控制器130可执行与从主机102接收的命令相对应的命令操作。例如,控制器130可执行作为与从主机102接收到的命令相对应的命令操作的前台操作。再例如,控制器130可执行对应于写入命令的编程操作、对应于读取命令的读取操作、对应于擦除命令的擦除操作以及对应于设置参数命令或设置特征命令的参数设置操作。
而且,控制器130可通过被实现为微处理器或CPU的处理器134对存储器装置150执行后台操作。后台操作的示例可包括将存储在存储块152至156中的一些中的数据复制和处理到其它这种存储块中的操作,例如垃圾收集(GC)操作。后台操作的示例可包括在存储块152至156之间或者在存储块152至156的数据之间执行交换的操作,例如损耗均衡(WL)操作。后台操作的示例可包括将存储在控制器130中的映射数据存储在存储块152至156中的操作,例如映射清除操作。后台操作的示例可包括管理存储器装置150的坏块的操作,例如检测和处理存储块152至156之中的坏块的坏块管理操作。
控制器130的处理器134可包括用于执行存储器装置150的坏块管理操作的管理单元(未示出)。管理单元可执行检查在编程操作期间由于例如NAND闪速存储器的存储器装置的特性而发生编程失败的坏存储块的坏块管理操作。管理单元可将坏块的编程失败数据写入到新存储块。在具有3D堆叠结构的存储器装置150中,坏块管理操作可能降低存储器装置150的使用效率和存储器系统110的可靠性。因此,必须更可靠地执行坏块管理操作。
图2是示出存储器装置150的示例性配置的示意图,图3是示出存储器装置150中的存储块330的存储器单元阵列的示例性配置的电路图,图4是示出存储器装置150的示例性3D结构的示意图。
参照图2,存储器装置150可包括多个存储块,例如存储块0 BLK0 210、存储块1BLK1 220、存储块2 BLK2 230和存储块N-1BLKN-1 240。存储块BLK0 210至BLKN-1 240中的每一个可包括多个页面,例如2M个页面,页面的数量可根据电路设计而变化。存储块210至240中的每一个可包括2M个页面。然而,存储块210至240中的每一个可包括不同数量的页面,例如M个页面。页面中的每一个可包括联接到多个字线WL的多个存储器单元。
存储块中的每一个可包括存储1位数据的单层单元(SLC)存储块或存储2位数据的多层单元(MLC)存储块。SLC存储块可包括由在一个存储器单元中存储一位数据的存储器单元实现的多个页面。SLC存储块可具有快速的数据操作和高耐久性。MLC存储块可包括由在一个存储器单元中存储例如两位或更多位数据的多位数据的存储器单元实现的多个页面。MLC存储块可具有比SLC存储块更大的数据存储空间。也就是说,MLC存储块可被高度集成。在实施例中,存储器装置150可包括MLC存储块,MLC存储块中的每一个包括由能够在一个存储器单元中存储两位数据的存储器单元实现的多个页面。在实施例中,存储器装置150可包括三层单元(TLC)存储块,三层单元(TLC)存储块中的每一个包括由能够在一个存储器单元中存储三位数据的存储器单元实现的多个页面。在实施例中,存储器装置150可包括四层单元(QLC)存储块,四层单元(QLC)存储块中的每一个包括由能够在一个存储器单元中存储四位数据的存储器单元实现的多个页面。在实施例中,存储器装置150可包括多层单元存储块,多层单元存储块中的每一个包括由能够在一个存储器单元中存储五位或更多位数据的存储器单元实现的多个页面,等等。
为了方便,存储器装置150在各个实施例中被描述为非易失性存储器,诸如例如NAND闪速存储器的闪速存储器。然而,本发明不限于此。相反地,存储器装置150可以诸如以下的其它配置来实现:相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM或ReRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩磁性随机存取存储器(STT-RAM或STT-MRAM)。
存储块BLK0至BLKN-1可通过编程操作而存储从主机102传输的数据,并且通过读取操作来将存储在其中的数据传输到主机102。
参照图3,存储块330可对应于包括在存储器系统110的存储器装置150中的多个存储块152到156中的任一个。存储块330可包括联接到多个对应位线BL0至BLm-1的多个单元串340。每列单元串340可包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。多个存储器单元MC0至MCn-1可串联地被联接在源极选择晶体管SST和漏极选择晶体管DST之间。在实施例中,存储器单元晶体管MC0至MCn-1中的每一个可通过能够存储多位数据的MLC来实施。单元串340中的每一个可被电联接到多个位线BL0至BLm-1中的对应位线。例如,如图3所示,第一单元串被联接到第一位线BL0,最后的单元串被联接到最后的位线BLm-1。
虽然图3示出了NAND闪速存储器单元,但是本发明不限于此。注意的是,存储器单元可以是NOR闪速存储器单元或者包括组合在其中的两个或更多个类型存储器单元的混合闪速存储器单元。还应注意的是,存储器装置150可以是包括作为电荷存储层的导电浮栅的闪速存储器装置,或者包括作为电荷存储层的绝缘层的电荷撷取闪速(CTF)存储器装置。
存储器装置150可进一步包括提供字线电压的电压供应单元310,字线电压包括根据操作模式供应至字线的编程电压、读取电压和通过电压。电压供应单元310的电压生成操作可通过控制电路(未示出)来控制。在控制电路的控制下,电压供应单元310可选择存储器单元阵列的存储块(或扇区)中的一个、选择被选择的存储块的字线中的一个以及将字线电压提供给被选择的字线和未选择的字线。
存储器装置150可包括由控制电路控制的读取和写入(读取/写入)电路320。在验证/正常读取操作期间,读取/写入电路320可用作用于从存储块330的某个存储器单元阵列读取数据的读出放大器。在编程操作期间,读取/写入电路320可用作根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。在编程操作期间,读取/写入电路320可从缓冲器(未示出)接收待被存储到存储器单元阵列中的数据,并根据接收的数据驱动位线。读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器(PB)322至326。页面缓冲器322至326中的每一个可包括多个锁存器(未示出)。
存储器150可由二维(2D)或三维(3D)存储器装置来实施。特别地,如图4所示,存储器装置150可由具有3D堆叠结构的非易失性存储器装置来实施。当存储器装置150具有3D结构时,存储器装置150可包括多个存储块BLK0至BLKN-1。图4是示出与图1所示的存储器装置150的存储块152至156相对应的多个存储块BLK0至BLKN-1的框图。存储块152至156中的每一个可以3D结构(或垂直结构)来实现。例如,存储块152至156可以是具有在例如x轴方向、y轴方向和z轴方向的第一至第三方向上延伸的尺寸的3D结构。
存储器装置150中的每一个存储块可包括在第一方向、第二方向和第三方向中的每一个方向上延伸的多个NAND串NS。NAND串NS中的每一个可联接到位线BL、至少一个源极选择线SSL、至少一个漏极选择线DSL、多个字线WL、至少一个虚拟字线DWL以及共源线CSL。NAND串NS中的每一个可包括多个晶体管结构TS。
简而言之,存储器装置150的存储块152至156之中的每一个存储块可联接到多个位线BL、多个源极选择线SSL、多个漏极选择线DSL、多个字线WL、多个虚拟字线DWL以及多个共源线CSL,并且每一个存储块可包括多个NAND串NS。而且,在每一个存储块中,一个位线BL可联接到多个NAND串NS,以在一个NAND串NS中实现多个晶体管。而且,每一个NAND串NS的漏极选择晶体管DST可联接到对应的位线BL,并且每一个NAND串NS的源极选择晶体管SST可联接到共源线CSL。存储器单元MC可被设置在每一个NAND串NS的源极选择晶体管SST和漏极选择晶体管DST之间。换言之,多个存储器单元可被实现在存储器装置150的存储块152至156的每一个存储块中。
参照图5至图8详细描述根据本发明的实施例的示例性数据处理操作。
图5是示出基于常规读取命令的存储器系统,例如图1的存储器系统110的读取操作的流程图。
在步骤S502中,控制器130可响应于从主机102接收的读取命令,控制存储器装置150以对存储块执行读取操作。
在步骤S504中,控制器130可将执行读取操作的存储块的读取计数值增加“1”。
在步骤S506中,控制器130可检查读取计数值是否超过预定阈值。当读取计数值超过预定阈值(即,步骤S506中为“是”)时,在步骤S508中,控制器130可执行读取回收操作。当读取计数值未超过预定阈值(即,步骤S506中为“否”)时,控制器130可不执行读取回收操作,并且可完成读取操作。
同时,干扰现象主要发生在与执行读取操作的字线之后的相邻字线联接的存储器单元中。因此,当对多个字线的存储器单元均匀地执行诸如顺序读取操作的读取操作时,干扰现象可分散在存储器单元中的每一个上,从而可降低由于干扰现象而导致的读取失败的概率。
当对多个字线的存储器单元均匀地执行读取操作时,即使存储块的读取计数值达到预定阈值,干扰现象也不会严重到对每一个字线的存储器单元执行读取回收操作。然而,当仅因为读取计数值达到预定阈值而执行读取回收操作时,由于频繁地执行不必要的读取回收操作,所以存储器系统110的性能可能劣化。
根据本发明的实施例,例如基于字线检测对存储块的访问。当对多个字线均匀地执行访问时,可将小于实际访问计数值的预定访问计数值确定为存储块的标称访问计数值。因此,可减少不必要的读取回收操作,并且可提高存储器系统110的性能。
图6是示出根据本发明的实施例的基于读取命令的存储器系统,例如图1的存储器系统110的读取操作的流程图。
在步骤S602中,控制器130可响应于从主机102接收的读取命令,控制存储器装置150以对目标存储块执行读取操作。具体地,控制器130可向存储器装置150提供目标字线信息。在各个实施例中,目标字线信息可包括在目标存储块中开始执行读取操作的开始目标字线的物理地址和待从开始目标字线读取的目标字线的数量,如在图7A和图7B中被示为目标字线信息146。目标字线信息146可存储在存储器144中。
图7A和图7B是示出根据本发明的实施例的目标字线信息146的示图。
一个或多个存储块的一个或多个目标字线信息146可存储在存储器144中。
参照图7A,存储器144可存储一个目标存储块的两个目标字线信息146。具体地,第一目标字线信息和第二目标字线信息可存储在存储器144中。第一目标字线信息可包括与第一读取操作相关的具有值“0”的开始目标字线的物理地址,以及具有值“10”的目标字线的数量。第二目标字线信息可包括与第二读取操作相关的具有值“100”的开始目标字线的物理地址,以及具有值“10”的目标字线的数量。
控制器130可响应于从主机102接收的读取命令,控制存储器装置150对目标存储块的字线WL0至WL9执行第一读取操作,并且将第一目标字线信息[0,10]存储在存储器144中。类似地,当响应于主机102的读取命令对目标存储块的字线WL100至WL109执行第二读取操作时,控制器130可将第二目标字线信息[100,10]存储在存储器144中。
根据另一实施例,当存储器144的容量不足以存储所有存储块的目标字线信息时,可对多个目标字线信息进行合并。
参照图7B,在特定存储块的第一目标字线信息[0,10]和第二目标字线信息[100,10]被存储在存储器144中的同时,当对存储块的字线WL60至WL69执行读取操作,并因此将第三目标字线信息[60,10]存储在存储器144中时,控制器130可通过对第一目标字线信息[0,10]和第三目标字线信息[60,10]进行合并,将第四目标字线信息[0,70]而非第一目标字线信息[0,10]和第三目标字线信息[60,10]存储在存储器144中。可选地,控制器130可通过对第二目标字线信息[100,10]和第三目标字线信息[60,10]进行合并,将第五目标字线信息[60,50]而非第二目标字线信息[100,10]和第三目标字线信息[60,10]存储在存储器144中。图7B示出存储了第一目标字线信息和第五目标字线信息的存储器144。
当合并多个目标字线信息时,可选择待合并的目标字线信息,使得包括在待新生成的目标字线信息中的目标字线的数量最小化。如上所述,当存储第二目标字线信息[100,10]和第四目标字线信息[0,70]时,目标字线的数量为80。当存储第一目标字线信息[0,10]和第五目标字线信息[60,50]时,目标字线的数量为60。当选择第二目标字线信息[100,10]和第三目标字线信息[60,10]作为待合并的目标字线信息时,可存储第一目标字线信息[0,10]和第五目标字线信息[60,50]。
如图7A和图7B所例示,目标字线信息146的数量可不与存储块或字线的实际数量一致。当目标字线信息146的数量小于存储块或字线的实际数量时,处理器134的处理量可减少,从而可提高存储器系统110的性能。当目标字线信息146的数量大于存储块或字线的实际数量时,可准确地确定是否对字线执行重复访问。
返回参照图6,在步骤S604中,控制器130可检查在目标存储块中是否发生重复访问。重复访问可表示对已经执行了读取操作的字线再次执行读取操作的情况。
在步骤S604中,控制器130可通过将先前存储在存储器144中的目标字线信息146与对应于在步骤S602中执行的当前读取操作的当前目标字线信息进行比较来确定是否对目标存储块执行了重复访问。
例如,如图7B所例示,当在步骤S602中读取特定存储块的联接到从字线WL0开始的20个字线的存储器单元,而存储块的目标字线信息[0,10]和[60,50]被存储在存储器144中时,与当前读取操作相对应的存储块的目标字线信息可以是[0,20]。在这种情况下,控制器130可通过将先前存储在存储器144中的目标字线信息[0,10]和[60,50]与新生成的目标字线信息[0,20]进行比较,确定对存储块中联接到字线WL0至WL9的存储器单元执行了重复访问。
当未执行重复访问(即,步骤S604中为“否”)时,在步骤S614中,控制器130可将与在步骤S602中对目标存储块执行的当前读取操作相对应的当前目标字线信息存储在存储器144中。
在步骤S616中,控制器130可检查存储块的标称读取计数值是否超过预定阈值。
当标称读取计数值超过预定阈值(即,步骤S616中为“是”)时,在步骤S618中,控制器130可执行读取回收操作。下面将描述标称读取计数值。
当标称读取计数值未超过预定阈值(即,步骤S616中为“否”)时,控制器130可不执行读取回收操作,并且完成对应于读取命令的操作。
当执行了重复访问(即,步骤S604中为“是”)时,在步骤S606中,控制器130可检查字线计数值是否等于或大于预定值。
字线计数值可以是目标存储块的、包括在存储在存储器144中的所有目标字线信息中的目标字线的数量总和。
预定值可通过反映在均匀地访问存储块的所有字线时可能发生的干扰现象的程度而实验性地确定。
当字线计数值等于或大于预定值(即,步骤S606中为“是”)时,可确定在执行重复访问之前,联接到目标存储块的大量字线被均匀地访问。因此,在步骤S610中,控制器130可在存储块的标称读取计数中累加等于或小于字线计数值的预定值。
在步骤S612中,控制器130可删除并初始化目标存储块的、存储在存储器144中的所有目标字线信息。
当字线计数值小于预定值(即,步骤S606中为“否”)时,可确定在执行重复访问之前,联接到目标存储块的少量字线被访问。在这种情况下,因为干扰现象集中发生,所以可取的是准确地反映实际读取计数值。因此,在步骤S608中,控制器130可在存储块的标称读取计数值中累加字线计数值。随后,可实施上述步骤S612。
可在步骤S612之后实施上述步骤S614至S618。
如上所述,当目标存储块的少量字线被集中访问时,表示实际上待读取的字线的数量的字线计数值可累加为标称读取计数值,并且当对大量字线均匀地执行读取操作时,干扰现象可被分散。因此,小于实际上待读取的字线的数量的预定值可累加为标称读取计数值。因此,可减少不必要的读取回收操作,并且可提高存储器系统110的性能。
图8是示出根据本发明的另一实施例的基于读取命令的存储器系统,例如图1的存储器系统110的读取操作的流程图。
在步骤S802中,控制器130可响应于从主机102接收的读取命令,控制存储器装置150以对当前目标存储块执行读取操作。具体地,控制器130可向存储器装置150提供目标字线信息,该目标字线信息包括待读取的字线的物理地址。
根据本发明的实施例,包括是否执行了对目标存储块的访问(在下文中,被称为字线访问信息)的目标存储块信息可存储在存储器144中。目标存储块信息可包括位图结构。例如,位图的每一个位可表示是否执行了对目标存储块的每一个字线的访问。
同时,存储器144的容量可能不足以存储所有存储块的目标存储块信息。根据本发明的实施例,控制器130可分配存储器144的存储区域,以便优先存储最近访问的存储块的目标存储块信息。
根据本发明的另一实施例,除字线访问信息以外,目标存储块信息还可包括关于目标存储块地址、分配计数值、分配时间和校正时间中的至少一个的信息。
分配计数值可确定是否将存储目标存储块信息的区域分配为待存储新的目标存储块的目标存储块信息的区域。分配时间可包括为将目标存储块信息存储在存储器144的存储区域中而分配的时间。校正时间可包括当访问目标存储块时校正目标存储块信息的时间。
在步骤S804至S812中,控制器130可检查存储器144中是否分配了存储当前目标存储块的目标存储块信息的区域。当存储器144中未分配该区域时,控制器130可根据预定标准对被分配用于存储另一块的目标存储块信息的存储器144的存储区域进行初始化,并将目标存储块信息分配到该存储区域。
具体地,在步骤S804中,控制器130可检查存储器144中是否分配了存储当前目标存储块的目标存储块信息的区域。
当存储器144中分配了存储目标存储块信息的区域(即,步骤S804中为“是”)时,控制器130可以继续进行至步骤S814,并且执行步骤S814至S828的操作,这将在下面进行描述。
当存储器144中未分配存储目标存储块信息的区域(即,步骤S804中为“否”)时,在步骤S806中,控制器130可检查存储器144中是否为另一存储块分配了存储目标存储块信息的区域。
当存储器144中未为另一存储块分配存储目标存储块信息的区域(即,步骤S806中为“否”)时,控制器130可分配存储器144中未分配为存储当前目标存储块的目标存储块信息的区域的存储区域,并且执行步骤S814至S828的操作。
当存储器144中为另一存储块分配了存储目标存储块信息的区域(即,步骤S806中为“是”)时,在步骤S808中,控制器130可确定是否将存储了存储块的目标存储块信息的区域分配为存储当前目标存储块的目标存储块信息的区域。
用于确定上述内容的标准可以是诸如分配计数值、分配时间和校正时间的信息。
控制器130可选择分配计数值较大的目标存储块信息或分配时间或校正时间较长的目标存储块信息,并且首先将存储对应目标存储块信息的区域分配为存储当前目标存储块的目标存储块信息的区域。下面将详细描述分配计数值。
控制器130可在步骤S810中对表示所选择存储区域的所选择目标存储块信息进行初始化,并且如步骤S812所示,可重新将存储被初始化的信息的区域分配为存储当前目标存储块的目标存储块信息的区域。在步骤S814至S828中,控制器130可例如针对每一个字线将字线访问信息存储在具有位图结构的目标存储块信息中,因此可累加预定值作为标称读取计数值,并且基于标称读取计数值执行读取回收操作。
具体地,在步骤S814中,控制器130可参考待从当前目标存储块信息中读取的与目标字线相对应的位值,检查是否先前访问了该目标字线。
根据本发明的实施例,对于当前目标存储块信息,位值“0”可表示先前未访问对应的字线,位值“1”可表示先前访问了对应的字线。
当位值为“0”(即,步骤S814中为“0”)时,在步骤S816中,控制器130可通过将当前目标存储块信息的位值设置为“1”来表示访问了该字线。
当位值为“1”(即,步骤S814中为“1”)时,在步骤S818中,控制器130可检查字线计数值是否等于或大于预定值。
字线计数值可表示目标存储块中访问字线的数量。在本实施例中,字线计数值可由目标存储块信息的位图中具有位值“1”的位的数量来表示。
当字线计数值等于或大于预定值(即,步骤S818中为“是”))时,可确定在发生重复访问之前,跨存储块的多个字线均匀地执行访问。因此,在步骤S820中,控制器130可在存储块的标称读取计数中累加小于或等于字线计数值的预定值。在步骤S822中,控制器130可对表示分配存储区域的目标存储块信息进行初始化。
当字线计数值小于预定值(即,步骤S818中为“否”)时,可确定在访问少量字线之后立即执行了重复访问。此时,干扰现象可能集中发生,因此可取的是准确地反映实际读取计数值。因此,在步骤S824中,控制器130可在不初始化目标存储块信息的情况下将“1”添加到标称读取计数值,并且将“1”添加到分配计数值。换言之,控制器130可增加标称读取计数值并增加分配计数值。
当对应于当前目标字线的位值为“1”时,可通过将“1”添加到标称读取计数值来反映当前目标字线的读取计数值。可将“1”添加到分配计数值,以表示在当前目标存储块中正在执行重复访问,而未初始化位图。
当未初始化当前目标存储块信息并且对对应存储块连续执行重复访问时,可增加分配计数值。当用于存储新存储块的目标存储块信息的存储器144的存储区域不足时,可初始化当前目标存储块信息,并且可分配存储器144中存储当前目标存储块信息的存储区域来存储新存储块的目标存储块信息。
当标称读取计数值超过预定阈值(即,步骤S826中为“是”)时,控制器130可在步骤S828中执行读取重写操作,并且完成基于读取命令的操作。当标称读取计数值未超过预定阈值(即,步骤S826中为“否”)时,控制器130可完成基于读取命令的操作。
根据本发明的实施例,目标存储块信息的位图的每一个位可将多个字线而非单个字线设置为字线组,以表示字线组中的每一个是否被访问。
下面参照图8再次描述根据本实施例的存储器系统的操作。
步骤S802至S812如上所述。
在步骤S814中,控制器130可参考待从目标存储块信息中读取的与目标字线所属的字线组相对应的位值,从而检查该字线是否先前已经被访问。
当位值为“0”(即,步骤S814中为“0”)时,可以表示未访问字线组的字线中的任意一个。在这种情况下,在步骤S816中,位值可被设置为“1”,以表示字线组的字线中的至少一个被访问。
当位值为“1”(即,步骤S814中为“1”)时,控制器130可检查字线计数值是否等于或大于预定值。在本实施例中,字线计数值可包括通过将位图的位值为“1”的位的数量乘以属于字线组的字线的数量而获得的值。
当字线计数值等于或大于预定值(即,步骤S818中为“是”)时,控制器130可在步骤S820中将预定值计数在目标存储块的标称读取计数值中,并且在步骤S822中初始化位图。
当字线计数值小于预定值(即,步骤S818中为“否”)时,控制器130可不初始化目标存储块信息。相反,控制器130可将属于字线组的字线的数量添加到标称读取计数值。此时,控制器130可将属于字线组的字线的数量而非“1”添加到标称读取计数值。进一步地,控制器130可将“1”添加到分配计数值。
步骤S826和S828如上所述。
当多个字线被设置为字线组,并且目标存储块信息的每一位或字线访问信息存储是否访问了字线组时,处理器134的吞吐量可能较低,因此可提高存储器系统110的性能。相反,当目标存储块信息的每一位或字线访问信息存储是否访问了单个字线时,可准确地检测是否访问了目标字线。
以下参照图9至图17详细描述根据本发明的实施例的应用上面参照图1至图8描述的包括存储器装置150和控制器130的存储器系统110的数据处理系统和电子装置。
图9是示意性地示出包括根据本实施例的存储器系统的数据处理系统的示例的示图。具体地,图9示意性地示出了应用了根据本实施例的存储器系统的存储卡系统6100。
参照图9,存储卡系统6100可包括存储器控制器6120、存储器装置6130和连接器6110。
更具体地,存储器控制器6120可被连接至通过非易失性存储器(NVM)实施的存储器装置6130,并被配置成访问存储器装置6130。例如,存储器控制器6120可被配置成控制存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可被配置成提供存储器装置6130和主机(未示出)之间的接口并驱动固件以控制存储器装置6130。也就是说,存储器控制器6120可对应于参照图1描述的存储器系统110的控制器130,并且存储器装置6130可对应于参照图1描述的存储器系统110的存储器装置150。
因此,如图1所示,存储器控制器6120可包括随机存取存储器(RAM)、处理单元、主机接口、存储器接口和错误校正单元。
存储器控制器6120可通过连接器6110与例如图1的主机102的外部装置通信。例如,如参照图1所述,存储器控制器6120可被配置成通过诸如以下的各种通信协议中的一种或多种与外部装置通信:通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(EDSI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WIFI以及蓝牙。因此,根据本实施例的存储器系统和数据处理系统可应用于有线/无线电子装置,或者特别是移动电子装置。
存储器装置6130可通过非易失性存储器来实施。例如,存储器装置6130可通过诸如以下的各种非易失性存储器装置来实施:可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋转移力矩磁性RAM(STT-MRAM)。
存储器控制器6120和存储器装置6130可被集成至单个半导体装置中。例如,存储器控制器6120和存储器装置6130可通过集成至单个半导体装置中构成固态驱动器(SSD)。此外,存储器控制器6120以及存储器装置6130可构成诸如以下的存储卡:PC卡(例如,个人计算机存储卡国际协会(PCMCIA))、标准闪存(CF)卡、智能媒体卡(例如,SM和SMC)、记忆棒、多媒体卡(例如,MMC、RS-MMC、微型MMC和eMMC)、数字安全(SD)卡(例如,SD、迷你SD、微型SD和SDHC)以及通用闪存(UFS)。
图10示意性地示出包括根据本实施例的存储器系统的数据处理系统6200的另一示例的图。
参照图10,数据处理系统6200可包括具有一个或多个非易失性存储器(NVM)的存储器装置6230和用于控制存储器装置6230的存储器控制器6220。数据处理系统6200可作为如参照图1所描述的诸如存储卡(例如,CF、SD、微型SD等)或USB装置的存储介质。存储器装置6230可对应于图1所示的存储器系统110中的存储器装置150,并且存储器控制器6220可对应于图1所示的存储器系统110中的控制器130。
存储器控制器6220可响应于主机6210的请求控制对存储器装置6230的读取操作、写入操作或擦除操作,并且存储器控制器6220可包括一个或多个中央处理单元(CPU)6221、诸如随机存取存储器(RAM)6222的缓冲存储器、错误校正码(ECC)电路6223、主机接口6224以及诸如NVM接口6225的存储器接口。
CPU 6221可控制对存储器装置6230的全部操作,例如读取操作、写入操作、文件系统管理操作和坏页面管理操作。RAM 6222可根据CPU 6221的控制来操作且用作工作存储器、缓冲存储器或高速缓冲存储器。当RAM 6222用作工作存储器时,通过CPU 6221处理的数据可被临时存储在RAM 6222中。当RAM 6222用作缓冲存储器时,RAM 6222可用于缓冲从主机6210传输到存储器装置6230的数据或从存储器装置6230传输到主机6210的数据。当RAM6222用作高速缓冲存储器时,RAM 6222可辅助存储器装置6230以高速运转。
ECC电路6223可对应于图1所示的控制器130的ECC 138。如参照图1所述,ECC电路6223可生成用于校正从存储器装置6230提供的数据的失效位或错误位的错误校正码(ECC)。ECC电路6223可对提供给存储器装置6230的数据执行错误校正编码,从而形成具有奇偶校验位的数据。奇偶校验位可被存储在存储器装置6230中。ECC电路6223可对从存储器装置6230输出的数据执行错误校正解码。此时,ECC电路6223可使用奇偶校验位来校正错误。例如,如参照图1所述,ECC电路6223可使用低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(BCH)码、涡轮码、里德-所罗门、卷积码、递归系统码(RSC)或诸如网格编码调制(TCM)或分组编码调制(BCM)的编码调制来校正错误。
存储器控制器6220可通过主机接口6224向主机6210传输数据和接收来自主机6210的数据,并通过NVM接口6225向存储器装置6230传输数据和接收来自存储器装置6230的数据。主机接口6224可通过并行高级技术附件(PATA)总线、串行高级技术附件(SATA)总线、小型计算机系统接口(SCSI)、通用串行总线(USB)、高速外围组件互连(PCIe)或NAND接口连接到主机6210。存储器控制器6220可利用诸如无线保真(WiFi)或长期演进(LTE)的移动通信协议具有无线通信功能。存储器控制器6220可连接到外部装置,例如主机6210或另一外部装置,并且然后将数据传输到外部装置和从外部装置接收数据。特别地,由于存储器控制器6220被配置成通过各种通信协议中的一种或多种与外部装置通信,因此根据本实施例的存储器系统和数据处理系统可被应用于有线和/或无线电子装置或特别是移动电子装置。
图11是示意性地示出包括根据本实施例的存储器系统的数据处理系统的另一示例的示图。具体地,图11示意性地示出了应用了根据本实施例的存储器系统的固态驱动器(SSD)6300。
参照图11,SSD 6300可包括控制器6320和包括多个非易失性存储器(NVM)的存储器装置6340。控制器6320可对应于图1的存储器系统110中的控制器130,并且存储器装置6340可对应于图1的存储器系统中的存储器装置150。
更具体地,控制器6320可通过多个通道CH1至CHi连接至存储器装置6340。控制器6320可包括一个或多个处理器6321、错误校正码(ECC)电路6322、主机接口6324、缓冲存储器6325和例如非易失性存储器接口6326的存储器接口。
缓冲存储器6325可临时存储从主机6310提供的数据或从包括在存储器装置6340中的多个闪速存储器NVM提供的数据,或者临时存储多个闪速存储器NVM的元数据,例如,包括映射表的映射数据。缓冲存储器6325可由诸如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双数据速率(DDR)SDRAM、低功率DDR(LPDDR)SDRAM和图形RAM(GRAM)的易失性存储器实现,或者由诸如铁电RAM(FRAM)、电阻式RAM(RRAM或ReRAM)、自旋转移力矩磁性RAM(STT-MRAM)和相变RAM(PRAM)的非易失性存储器实现。为便于描述,图8示出了缓冲存储器6325存在于控制器6320中。然而,缓冲存储器6325可存在于控制器6320的外部。
ECC电路6322可在编程操作期间计算待被编程到存储器装置6340的数据的错误校正码(ECC)值,在读取操作期间基于ECC值对从存储器装置6340读取的数据执行错误校正操作,并在失效数据恢复操作期间对从存储器装置6340恢复的数据执行错误校正操作。
主机接口6324可提供与诸如主机6310的外部装置的接口功能,并且非易失性存储器接口6326可提供与通过多个通道连接的存储器装置6340的接口功能。
此外,可提供应用了图1的存储器系统110的多个SSD 6300来实施数据处理系统,例如,独立磁盘冗余阵列(RAID)系统。此时,RAID系统可包括多个SSD 6300和用于控制多个SSD 6300的RAID控制器。当RAID控制器响应于从主机6310提供的写入命令执行编程操作时,RAID控制器可根据多个RAID级别,即,从主机6310提供的写入命令的RAID级别信息,在SSD 6300中选择一个或多个存储器系统或SSD 6300,并将对应于写入命令的数据输出到选择的SSD 6300。此外,当RAID控制器响应于从主机6310提供的读取命令执行读取操作时,RAID控制器可根据多个RAID级别,即,从主机6310提供的读取命令的RAID级别信息,在SSD6300中选择一个或多个存储器系统或SSD 6300,并将从所选择的SSD 6300读取的数据提供给主机6310。
图12是示意性地示出根据本实施例的包括存储器系统的数据处理系统的另一示例的示图。具体地,图12示意性地示出应用了根据本实施例的存储器系统的嵌入式多媒体卡(eMMC)6400。
参照图12,eMMC 6400可包括控制器6430和通过一个或多个NAND闪速存储器实施的存储器装置6440。控制器6430可对应于图1的存储器系统110中的控制器130,并且存储器装置6440可对应于图1的存储器系统110中的存储器装置150。
更具体地,控制器6430可通过多个通道连接至存储器装置6440。控制器6430可包括一个或多个内核6432、主机接口(I/F)6431和诸如NAND接口(I/F)6433的存储器接口。
内核6432可控制eMMC 6400的全部操作。主机接口6431可提供控制器6430和主机6410之间的接口功能。NAND接口6433可提供存储器装置6440和控制器6430之间的接口功能。例如,主机接口6431可用作并行接口,例如参照图1所描述的MMC接口。此外,主机接口6431可用作串行接口,例如超高速(UHS)-I和UHS-II接口。
图13至图16是示意性地示出包括根据本实施例的存储器系统的数据处理系统的其它示例的示图。具体地,图13至图16示意性地示出应用了根据本实施例的存储器系统的通用闪存(UFS)系统。
参照图13至图16,UFS系统6500、6600、6700和6800可分别包括主机6510、6610、6710和6810,UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830。主机6510、6610、6710和6810可用作包括移动电子装置的有线和/或无线电子装置的应用处理器,UFS装置6520、6620、6720和6820可用作嵌入式UFS装置。UFS卡6530、6630、6730和6830可用作外部嵌入式UFS装置或可移除UFS卡。
各个UFS系统6500、6600、6700和6800中的主机6510、6610、6710和6810,UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS协议与外部装置通信,例如与有线和/或无线电子装置或者特别是移动电子装置通信。UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可由图1所示的存储器系统110实现。例如,在UFS系统6500、6600、6700和6800中,UFS装置6520、6620、6720和6820可以参照图10至图12描述的数据处理系统6200、SSD 6300或eMMC 6400的形式来实施,并且UFS卡6530、6630、6730和6830可以参照图9描述的存储卡系统6100的形式来实施。
此外,在UFS系统6500、6600、6700和6800中,主机6510、6610、6710和6810,UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS接口,例如,MIPI(移动产业处理器接口)中的MIPI M-PHY和MIPI UniPro(统一协议)彼此通信。此外,UFS装置6520、6620、6720和6820与UFS卡6530、6630、6730和6830可通过除UFS协议以外的各种协议,例如,通用存储总线(USB)闪存驱动器(UFD)、多媒体卡(MMC)、安全数字(SD)、迷你SD和微型SD彼此通信。
在图13所示的UFS系统6500中,主机6510、UFS装置6520和UFS卡6530中的每一个可包括UniPro。主机6510可执行交换操作,以便与UFS装置6520和UFS卡6530通信。特别地,主机6510可通过例如UniPro处的L3交换的链路层交换与UFS装置6520或UFS卡6530通信。UFS装置6520和UFS卡6530可以通过在主机6510的UniPro处的链路层交换来彼此通信。在本实施例中,为便于描述,通过示例的方式描述了其中一个UFS装置6520和一个UFS卡6530连接到主机6510的配置。然而,多个UFS装置和UFS卡可并联或以星型形式连接至主机6510,并且多个UFS卡可并联或以星型形式连接至UFS装置6520,或者串联或以链型形式连接至UFS装置6520。
在图14所示的UFS系统6600中,主机6610、UFS装置6620和UFS卡6630中的每一个可包括UniPro,并且主机6610可通过执行交换操作的交换模块6640,例如,通过在UniPro处执行链路层交换例如L3交换的交换模块6640,与UFS装置6620或UFS卡6630通信。UFS装置6620和UFS卡6630可通过UniPro处的交换模块6640的链路层交换来彼此通信。在本实施例中,为便于描述,通过示例的方式描述了其中一个UFS装置6620和一个UFS卡6630连接到交换模块6640的配置。然而,多个UFS装置和UFS卡可并联或以星型形式连接至交换模块6640,并且多个UFS卡可串联或以链型形式连接至UFS装置6620。
在图15所示的UFS系统6700中,主机6710、UFS装置6720和UFS卡6730中的每一个可包括UniPro。主机6710可通过执行交换操作的交换模块6740,例如通过在UniPro中执行例如L3交换的链路层交换的交换模块6740来与UFS装置6720或UFS卡6730通信。UFS装置6720和UFS卡6730可通过UniPro处的交换模块6740的链路层交换来彼此通信,并且交换模块6740可在UFS装置6720内部或外部与UFS装置6720集成为一个模块。在本实施例中,为便于描述,通过示例的方式描述了其中一个UFS装置6720和一个UFS卡6730连接到交换模块6740的配置。然而,每个都包括交换模块6740和UFS装置6720的多个模块可并联或以星型形式连接至主机6710,或者串联或以链型形式彼此连接。此外,多个UFS卡可并联或以星型形式连接至UFS装置6720。
在图16所示的UFS系统6800中,主机6810、UFS装置6820和UFS卡6830中的每一个可包括M-PHY和UniPro。UFS装置6820可执行交换操作,以便与主机6810和UFS卡6830通信。特别地,UFS装置6820可以通过用于与主机6810通信的M-PHY和UniPro模块之间的交换操作和用于与UFS卡6830通信的M-PHY和UniPro模块之间的交换操作,例如通过目标标识符(ID)交换操作来与主机6810或UFS卡6830通信。主机6810和UFS卡6830可通过UFS装置6820的M-PHY和UniPro模块之间的目标ID交换来彼此通信。在本实施例中,为便于描述,通过示例的方式描述了其中一个UFS装置6820连接到主机6810和一个UFS卡6830连接到UFS装置6820的配置。然而,多个UFS装置可并联或以星型形式连接至主机6810,或串联或以链型形式连接至主机6810,并且多个UFS卡可并联或以星型形式连接至UFS装置6820,或串联或以链型形式连接至UFS装置6820。
图17是示意性地示出包括根据本发明的实施例的存储器系统的数据处理系统的另一示例的示图,并且更特别地,示出应用了根据本实施例的存储器系统的用户系统6900的示图。
参照图17,用户系统6900可包括用户接口6910、存储器模块6920、应用处理器6930、网络模块6940、存储模块6950。
更具体地,应用处理器6930可驱动包括在例如操作系统(OS)的用户系统6900中的部件,并且包括控制包括在用户系统6900中的部件的控制器、接口、图形引擎。应用处理器6930可被设置成片上系统(SoC)。
存储器模块6920可以用作用户系统6900的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块6920可包括诸如动态RAM(DRAM)、同步DRAM(SDRAM)、双数据速率(DDR)SDRAM、DDR2SDRAM、DDR3SDRAM、低功率DDR(LPDDR)SDRAM、LPDDR2SDRAM或LPDDR3SDRAM的易失性随机存取存储器(RAM),或诸如相变RAM(PRAM)、电阻式RAM(ReRAM)、磁阻RAM(MRAM)或铁电RAM(FRAM)的非易失性RAM。例如,可基于堆叠式封装(POP)来封装和安装应用处理器6930和存储器模块6920。
网络模块6940可与外部装置通信。例如,网络模块6940不仅可支持有线通信,还可支持诸如以下的各种无线通信协议:码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(Wimax)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示(WI-DI),从而与包括移动电子装置的有线/无线电子装置通信。因此,根据本发明的实施例,存储器系统和数据处理系统可应用于有线和/或无线电子装置。网络模块6940可被包括在应用处理器6930中。
存储模块6950可存储数据,例如从应用处理器6930接收的数据,然后可将所存储的数据传输到应用处理器6930。存储模块6950可由诸如以下的非易失性半导体存储器装置实现:相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪存、NOR闪存和3维NAND闪存,并且被设置为诸如用户系统6900的存储卡或外部驱动器的可移除存储介质。存储模块6950可对应于参照图1描述的存储器系统110。此外,存储模块6950可被实施为如上参照图11至图16所述的SSD、eMMC和UFS。
用户接口6910可包括用于向应用处理器6930输入数据或命令或者用于将数据输出到外部装置的接口。例如,用户接口6910可包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、发光二极管(LED)、扬声器和马达的用户输出接口。
此外,当图1的存储器系统110应用于用户系统6900的移动电子装置时,应用处理器6930可控制移动电子装置的全部操作,并且网络模块6940可作为用于控制与外部装置的有线和/或无线通信的通信模块。用户接口6910可在移动电子装置的显示和触摸模块上显示通过处理器6930处理的数据或支持从触摸面板接收数据的功能。
虽然已经针对具体实施例描述了本发明,但是对于本领域技术人员显而易见的是,在不脱离如所附权利要求所限定的本发明的精神和范围的情况下,可进行各种改变和修改。
Claims (20)
1.一种存储器系统的操作方法,包括:
在包括重复访问字线的存储块中的每一个的标称访问计数值中,累加访问字线的数量或预定访问计数值中的任意一个;以及
基于所述标称访问计数值对所述存储块中的每一个执行读取回收操作。
2.根据权利要求1所述的操作方法,进一步包括:
存储包括所述访问字线的数量的多条存储块信息。
3.根据权利要求2所述的操作方法,进一步包括:
初始化所述存储块信息。
4.根据权利要求2所述的操作方法,其中所述存储块信息进一步包括待访问的字线的物理地址。
5.根据权利要求2所述的操作方法,其中所述多条存储块信息包括所述存储块中的每一个的一条或多条存储块信息。
6.根据权利要求1所述的操作方法,进一步包括:存储多条存储块信息,所述多条存储块信息包括关于所述访问字线的信息。
7.根据权利要求6所述的操作方法,其中所述多条存储块信息包括位图结构。
8.根据权利要求7所述的操作方法,其中所述位图的每一位包括一个或多个字线的访问信息。
9.根据权利要求6所述的操作方法,进一步包括:
初始化一条或多条存储块信息。
10.根据权利要求9所述的操作方法,进一步包括:
将存储初始化的一条或多条存储块信息的存储区域分配为存储新存储块的存储块信息的区域。
11.根据权利要求9所述的操作方法,进一步包括:
在所述多条存储块信息之中选择待初始化的存储块信息。
12.一种存储器系统,包括:
多个存储块;以及
控制器,在包括重复访问字线的存储块中的每一个的标称访问计数值中,累加访问字线的数量或预定访问计数值中的任意一个,并且基于所述标称访问计数值对所述存储块中的每一个执行读取回收操作。
13.根据权利要求12所述的存储器系统,其中所述控制器存储包括所述访问字线的数量的多条存储块信息。
14.根据权利要求13所述的存储器系统,其中所述控制器初始化所述多条存储块信息。
15.根据权利要求13所述的存储器系统,其中所述多条存储块信息进一步包括待访问的字线的物理地址。
16.根据权利要求13所述的存储器系统,其中所述多条存储块信息包括所述存储块中的每一个的一条或多条存储块信息。
17.根据权利要求12所述的存储器系统,其中所述控制器存储多条存储块信息,所述多条存储块信息包括关于所述访问字线的信息。
18.根据权利要求17所述的存储器系统,其中所述存储块信息包括位图结构,并且所述位图的每一位包括一个或多个字线的访问信息。
19.根据权利要求17所述的存储器系统,其中所述控制器初始化一条或多条存储块信息。
20.根据权利要求19所述的存储器系统,其中所述控制器将存储初始化的一条或多条存储块信息的存储区域分配为存储新存储块的存储块信息的区域。
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