CN109992524B - 控制器和其操作方法以及存储器系统 - Google Patents

控制器和其操作方法以及存储器系统 Download PDF

Info

Publication number
CN109992524B
CN109992524B CN201811008165.8A CN201811008165A CN109992524B CN 109992524 B CN109992524 B CN 109992524B CN 201811008165 A CN201811008165 A CN 201811008165A CN 109992524 B CN109992524 B CN 109992524B
Authority
CN
China
Prior art keywords
mapping data
data
information
memory device
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811008165.8A
Other languages
English (en)
Other versions
CN109992524A (zh
Inventor
边谕俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN109992524A publication Critical patent/CN109992524A/zh
Application granted granted Critical
Publication of CN109992524B publication Critical patent/CN109992524B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3802—Instruction prefetching
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G06F2212/1024—Latency reduction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/202—Non-volatile memory
    • G06F2212/2022—Flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G06F2212/602—Details relating to cache prefetching
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G06F2212/608—Details relating to cache mapping
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/65—Details of virtual memory and virtual address translation
    • G06F2212/654—Look-ahead translation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本发明涉及一种控制器，该控制器包括：地址管理器，适于映射指示连续映射数据的起始映射数据的第一信息以及指示连续映射数据的数量的第二信息，并且适于存储第一信息和第二信息；以及处理器，适于当接收到针对目标映射数据的读取请求时，控制存储器装置基于第一信息和第二信息从存储器装置的元区域读出目标映射数据。

Description

控制器和其操作方法以及存储器系统
相关申请的交叉引用
本申请要求于2018年1月3日提交的申请号为10-2018-0000529的韩国专利申请的优先权，其公开通过引用整体并入本文。
技术领域
本发明的各个示例性实施例总体涉及一种控制器以及存储器系统。特别地，示例性实施例涉及一种能够高效地管理数据的控制器、其操作方法以及包括控制器的存储器系统。
背景技术
计算环境范例正在朝向使得能够随时随地使用计算系统的普适计算转变。因此，对于诸如移动电话、数码相机和膝上型计算机的便携式电子装置的需求正在增长。那些电子装置通常包括作为数据存储装置的使用存储器装置的存储器系统。数据存储装置可以用作便携式电子装置的主存储器单元或辅助存储器单元。
与具有机械驱动单元的硬盘装置相比，由于数据存储装置使用不具有机械驱动单元(例如，具有读取/写入头的机械臂)的存储器装置，因此数据存储装置具有优异的稳定性和耐用性。而且，数据存储装置具有比硬盘装置更快的数据访问速率和低功耗。在根据本发明的一个实施例中，具有这种优点的数据存储装置包括通用串行总线(USB)存储器装置、不同接口的存储卡、固态硬盘(SSD)等。
发明内容
本发明的各个实施例涉及一种能够管理映射数据的序列并且基于映射数据的序列高效地读取映射数据的控制器和一种存储器系统。
根据本发明的实施例，一种控制器可以包括：地址管理器，适于映射指示连续映射数据的起始映射数据的第一信息以及指示连续映射数据的数量的第二信息，并且适于存储第一信息和第二信息；以及处理器，适于当接收到针对目标映射数据的读取请求时，控制存储器装置基于第一信息和第二信息从存储器装置的元区域读出目标映射数据。
根据本发明的实施例，一种操作控制器的方法可以包括：映射指示连续映射数据的起始映射数据的第一信息以及指示连续映射数据的数量的第二信息，并且存储第一信息和第二信息；并且当接收到针对目标映射数据的读取请求时，控制存储器装置基于第一信息和第二信息从存储器装置的元区域读出目标映射数据。
根据本发明的实施例，一种存储器系统可以包括：存储器装置，包括适于存储映射数据的元区域和适于存储用户数据的用户区域；以及控制器，适于控制存储器装置，其中控制器包括：地址管理器，适于映射指示连续映射数据的起始映射数据的第一信息以及指示连续映射数据的数量的第二信息，并且适于存储第一信息和第二信息；以及处理器，适于当接收到针对目标映射数据的读取请求时，控制存储器装置基于第一信息和第二信息从存储器装置的元区域读出目标映射数据。
根据本发明的实施例，一种存储器系统可以包括：存储器装置，包括适于存储多个映射数据的元区域；以及控制器，适于控制存储器装置，其中控制器包括：地址管理器，适于生成包括第一信息和第二信息的表，第一信息指示多个映射数据中的每一个并且第二信息指示多个映射数据中的每一个是否是连续映射数据以及连续映射数据的数量；以及处理器，适于当接收到读取请求时，基于第一信息和第二信息对多个映射数据之中的目标映射数据进行确定并且控制存储器装置读取目标映射数据。
附图说明
在本文中将参考附图进行描述，其中在若干视图中相同的附图标记指代相同的部件，并且其中：
图1是示出根据本公开的实施例的包括存储器系统的数据处理系统的框图；
图2是示出图1所示的存储器系统的存储器装置的配置的示意图；
图3是示出图2所示的存储器装置中的存储块的存储器单元阵列的配置的电路图；
图4是示出图2所示的存储器装置的示例性三维结构的示意图；
图5是示出根据本公开的实施例的存储器系统的框图；
图6是示出根据本公开的实施例的控制器的操作的流程图；
图7是示出根据本公开的实施例的控制器的操作的流程图；以及
图8至图16是示意性示出根据本发明的各个实施例的数据处理系统的应用示例的示图。
具体实施方式
以下参照附图更详细地描述本公开的各种示例。本公开可以以不同的其它实施例、形式和变型来实现并且不应被解释为限于本文阐述的实施例。相反，提供所描述的实施例使得本公开将完整和全面并将本公开充分地传达给本发明所属领域的技术人员。在整个本公开中，相同的附图标记在本公开的各个附图和示例中表示相同的部件。注意的是，对“实施例”的参考不一定意味着仅针对一个实施例，并且对“实施例”的不同参考不一定针对相同的实施例。
将理解的是，虽然可在本文中使用术语“第一”、“第二”、“第三”等来描述各个元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，以下所述的第一元件也可被称为第二元件或第三元件。
附图不一定按比例绘制，并且在一些情况下，为了清楚地说明实施例的特征，比例可能已经被夸大。当一个元件被称为连接或联接到另一元件时，应当理解的是，前者可以直接连接或直接联接到后者，或者前者通过它们之间的中间元件电连接或电联接到后者。
将进一步理解的是，当元件被称为“连接至”或“联接到”另一元件时，它可直接在其它元件上、连接至或联接到其它元件，或者可存在一个或多个中间元件。此外，还将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。
本文使用的术语仅仅是为了描述特定实施例的目的，并不旨在限制本发明。
如本文所使用的，除非上下文另有明确说明，否则单数形式也旨在包括复数形式并且反之亦然。
将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，其说明所陈述元件的存在，并不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和全部组合。
除非另有定义，否则本文使用的包括技术术语和科学术语的所有术语具有与本发明所属领域的普通技术人员基于本公开所通常理解的含义相同的含义。将进一步理解的是，诸如在常用字典中定义的那些术语的术语应当被解释为具有与其在本公开和相关技术语境中的含义一致的含义，并且将不以理想化或过于正式的意义来解释，除非本文中明确地这样定义。
在下面的描述中，为了提供对本发明的全面理解，描述了大量具体细节。本发明可在没有一些或全部这些具体细节的情况下被实施。在其它情况下，为了避免不必要地模糊本发明，未详细地描述公知的进程结构和/或进程。
还注意的是，在一些情况下，如对于相关领域的技术人员显而易见的是，除非另有明确说明，否则结合一个实施例所描述的特征或元件可单独使用或与另一个实施例的其它特征或元件组合使用。
图1是示出根据本发明的实施例的数据处理系统100的框图。
参照图1，数据处理系统100可包括被可操作地联接至存储器系统110的主机102。
在根据本发明的一个实施例中，例如，主机102可以包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置或诸如台式计算机、游戏机、电视(TV)和投影仪等的非便携式电子装置。
存储器系统110可以响应于来自主机102的请求来操作或执行具体功能或操作，并且特别地，存储待由主机102访问的数据。存储器系统110可以用作主机102的主存储器系统或辅助存储器系统。根据主机接口的协议，存储器系统110可以利用可以与主机102电联接的各种类型的存储装置中的任何一种来实施。合适的存储装置的非限制性示例包括：固态硬盘(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、尺寸减小的MMC(RS-MMC)和微型-MMC、安全数字(SD)卡、迷你-SD和微型-SD、通用串行总线(USB)存储装置、通用闪存(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等。
存储器系统110的存储装置可利用诸如以下的易失性存储器装置来实施：动态随机存取存储器(DRAM)和静态RAM(SRAM)和/或存储器系统110的存储装置可利用诸如以下的非易失性存储器装置来实施：只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM或ReRAM)和/或闪速存储器。
存储器系统110可以包括控制器130和存储器装置150。存储器装置150可以存储待由主机102访问的数据，并且控制器130可以控制将数据存储在存储器装置150中。
控制器130和存储器装置150可被集成到单个半导体装置中，单个半导体装置可被包括在如上所例示的各种类型的存储器系统中。
存储器系统110可被配置成以下的一部分：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储装置、能够在无线环境下传输和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息处理网络的各种电子装置之一、射频识别(RFID)装置或配置计算系统的各种部件之一。
存储器装置150可以是非易失性存储器装置，并且即使在不供应电力时也可保留其中存储的数据。存储器装置150可通过写入操作来存储从主机102提供的数据，并且通过读取操作将存储在其中的数据提供给主机102。存储器装置150可包括多个存储块152至156，存储块152至156中的每一个可包括多个页面。每一个页面可包括与多个字线(WL)电联接的多个存储器单元。
控制器130可控制存储器装置150的诸如读取操作、写入操作、编程操作和擦除操作的全部操作。例如，控制器130可响应于来自主机102的请求来控制存储器装置150。控制器130可将从存储器装置150读取的数据提供给主机102，和/或可将由主机102提供的数据存储到存储器装置150中。
控制器130可包括主机接口(I/F)132、处理器134、错误校正码(ECC)部件138、电源管理单元(PMU)140、存储器接口(I/F)142以及存储器144，其全部经由内部总线可操作地联接。
主机接口132可处理从主机102提供的命令和数据，并可通过诸如以下的各种接口协议中的至少一种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-e或PCIe)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。
ECC部件138可在读取操作期间检测并校正从存储器装置150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC部件138可不校正错误位，而是可输出指示校正错误位失败的错误校正失败信号。
ECC部件138可基于诸如以下的编码调制执行错误校正操作：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)以及分组编码调制(BCM)等。然而，本实施例不限于此。即，ECC部件138可包括用于基于上述代码中的至少一个来执行错误校正操作的电路、模块、系统或装置中的所有或一些。
PMU 140可提供和管理控制器130的电力。
存储器接口142可以用作用于处理在控制器130和存储器装置150之间传输的命令和数据的接口，以使控制器130响应于从主机102传送的请求来控制存储器装置150。在当存储器装置150是闪速存储器时，并且特别地，当存储器装置150是NAND闪速存储器时的情况下，存储器接口142可以在处理器134的控制下生成用于存储器装置150的控制信号并可以处理被输入到存储器装置150中或从存储器装置150输出的数据。
存储器144可用作存储器系统110和控制器130的工作存储器，并且可存储用于操作或驱动存储器系统110和控制器130的临时数据或交易数据。控制器130可响应于来自主机102的请求控制存储器装置150。控制器130可将从存储器装置150读取的数据传送到主机102中，并且将通过主机102输入的数据存储到存储器装置150中。存储器144可用于存储控制器130和存储器装置150执行这些操作所需的数据。
存储器144可利用易失性存储器来实施。存储器144可利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。虽然图1例示被设置在控制器130内部的存储器144，但是本公开不限于此。也就是说，存储器144可位于控制器130的内部或外部。例如，存储器144可由具有用于传递在存储器144和控制器130之间传递的数据和/或信号的存储器接口的外部易失性存储器来实施。
处理器134可控制存储器系统110的全部操作。处理器134可驱动或执行固件来控制存储器系统110的全部操作。固件可以被称为闪存转换层(FTL)。
FTL可执行主机102和存储器装置150之间的接口连接操作。主机102可通过FTL将针对写入操作和读取操作的请求传输到存储器装置150。
FTL可管理地址映射、垃圾收集、损耗均衡等操作。特别地，FTL可存储映射数据。因此，控制器130可通过映射数据将从主机102提供的逻辑地址映射到存储器装置150的物理地址。由于地址映射操作，存储器装置150可如普通装置那样执行操作。此外，通过基于映射数据的地址映射操作，当控制器130更新特定页面的数据时，由于闪速存储器装置的特性，控制器130可将新数据编程到另一空页面并且可使特定页面的旧数据无效。进一步地，控制器130可将新数据的映射数据存储到FTL中。
处理器134可利用微处理器或中央处理单元(CPU)来实施。存储器系统110可包括一个或多个处理器134。
管理单元(未示出)可被包括在处理器134中。管理单元可执行存储器装置150的坏块管理。管理单元可发现存储器装置150中包含的不符合进一步使用的要求的坏存储块，并对坏存储块执行坏块管理。当存储器装置150为例如NAND闪速存储器的闪速存储器时，由于NAND逻辑功能的特性，在写入操作期间，例如，在编程操作期间，可能发生编程失败。在坏块管理期间，编程失败的存储块或坏存储块的数据可被编程到新的存储块中。坏块可使具有3D堆叠结构的存储器装置150的利用效率和存储器系统110的可靠性严重劣化，因此需要可靠的坏块管理。
图2是示出存储器装置150的示意图。
参照图2，存储器装置150可包括多个存储块BLOCK0至BLOCKN-1，并且块BLOCK0至BLOCKN-1中的每一个可包括多个页面，例如2M个页面，页面的数量可根据电路设计而变化。根据每个存储器单元中可存储或表达的位数，存储器装置150可包括多个存储块，如单层单元(SLC)存储块和多层单元(MLC)存储块。SLC存储块可包括利用每一个都能够存储1位数据的存储器单元实施的多个页面。MLC存储块可包括利用每一个都能够存储例如两位或更多位数据的多位数据的存储器单元实施的多个页面。包括利用每一个都能够存储3位数据的存储器单元实施的多个页面的MLC存储块可被定义为三层单元(TLC)存储块。
图3是示出存储器装置150中的存储块330的电路图。
参照图3，存储块330可对应于包括在存储器系统110的存储器装置150中的多个存储块152至156中的任何一个。
参照图3，存储器装置150的存储块330可包括分别电联接到位线BL0至BLm-1的多个单元串340。每列单元串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0至MCn-1可串联地电联接在选择晶体管DST和SST之间。各个存储器单元MC0至MCn-1可由每一个都可存储1位信息的单层单元(SLC)或者由每一个都可存储多位数据信息的多层单元(MLC)来配置。串340可分别电联接到对应的位线BL0至BLm-1。作为参照，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，“CSL”表示公共源极线。
虽然图3仅示出了存储块330包括NAND闪速存储器单元，但注意的是，根据本实施例的存储器装置150的存储块330不限于NAND闪速存储器。存储块330可通过NOR闪速存储器、其中组合了至少两种存储器单元的混合闪速存储器或其中控制器被内置在存储器芯片中的1-NAND闪速存储器实现。半导体装置的操作特性不仅可被应用于其中电荷存储层由导电浮栅配置的闪速存储器装置，而且可被应用于其中电荷存储层由电介质层配置的电荷撷取闪存(CTF)。
存储器装置150的电源电路310可提供待根据操作模式而被提供给各个字线的例如编程电压、读取电压和通过电压的字线电压以及待提供给例如其中形成有存储器单元的阱区的体材料(bulk)的电压。电源电路310可在控制电路(未示出)的控制下执行电压生成操作。电源电路310可生成多个可变读取电压以生成多个读取数据，在控制电路的控制下选择存储器单元阵列的存储块或扇区中的一个，选择所选择的存储块的字线中的一个，并将字线电压提供给所选择的字线和未选择的字线。
存储器装置150的读取和写入(读取/写入)电路320可由控制电路控制，并且可根据操作模式用作读出放大器或写入驱动器。在验证操作或正常读取操作期间，读取/写入电路320可用作读出放大器，其用于从存储器单元阵列读取数据。在编程操作期间，读取/写入电路320可用作根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。在编程操作期间，读取/写入电路320可从缓冲器(未示出)接收待被存储到存储器单元阵列中的数据，并根据接收的数据驱动位线。读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322至326，并且页面缓冲器322至326中的每一个可包括多个锁存器(未示出)。
图4是示出存储器装置150的三维(3D)结构的示意图。
虽然图4示出3D结构，但应当注意的是，存储器150可由二维(2D)或3D存储器装置来实施。具体地，如图4所示，存储器装置150可被实施为具有3D堆叠结构的非易失性存储器装置。当存储器装置150具有3D结构时，存储器装置150可包括多个存储块BLK0至BLKN-1，其每一个具有3D结构(或垂直结构)。
再次参照图1，当主机102向控制器130发出读取请求时，控制器130可以检测对应于读取请求的逻辑块地址，并且可以从存储在存储器装置150的元区域中的映射数据缓存与逻辑块地址相对应的物理地址的位置。然而，当映射数据没有被存储在存储器装置150的元区域中时，即，当发生缓存未命中(miss)时，控制器130可以搜索并读取存储在存储器装置150的用户区域中的物理地址的位置。然而，这种操作使得控制器130执行读取操作的性能劣化。进一步地，这种缓存未命中对控制器的开销产生不利影响，并且因此应当改进。
根据本发明的实施例，控制器130可以减少在产生连续数据的连续读取操作期间由缓存未命中而引起的开销。进一步地，根据本发明的实施例，控制器130可以针对连续数据高效地执行读取操作。将参照图5至图7描述本发明的实施例。
图5是示出根据本发明实施例的存储器系统，例如图1的存储器系统110，的框图。
参照图5，如图1所示，存储器系统110可以包括控制器130和存储器装置150。控制器130可以包括处理器134和地址管理器510。存储器装置150的单元阵列330可以被划分为用于存储映射数据的元区域570和用于存储用户数据的用户区域590。为了方便，假设以段为单位来配置映射数据。
地址管理器510可以生成表示映射数据是否是连续的连续性表530。地址管理器510可以生成连续性表530，使得从起始映射数据START MAP DATA开始连续的、连续映射数据的数量对应于起始映射数据START MAP DATA。换言之，地址管理器510可以生成指示连续映射数据的起始映射数据的第一信息和指示连续映射数据的数量的第二信息，并且将第一信息和第二信息存储在连续性表530中。例如，假设连续映射数据包括第一映射数据MD1至第五映射数据MD5。地址管理器510可以将指示连续映射数据的起始映射数据的第一映射数据MD1和指示连续映射数据的数量的值五(5)存储在连续性表530中，从而指示连续映射数据包括从第一映射数据MD1开始的五(5)个映射数据。而且，地址管理器510可以将第二映射数据MD2和值四(4)存储在连续性表530中，从而指示连续映射数据包括从第二映射数据MD2开始的四(4)个映射数据。以相同的方式，地址管理器510可以将第三映射数据MD3和值三(3)、第四映射数据MD4和值二(2)、以及第五映射数据MD5和值一(1)存储在连续性表530中。进一步地，图5例示了连续性表530，其中该连续性表530表示了第六映射数据MD6和相应值零(0)，以指示第六映射数据MD6不是连续映射数据。图5还例示了连续性表530，其中该连续性表530表示了第七映射数据MD7和相应值二(2)，以指示包括第七映射数据MD7和第八映射数据MD8的另一连续映射数据。
处理器134可以缓存存储在存储器装置150的元区域570中的映射数据。然而，如上所述，在发生缓存未命中时，处理器134可以搜索存储在存储器装置150的用户区域590中的数据以检测映射数据。进一步地，地址管理器510可以基于检测到的映射数据周期性地更新连续性表530。
处理器134可以控制存储器装置150根据连续性表530从元区域570读取连续映射数据。而且，处理器134可以根据连续性表530预获取(prefetch)连续映射数据。处理器134可以控制存储器装置150基于连续映射数据的连续性，对目标映射数据高效地执行读取操作。例如，当提供针对第一映射数据MD1至第五映射数据MD5的读取请求时，处理器134可以控制存储器装置150通过检测第一映射数据MD1而读出从第一映射数据MD1开始的所有五(5)个映射数据(即，第一映射数据MD1至第五映射数据MD5)。在读出第一映射数据MD1时，处理器134可以控制存储器装置150准备针对第二映射数据MD2的读取操作。以相同的方式，处理器134可以控制存储器装置150根据连续性表530读出第二映射数据MD2至第五映射数据MD5。进一步地，当提供针对第三映射数据MD3的读取请求时，处理器134可以控制存储器装置150通过检测连续性表530中的第三映射数据MD3而读出从第三映射数据MD3开始的三(3)个映射数据(即，第三映射数据MD3至第五映射数据MD5)。在读出第三映射数据MD3时，处理器134可以控制存储器装置150准备针对第四映射数据MD4的读取操作。根据本发明的实施例，控制器130可以通过预测的读取操作或预获取操作来减少搜索和读出映射数据所需的时间。
处理器134可以更新存储在存储器装置150中的映射数据。处理器134可以基于由地址管理器510管理的连续性表530，来读取和校正存储在存储器装置150中的映射数据。
图6是示出根据本发明的实施例的控制器，例如图5的控制器130，的操作的流程图。特别地，图6示意性地示出地址管理器510更新连续性表530的操作。
在步骤S601处，处理器134可以从存储器装置150的元区域570缓存作为更新目标的目标映射数据。即，处理器134可以检测目标映射数据。
在步骤S603处，处理器134可以确定是否发生针对目标映射数据的缓存未命中。当目标映射数据被存储在存储器装置150的元区域570中时，处理器134可以缓存目标映射数据。然而，当目标映射数据没有被存储在存储器装置150的元区域570中时，处理器134可以不缓存目标映射数据，这被称为缓存未命中。
当发生缓存未命中时(在步骤S603处为“是”)，在步骤S605处，处理器134可以控制存储器装置150单独地读出与存储在存储器装置150的用户区域590中的数据相对应的目标映射数据。
当成功地缓存目标映射数据时(在步骤S603处为“否”)，在步骤S607处，处理器134可以检查缓存的目标映射数据。
在步骤S609处，在执行步骤S605或步骤S607之后，处理器134可以基于目标映射数据更新存储在地址管理器510中的连续性表530。
图7是示出根据本发明的实施例的控制器，例如图5的控制器130，的操作的流程图。特别地，图7示出基于连续性表530的读取操作。为了方便，假设主机102发出针对目标映射数据的读取请求。
在步骤S701处，处理器134可以检查连续性表530，其中与读取请求相对应的目标映射数据的连续性信息存储在连续性表530中。
在步骤S703处，处理器134可以通过在连续性表530中检查与目标映射数据相对应的连续映射数据的数量，来确定目标映射数据是否是连续映射数据。当与目标映射数据相对应的连续映射数据的数量具有值零(0)时，可以确定目标映射数据不是连续映射数据。当与目标映射数据相对应的连续映射数据的数量具有非零值时，可以确定目标映射数据是连续映射数据。
当目标映射数据被确定为连续数据时(在步骤S703处为“是”)，在步骤S705处，处理器134可以控制存储器装置150读出目标映射数据。
在步骤S707处，处理器134可以基于连续性表530，根据目标映射数据的连续性预获取包括目标映射数据的连续映射数据。
当目标映射数据被确定为不是连续数据时(在步骤S703处为“否”)，在步骤S709处，处理器134可以控制存储器装置150仅读出目标映射数据。
根据本发明的实施例，控制器130可以根据连续映射数据的数量信息高效地读取连续映射数据。因此，可以减少在读取操作期间可能产生的开销。
在下文中，将参照图8至图16详细描述由包括以上通过参照图1至图7描述的存储器装置150和控制器130的存储器系统110构成的数据处理系统和电子装置。
图8至图16是示意性示出根据各个实施例的图1至图7的数据处理系统的应用示例的示图。
图8是示意性地示出包括根据实施例的存储器系统的数据处理系统的示例的示图。图8示意性地示出包括根据实施例的存储器系统的存储卡系统6100。
参照图8，存储卡系统6100可包括存储器控制器6120、存储器装置6130和连接器6110。
更具体地，存储器控制器6120可连接到存储器装置6130，并可被配置成访问存储器装置6130。存储器装置6130可由非易失性存储器(NVM)实现。作为示例而非限制，存储器控制器6120可被配置成控制对存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可被配置成提供存储器装置6130和主机(未示出)之间的接口和/或驱动固件以控制存储器装置6130。也就是说，存储器控制器6120可对应于参照图1至图7所述的存储器系统110中的控制器130，而存储器装置6130可对应于参照图1至图7所述的存储器装置150。
因此，如图1所示，存储器控制器6120可包括随机存取存储器(RAM)、处理器、主机接口、存储器接口和错误校正部件。存储器控制器6120可进一步包括图1所述的元件。
存储器控制器6120可通过连接器6110与例如图1的主机102的外部装置通信。例如，如参照图1所述，存储器控制器6120可被配置成通过诸如以下的各种通信协议中的一种或多种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(EDSI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、无线保真(Wi-Fi或WiFi)和蓝牙。因此，根据实施例的存储器系统和数据处理系统可被应用于有线和/或无线电子装置，或者特别是移动电子装置。
存储器装置6130可由易失性存储器来实施。例如，存储器装置6130可由诸如以下的各种非易失性存储器装置来实施：可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋力矩转移磁性RAM(STT-MRAM)。存储器装置6130可包括如在图1的存储器装置150中的多个管芯。
存储器控制器6120和存储器装置6130可被集成到单个半导体装置中。例如，存储器控制器6120和存储器装置6130可通过被集成到单个半导体装置中而构成固态硬盘(SSD)。此外，存储器控制器6120和存储器装置6130可构成存储卡，诸如PC卡(例如，个人计算机存储卡国际协会(PCMCIA))、标准闪存(CF)卡、智能媒体卡(例如，SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、微型MMC和eMMC)、安全数字(SD)卡(例如，SD、迷你SD、微型SD和SDHC)和通用闪速存储器(UFS)。
图9是示意性地示出包括根据实施例的存储器系统的数据处理系统6200的另一示例的示图。
参照图9，数据处理系统6200可包括具有一个或多个非易失性存储器(NVM)的存储器装置6230和用于控制存储器装置6230的存储器控制器6220。数据处理系统6200可用作如参照图1所述的诸如存储卡(例如，CF、SD、微型SD等)或USB装置的存储介质。存储器装置6230可对应于图1至图7所述的存储器系统110中的存储器装置150，并且存储器控制器6220可对应于图1至图7所述的存储器系统110中的控制器130。
存储器控制器6220可响应于主机6210的请求来控制对存储器装置6230的读取操作、写入操作或擦除操作，并且存储器控制器6220可包括一个或多个中央处理单元(CPU)6221、诸如随机存取存储器(RAM)6222的缓冲存储器、错误校正码(ECC)电路6223、主机接口6224和诸如NVM接口6225的存储器接口。
CPU 6221可控制对存储器装置6230的操作，例如读取操作、写入操作、文件系统管理操作和坏页面管理操作。RAM 6222可根据CPU6221的控制来操作，并且用作工作存储器、缓冲存储器或高速缓冲存储器。当RAM 6222用作工作存储器时，由CPU 6221处理的数据可被临时存储在RAM 6222中。当RAM 6222用作缓冲存储器时，RAM6222可用于缓冲从主机6210传输至存储器装置6230的数据或从存储器装置6230传输至主机6210的数据。当RAM 6222用作高速缓冲存储器时，RAM 6222可辅助存储器装置6230以高速运行。
ECC电路6223可对应于图1所示的控制器130的ECC部件138。如参照图1所述，ECC电路6223可生成用于校正从存储器装置6230提供的数据的失效位或错误位的错误校正码(ECC)。ECC电路6223可对提供给存储器装置6230的数据执行错误校正编码，由此形成具有奇偶校验位的数据。奇偶校验位可存储在存储器装置6230中。ECC电路6223可对从存储器装置6230输出的数据执行错误校正解码。在该情况下，ECC电路6223可使用奇偶校验位来校正错误。例如，如参照图1所述，ECC电路6223可使用低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(BCH)码、turbo码、里德-所罗门码、卷积码、递归系统码(RSC)或诸如网格编码调制(TCM)或分组编码调制(BCM)的编码调制来校正错误。
存储器控制器6220可通过主机接口6224将数据传输到主机6210和/或从主机6210接收数据或信号，并且通过NVM接口6225将数据传输到存储器装置6230和/或从存储器装置6230接收数据或信号。主机接口6224可通过并行高级技术附件(PATA)总线、串行高级技术附件(SATA)总线、小型计算机系统接口(SCSI)、通用串行总线(USB)、高速外围组件互连(PCIe)或NAND接口连接到主机6210。存储器控制器6220可具有诸如无线保真(WiFi)或长期演进(LTE)的移动通信协议的无线通信功能。存储器控制器6220可连接到例如主机6210或另一外部装置的外部装置，并且然后将数据传输到外部装置和/或从外部装置接收数据。由于存储器控制器6220被配置成通过各种通信协议的一种或多种与外部装置进行通信，因此根据实施例的存储器系统和数据处理系统可被应用于有线和/或无线电子装置，特别是移动电子装置。
图10是示意性地示出包括根据实施例的存储器系统的数据处理系统的另一示例的示图。图10示意性地示出应用了根据实施例的存储器系统的固态硬盘(SSD)6300。
参照图10，SSD 6300可包括控制器6320和包括多个非易失性存储器(NVM)的存储器装置6340。控制器6320可对应于图1的存储器系统110中的控制器130，并且存储器装置6340可对应于图1的存储器系统中的存储器装置150。
更具体地，控制器6320可通过多个通道CH1至CHi连接至存储器装置6340。控制器6320可包括一个或多个处理器6321、错误校正码(ECC)电路6322、主机接口6324、缓冲存储器6325和例如非易失性存储器接口6326的存储器接口。
缓冲存储器6325可临时存储从主机6310提供的数据或从包含在存储器装置6340中的多个闪速存储器NVM提供的数据，或者临时存储多个闪速存储器NVM的元数据，例如，包括映射表的映射数据。缓冲存储器6325可由易失性存储器或非易失性存储器来实现，其中易失性存储器诸如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双倍数据速率(DDR)SDRAM、低功耗DDR(LPDDR)SDRAM和图形RAM(GRAM)，非易失性存储器诸如铁电RAM(FRAM)、电阻RAM(RRAM或ReRAM)、自旋转移力矩磁阻RAM(STT-MRAM)和相变RAM(PRAM)。为了描述，图10示出缓冲存储器6325存在于控制器6320内部，而缓冲存储器6325可位于或布置在控制器6320的外部。
ECC电路6322可在编程操作期间计算待编程到存储器装置6340中的数据的错误校正码(ECC)值，在读取操作期间基于ECC值对从存储器装置6340读取的数据执行错误校正操作，并且在失效数据恢复操作期间对从存储器装置6340恢复的数据执行错误校正操作。
主机接口6324可提供与外部装置例如主机6310的接口功能，并且非易失性存储器接口6326可提供与通过多个通道连接的存储器装置6340的接口功能。
此外，可提供应用了图1的存储器系统110的多个SSD 6300来实施数据处理系统，例如，独立磁盘冗余阵列(RAID)系统。RAID系统可包括多个SSD 6300和用于控制多个SSD6300的RAID控制器。当RAID控制器响应于从主机6310提供的写入命令执行编程操作时，RAID控制器可根据多个RAID级别，即从主机6310提供的写入命令的RAID级别信息，在SSD6300中选择一个或多个存储器系统或SSD6300，并将对应于写入命令的数据输出到选择的SSD 6300。此外，当RAID控制器响应于从主机6310提供的读取命令执行读取操作时，RAID控制器可根据多个RAID级别，即从主机6310提供的读取命令的RAID级别信息，在SSD 6300中选择一个或多个存储器系统或SSD6300，并将从所选择的SSD 6300读取的数据提供给主机6310。
图11是示意性说明包括根据实施例的存储器系统的数据处理系统的另一示例的示图。图11示意性说明可以应用根据实施例的存储器系统的嵌入式多媒体卡(eMMC)6400。
参照图11，eMMC 6400可包括控制器6430和通过一个或多个NAND闪速存储器实施的存储器装置6440。控制器6430可对应于图1的存储器系统110中的控制器130，并且存储器装置6440可对应于图1的存储器系统110中的存储器装置150。
更具体地，控制器6430可通过多个通道连接到存储器装置6440。控制器6430可包括一个或多个内核6432、主机接口(I/F)6431和例如NAND接口(I/F)6433的存储器接口。
内核6432可控制eMMC 6400的操作。主机接口6431可提供控制器6430和主机6410之间的接口功能。NAND接口6433可提供存储器装置6440和控制器6430之间的接口功能。例如，主机接口6431可用作例如参照图1所述的MMC接口的并行接口。此外，主机接口6431可用作串行接口，例如超高速(UHS)-I和UHS-II接口。
图12至图15是示意性示出包括根据实施例的存储器系统的数据处理系统的其它示例的示图。图12至图15示意性示出应用根据实施例的存储器系统的通用闪存(UFS)系统。
参照图12至图15，UFS系统6500、6600、6700、6800可分别包括主机6510、6610、6710、6810，UFS装置6520、6620、6720、6820以及UFS卡6530、6630、6730、6830。主机6510、6610、6710、6810可用作有线和/或无线电子装置或特别是移动电子装置的应用处理器，UFS装置6520、6620、6720、6820可用作嵌入式UFS装置，并且UFS卡6530、6630、6730、6830可用作外部嵌入式UFS装置或可移除UFS卡。
各个UFS系统6500、6600、6700、6800中的主机6510、6610、6710、6810，UFS装置6520、6620、6720、6820以及UFS卡6530、6630、6730、6830可通过UFS协议与诸如有线/无线电子装置或特别是移动电子装置的外部装置通信，并且UFS装置6520、6620、6720、6820以及UFS卡6530、6630、6730、6830可通过图1所示的存储器系统110来实施。例如，在UFS系统6500、6600、6700、6800中，UFS装置6520、6620、6720、6820可参照图9至图11所述的数据处理系统6200、SSD 6300或eMMC 6400的形式来实施，并且UFS卡6530、6630、6730、6830可参照图8所述的存储卡系统6100的形式来实施。
此外，在UFS系统6500、6600、6700、6800中，主机6510、6610、6710、6810、UFS装置6520、6620、6720、6820以及UFS卡6530、6630、6730、6830可通过例如MIPI(移动工业处理器接口)中的MIPI M-PHY和MIPI UniPro(统一协议)的UFS接口彼此通信。此外，UFS装置6520、6620、6720、6820与UFS卡6530、6630、6730、6830可通过UFS协议以外的各种协议彼此通信，例如，通用串行总线(USB)闪存硬盘(UFD)、多媒体卡(MMC)、安全数字(SD)、迷你-SD和微型-SD。
在图12所示的UFS系统6500中，主机6510、UFS装置6520以及UFS卡6530中的每一个可包括UniPro。主机6510可执行交换操作以与UFS装置6520和UFS卡6530中的至少一个通信。主机6510可通过UniPro处的链路层交换，例如L3交换，与UFS装置6520或UFS卡6530通信。在该情况下，UFS装置6520和UFS卡6530可通过主机6510在UniPro处的链路层交换来彼此通信。在示例中，为便于描述，已经例示了其中一个UFS装置6520和一个UFS卡6530连接至主机6510的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接至主机6510，并且多个UFS卡可并联或以星型形式连接至UFS装置6520，或者串联或以链型形式连接至UFS装置6520。在本文中，星型形式是指单个装置与多个其它装置或卡联接以用于集中控制的布置。
在图13所示的UFS系统6600中，主机6610、UFS装置6620和UFS卡6630中的每一个可包括UniPro，并且主机6610可通过执行交换操作的交换模块6640，例如通过在UniPro处执行链路层交换，例如L3交换的交换模块6640，与UFS装置6620或UFS卡6630通信。UFS装置6620和UFS卡6630可通过交换模块6640在UniPro处的链路层交换来彼此通信。在示例中，为便于描述，已经例示了其中一个UFS装置6620和一个UFS卡6630连接至交换模块6640的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接至交换模块6640，并且多个UFS卡可串联或以链型形式连接至UFS装置6620。
在图14所示的UFS系统6700中，主机6710、UFS装置6720和UFS卡6730中的每一个可包括UniPro。主机6710可通过执行交换操作的交换模块6740，例如通过在UniPro处执行链路层交换，例如L3交换的交换模块6740，与UFS装置6720或UFS卡6730通信。在该情况下，UFS装置6720和UFS卡6730可通过交换模块6740在UniPro处的链路层交换来彼此通信，并且交换模块6740可在UFS装置6720内部或外部与UFS装置6720集成为一个模块。在本实施例中，为便于描述，已经例示了其中一个UFS装置6720和一个UFS卡6730连接至交换模块6740的配置。然而，每个包括交换模块6740和UFS装置6720的多个模块可并联或以星型形式连接至主机6710，或者串联或以链型形式彼此连接。此外，多个UFS卡可并联或以星型形式连接至UFS装置6720。
在图15所示的UFS系统6800中，主机6810、UFS装置6820和UFS卡6830中的每一个可包括M-PHY和UniPro。UFS装置6820可执行交换操作以与主机6810和UFS卡6830通信。通过用于与主机6810通信的UniPro模块和M-PHY之间的交换操作和用于与UFS卡6830通信的UniPro模块和M-PHY之间的交换操作，例如通过目标标识符(ID)交换操作，UFS装置6820可与主机6810或UFS卡6830通信。此处，主机6810和UFS卡6830可通过UFS装置6820的M-PHY和UniPro模块之间的目标ID交换来彼此通信。在实施例中，为便于描述，已经例示了其中一个UFS装置6820连接至主机6810且一个UFS卡6830连接至UFS装置6820的配置。然而，多个UFS装置可并联或以星型形式连接至主机6810，或串联或以链型形式连接至主机6810，并且多个UFS卡可并联或以星型形式连接至UFS装置6820，或串联或以链型形式连接至UFS装置6820。
图16是示意性示出包括根据实施例的存储器系统的数据处理系统的另一示例的示图。图16是示意性示出可以应用根据实施例的存储器系统的用户系统6900的示图。
参照图16，用户系统6900可包括用户接口6910、存储器模块6920、应用处理器6930、网络模块6940和存储模块6950、。
更具体地，应用处理器6930可驱动包括在用户系统6900中的诸如操作系统(OS)的部件，并且包括控制包括在用户系统6900中的组件的控制器、接口和图形引擎。应用处理器6930可作为片上系统(SoC)被提供。
存储器模块6920可用作用户系统6900的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块6920可包括动态RAM(DRAM)、同步DRAM(SDRAM)、双倍数据速率(DDR)SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDRAM、LPDDR2SDRAM和LPDDR3SDRAM的易失性随机存取存储器(RAM)或诸如相变RAM(PRAM)、电阻RAM(ReRAM)、磁阻RAM(MRAM)或铁电RAM(FRAM)的非易失性RAM。例如，应用处理器6930、存储器模块6920可基于堆叠封装(POP)的被封装并安装。
网络模块6940可与外部装置通信。例如，网络模块6940不仅可支持有线通信，而且可支持各种无线通信协议，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(WiMAX)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示(WI-DI)，从而与有线/无线电子装置，或特别是移动电子装置通信。因此，根据本发明的实施例的存储器系统和数据处理系统可应用于有线/无线电子装置。网络模块6940可被包括在应用处理器6930中。
存储模块6950可存储数据，例如从应用处理器6930接收的数据，然后可将所存储的数据传输到应用处理器6930。存储模块6950可由非易失性半导体存储器装置实现，例如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪存、NOR闪存和3D NAND闪存，并且可被提供为诸如用户系统6900的存储卡或外部驱动器的可移除存储介质。存储模块6950可对应于参照图1所述的存储器系统110。此外，存储模块6950可被实施为如上参照图10至图15所述的SSD、eMMC和UFS。
用户接口6910可包括用于将数据或命令输入到应用处理器6930或用于将数据输出到外部装置的接口。例如，用户接口6910可包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、发光二极管(LED)、扬声器和监视器的用户输出接口。
此外，当图1的存储器系统110应用于用户系统6900的移动电子装置时，应用处理器6930可控制移动电子装置的操作，并且网络模块6940可用作用于控制与外部装置的有线和/或无线通信的通信模块。用户接口6910可在移动电子装置的显示和触摸模块上显示通过处理器6930处理的数据或支持从触摸面板接收数据的功能。
虽然已经关于具体实施例描述了本发明，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所确定的本发明的精神和范围的情况下，可进行各种改变和修改。

Claims (18)

1.一种控制器，包括：
地址管理器，生成第一信息和第二信息，所述第一信息指示连续映射数据中包括的每条映射数据，所述第二信息指示有多少条映射数据是从所述连续映射数据中的每条映射数据连续的，并且所述地址管理器存储关于所述连续映射数据中的每条映射数据的第一信息和第二信息；以及
处理器，接收与目标映射数据相关联的读取请求，确定目标映射数据与所述连续映射数据中的一条映射数据相关联，并且基于关于所述一条映射数据的第一信息和第二信息从所述一条映射数据到所述连续映射数据中包括的最后一条映射数据读取一条或多条映射数据。
2.根据权利要求1所述的控制器，其中所述处理器控制存储所述连续映射数据的存储器装置以基于与目标映射数据相关联的第一信息和第二信息预获取和输出所述一条或多条映射数据。
3.根据权利要求1所述的控制器，其中所述处理器缓存存储器装置的元区域中存储的连续映射数据并且周期性地更新关于所述连续映射数据中的每条映射数据的第一信息和第二信息。
4.根据权利要求3所述的控制器，其中当发生缓存未命中时，所述处理器控制存储器装置读出与所述存储器装置的用户区域中存储的数据相对应的映射数据条，并且更新关于所述映射数据条的第一信息和第二信息。
5.根据权利要求1所述的控制器，其中所述处理器控制存储器装置将所述连续映射数据与所述第一信息和所述第二信息一起存储到存储器装置的元区域中。
6.根据权利要求1所述的控制器，其中所述连续映射数据包括多段映射数据。
7.一种操作控制器的方法，所述方法包括：
生成第一信息和第二信息，所述第一信息指示连续映射数据中包括的每条映射数据，所述第二信息指示有多少条映射数据是从所述连续映射数据中的每条映射数据连续的，并且存储关于所述连续映射数据中的每条映射数据的第一信息和第二信息；
接收与目标映射数据相关联的读取请求；
确定所述目标映射数据与所述连续映射数据中的一条映射数据相关联；并且
基于关于所述一条映射数据的第一信息和第二信息读出从所述一条映射数据到所述连续映射数据中包括的最后一条映射数据的一条或多条映射数据。
8.根据权利要求7所述的方法，进一步包括控制存储所述连续映射数据的存储器装置以基于与所述目标映射数据相关联的第一信息和第二信息预获取和输出所述一条或多条映射数据。
9.根据权利要求7所述的方法，进一步包括缓存存储器装置的元区域中存储的连续映射数据并且周期性地更新关于所述连续映射数据中的每条映射数据的第一信息和第二信息。
10.根据权利要求9所述的方法，进一步包括当发生缓存未命中时，控制所述存储器装置读出与所述存储器装置的用户区域中存储的数据相对应的映射数据条，并且更新关于所述映射数据条的第一信息和第二信息。
11.根据权利要求7所述的方法，进一步包括控制存储器装置将所述连续映射数据与所述第一信息和所述第二信息一起存储到存储器装置的元区域中。
12.根据权利要求7所述的方法，其中所述连续映射数据包括多段映射数据。
13.一种存储器系统，包括：
存储器装置，包括存储映射数据的元区域和存储与映射数据相对应的用户数据的用户区域；以及
控制器，控制所述存储器装置，
其中所述控制器包括：
地址管理器，生成第一信息和第二信息，所述第一信息指示映射数据之中的连续映射数据中包括的每条映射数据，所述第二信息指示有多少条映射数据是从所述连续映射数据中的每条映射数据连续的，并且所述地址管理器存储关于所述连续映射数据中的每条映射数据的第一信息和第二信息；以及
处理器，接收与目标映射数据相关联的读取请求，确定目标映射数据与所述连续映射数据中的一条映射数据相关联，并且基于关于所述一条映射数据的第一信息和第二信息从所述一条映射数据到所述连续映射数据中包括的最后一条映射数据读取一条或多条映射数据。
14.根据权利要求13所述的存储器系统，其中所述处理器控制存储所述连续映射数据的所述存储器装置以基于与所述目标映射数据相关联的第一信息和第二信息预获取和输出所述一条或多条映射数据。
15.根据权利要求13所述的存储器系统，其中所述处理器缓存所述存储器装置的元区域中存储的连续映射数据并且周期性地更新关于所述连续映射数据中的每条映射数据的第一信息和第二信息。
16.根据权利要求15所述的存储器系统，其中当发生缓存未命中时，所述处理器控制存储器装置读出与所述存储器装置的用户区域中存储的数据相对应的映射数据条，并且更新关于所述映射数据条的第一信息和第二信息。
17.根据权利要求13所述的存储器系统，其中所述处理器控制所述存储器装置将所述连续映射数据与所述第一信息和所述第二信息一起存储到所述存储器装置的元区域中。
18.根据权利要求13所述的存储器系统，其中所述连续映射数据包括多段映射数据。
CN201811008165.8A 2018-01-03 2018-08-31 控制器和其操作方法以及存储器系统 Active CN109992524B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0000529 2018-01-03
KR1020180000529A KR20190083051A (ko) 2018-01-03 2018-01-03 컨트롤러 및 그것의 동작방법

Publications (2)

Publication Number Publication Date
CN109992524A CN109992524A (zh) 2019-07-09
CN109992524B true CN109992524B (zh) 2023-08-29

Family

ID=67057819

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811008165.8A Active CN109992524B (zh) 2018-01-03 2018-08-31 控制器和其操作方法以及存储器系统

Country Status (3)

Country Link
US (2) US10831671B2 (zh)
KR (1) KR20190083051A (zh)
CN (1) CN109992524B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102591589A (zh) * 2010-11-15 2012-07-18 三星电子株式会社 数据存储设备、用户设备以及数据写方法
CN104102585A (zh) * 2013-04-03 2014-10-15 群联电子股份有限公司 映射信息记录方法、存储器控制器与存储器储存装置
CN105027090A (zh) * 2012-10-05 2015-11-04 西部数据技术公司 用于固态驱动器中的物理到逻辑映射的方法、设备和系统
CN106681931A (zh) * 2015-11-06 2017-05-17 爱思开海力士有限公司 数据储存设备及其操作方法
KR20170081118A (ko) * 2015-12-30 2017-07-11 삼성전자주식회사 불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치, 스토리지 장치의 동작 방법, 그리고 스토리지 장치를 액세스하는 액세스 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5790823A (en) * 1995-07-13 1998-08-04 International Business Machines Corporation Operand prefetch table
US8204446B2 (en) * 2009-10-29 2012-06-19 Motorola Mobility, Inc. Adaptive antenna tuning systems and methods
JP5728982B2 (ja) 2010-02-26 2015-06-03 株式会社Ｊｖｃケンウッド 処理装置および書込方法
KR101301840B1 (ko) 2010-12-08 2013-08-29 삼성전자주식회사 비휘발성 메모리 장치의 데이터 처리 방법
US8612719B2 (en) * 2011-07-21 2013-12-17 Stec, Inc. Methods for optimizing data movement in solid state devices
KR101453313B1 (ko) 2013-03-25 2014-10-22 아주대학교산학협력단 플래시 메모리 기반의 페이지 주소 사상 방법 및 시스템
US10229051B2 (en) * 2015-12-30 2019-03-12 Samsung Electronics Co., Ltd. Storage device including nonvolatile memory device and controller, operating method of storage device, and method for accessing storage device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102591589A (zh) * 2010-11-15 2012-07-18 三星电子株式会社 数据存储设备、用户设备以及数据写方法
CN105027090A (zh) * 2012-10-05 2015-11-04 西部数据技术公司 用于固态驱动器中的物理到逻辑映射的方法、设备和系统
CN104102585A (zh) * 2013-04-03 2014-10-15 群联电子股份有限公司 映射信息记录方法、存储器控制器与存储器储存装置
CN106681931A (zh) * 2015-11-06 2017-05-17 爱思开海力士有限公司 数据储存设备及其操作方法
KR20170081118A (ko) * 2015-12-30 2017-07-11 삼성전자주식회사 불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치, 스토리지 장치의 동작 방법, 그리고 스토리지 장치를 액세스하는 액세스 방법

Also Published As

Publication number Publication date
CN109992524A (zh) 2019-07-09
US20190205256A1 (en) 2019-07-04
US10831671B2 (en) 2020-11-10
KR20190083051A (ko) 2019-07-11
US20210042237A1 (en) 2021-02-11

Similar Documents

Publication Publication Date Title
US10388387B2 (en) Memory system and operating method of memory system
CN110825318B (zh) 控制器及其操作方法
CN109656837B (zh) 存储器系统及其操作方法
US10956320B2 (en) Memory system and operating method thereof
CN110570894B (zh) 存储器系统及该存储器系统的操作方法
CN110322920B (zh) 控制器及控制器的操作方法
CN109032501B (zh) 存储器系统及其操作方法
CN108932203B (zh) 数据处理系统和数据处理方法
CN109697171B (zh) 控制器及其操作方法
CN110322915B (zh) 存储器装置及其操作方法
US10747469B2 (en) Memory system and operating method of the same
CN107562653B (zh) 存储器系统及其操作方法
US20180307547A1 (en) Controller inclduing multi processor and operation method thereof
CN110045914B (zh) 存储器系统及其操作方法
CN110825316A (zh) 控制器及该控制器的操作方法
CN110704331A (zh) 控制器及其操作方法
US20190087114A1 (en) Data processing system and operating method thereof
CN110890123B (zh) 数据处理系统及其操作方法
CN110968521B (zh) 存储器系统及其操作方法
CN110703983B (zh) 控制器及其操作方法
CN109426448B (zh) 存储器系统及其操作方法
US10877690B2 (en) Memory system sharing capacity information with host and operating method thereof
CN110349615B (zh) 控制器、其操作方法及包括控制器的存储器系统
CN109947360B (zh) 存储器系统及其操作方法
CN109254722B (zh) 控制器及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant