CN109947478A - 用于有符号双字的向量乘法和累加的装置和方法 - Google Patents

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Abstract

本申请提供了用于有符号双字的向量乘法和累加的装置和方法。在一个实施例中，该装置和方法用于执行指令，该指令用于执行两个紧缩有符号双字的双紧缩乘法以生成两个有符号四字值，这两个有符号四字值随后与来自累加寄存器的两个有符号四字值累加。还描述并要求保护其他实施例。

Description

用于有符号双字的向量乘法和累加的装置和方法
背景技术
技术领域
本发明的实施例总体上涉及计算机处理器领域。更具体地，实施例涉及用于执行向量乘法和有符号双字的累加的装置和方法。
相关技术描述
指令集或指令集架构(ISA)是计算机架构中涉及编程的部分，包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置、以及外部输入和输出(I/O)。应当注意，术语“指令”在本文中一般是指宏指令——即，提供给处理器以供执行的指令——而不是微指令或微操作——即，该微指令或微操是处理器的解码器对宏指令进行解码的结果。微指令或微操作可以被配置成用于指示处理器上的执行单元执行操作以实现与宏指令相关联的逻辑。
ISA与微架构不同，微架构是用于实现指令集的处理器设计技术的集合。具有不同微架构的处理器可以共享公共指令集。例如，奔腾4(Pentium 4)处理器、酷睿TM(CoreTM)处理器、以及来自加利福尼亚州桑尼威尔(Sunnyvale)的超微半导体有限公司(Advanced Micro Devices,Inc.)的多个处理器实现几乎相同版本的x86指令集(具有已随更新的版本加入的一些扩展)，但具有不同的内部设计。例如，ISA的相同寄存器架构在不同的微架构中可使用公知的技术以不同方法来实现，包括专用物理寄存器、使用寄存器重命名机制(例如，使用寄存器别名表(RAT)、重排序缓冲器(ROB)和引退寄存器堆)的一个或多个动态分配的物理寄存器。除非另外指定，否则短语“寄存器架构”、“寄存器堆”和“寄存器”在本文中用于指代对软件/编程者以及对指令指定寄存器的方式可见的寄存器架构、寄存器堆和寄存器。在需要区分的情况下，形容词“逻辑的”、“架构的”，或“软件可见的”将用于指示寄存器架构中的寄存器/寄存器堆，而不同的形容词将用于规定给定微型架构中的寄存器(例如，物理寄存器、重新排序缓冲器、引退寄存器、寄存器池)。
乘法-累加是常用的数字信号处理操作，该操作计算两个数的乘积并将该乘积加到累加值。现有的单指令多数据(SIMD)微架构通过执行指令序列来实现乘法-累加操作。例如，可利用乘法指令，随后是4路加法，并且然后是利用目的地四字数据的累加来执行乘法－累加，以生成两个64位饱和结果。
附图说明
结合以下附图，从以下具体实施方式可获得对本发明更好的理解，其中：
图1A和图1B是图示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；
图2A-图2C是图示出根据本发明的实施例的示例性VEX指令格式的框图；
图3是根据本发明的一个实施例的寄存器架构的框图；以及
图4A是示图出根据本发明的实施例的示例性有序取出、解码、引退流水线以及示例性寄存器重命名的乱序发布/执行流水线两者的框图；
图4B是图示出根据本发明的实施例的要包括在处理器中的有序取出、解码、引退核的示例性实施例和示例性寄存器重命名的乱序发布/执行架构核的框图；
图5A是单个处理器核以及它与管芯上互连网络的连接的框图；
图5B图示出根据本发明的实施例的图5A中的处理器核的部分的展开图；
图6是根据本发明的实施例的具有集成存储器控制器和图形器件的单核处理器和多核处理器的框图；
图7图示出根据本发明的一个实施例的系统的框图；
图8图示出根据本发明的实施例的第二系统的框图；
图9图示出根据本发明的实施例的第三系统的框图；
图10图示出根据本发明的实施例的芯片上系统(SoC)的框图；
图11图示出根据本发明的实施例的、对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图；
图12图示出可在其上实现本发明的实施例的处理器架构；
图13图示出根据一个实施例的包含实值和复值的多个紧缩数据元素；
图14图示紧缩数据处理架构的实施例；
图15图示出根据本发明的一个实施例的方法；以及
图16图示出根据本发明的一个实施例的方法。
具体实施方式
在下面的描述中，出于解释的目的，阐述了众多具体细节以便提供对下文所描述的本发明的实施例的透彻理解。然而，对本领域技术人员显而易见的是，可在没有这些具体细节中的一些细节的情况下实施本发明的实施例。在其他实例中，公知的结构和设备以框图形式示出，以避免使本发明的实施例的基本原理变得模糊。
示例性处理器架构、指令格式和数据类型
指令集包括一种或多种指令格式。给定的指令格式定义各种字段(位的数量、位的位置)以指定将要执行的操作(操作码)以及将对其执行该操作的(多个)操作数等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。
本文中所描述的(多条)指令的实施例能以不同的格式体现。另外，在下文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。
通用向量友好指令格式
向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。
图1A-图1B是图示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图1A是图示根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图1B是图示根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式100定义A类和B类指令模板，这两者都包括无存储器访问105的指令模板和存储器访问120的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。
尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。
图1A中的A类指令模板包括：1)在无存储器访问105的指令模板内，示出无存储器访问的完全舍入控制型操作110的指令模板、以及无存储器访问的数据变换型操作115的指令模板；以及2)在存储器访问120的指令模板内，示出存储器访问的时效性125的指令模板和存储器访问的非时效性130的指令模板。图1B中的B类指令模板包括：1)在无存储器访问105的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作112的指令模板以及无存储器访问的写掩码控制的vsize型操作117的指令模板；以及2)在存储器访问120的指令模板内，示出存储器访问的写掩码控制127的指令模板。
通用向量友好指令格式100包括以下列出的按照在图1A-图1B中图示的顺序的如下字段。
格式字段140——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。
基础操作字段142——其内容区分不同的基础操作。
寄存器索引字段144——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。
修饰符(modifier)字段146——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问105的指令模板与存储器访问120的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。
扩充操作字段150——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段168、α字段152和β字段154。扩充操作字段150允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。
比例字段160——其内容允许用于存储器地址生成(例如，用于使用
(2比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。
位移字段162A——其内容用作存储器地址生成的一部分(例如，用于使用(2比例*索引+基址+位移)的地址生成)。
位移因数字段162B(注意，位移字段162A直接在位移因数字段162B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段174(稍后在本文中描述)和数据操纵字段154C确定。位移字段162A和位移因数字段162B不用于无存储器访问105的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段162A和位移因数字段162B是任选的。
数据元素宽度字段164——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。
写掩码字段170——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩蔽，而B类指令模板支持合并-写掩蔽和归零-写掩蔽两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段170允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段170的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段170的内容间接地标识要执行的掩蔽)的本发明的实施例，但是替代实施例替代地或附加地允许掩码写字段170的内容直接指定要执行的掩蔽。
立即数字段172——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。
类字段168——其内容在不同类的指令之间进行区分。参考图1A-图1B，该字段的内容在A类和B类指令之间进行选择。在图1A-图1B中，圆角方形用于指示特定的值存在于字段中(例如，在图1A-图1B中分别用于类字段168的A类168A和B类168B)。
A类指令模板
在A类非存储器访问105的指令模板的情况下，α字段152被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作110和无存储器访问的数据变换型操作115的指令模板分别指定舍入152A.1和数据变换152A.2)的RS字段152A，而β字段154区分要执行所指定类型的操作中的哪一种。在无存储器访问105的指令模板中，比例字段160、位移字段162A和位移比例字段162B不存在。
无存储器访问的指令模板——完全舍入控制型操作
在无存储器访问的完全舍入控制型操作110的指令模板中，β字段154被解释为其(多个)内容提供静态舍入的舍入控制字段154A。尽管在本发明的所述实施例中舍入控制字段154A包括抑制所有浮点异常(SAE)字段156和舍入操作控制字段158，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段158)。
SAE字段156——其内容区分是否禁用异常事件报告；当SAE字段156的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。
舍入操作控制字段158——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段158允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段150的内容覆盖(override)该寄存器值。
无存储器访问的指令模板－数据变换型操作
在无存储器访问的数据变换型操作115的指令模板中，β字段154被解释为数据变换字段154B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。
在A类存储器访问120的指令模板的情况下，α字段152被解释为驱逐提示字段152B，其内容区分要使用驱逐提示中的哪一个(在图1A中，对于存储器访问时效性125的指令模板和存储器访问非时效性130的指令模板分别指定时效性的152B.1和非时效性的152B.2)，而β字段154被解释为数据操纵字段154C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问120的指令模板包括比例字段160，并任选地包括位移字段162A或位移比例字段162B。
向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。
存储器访问的指令模板——时效性的
时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
存储器访问的指令模板——非时效性的
非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
B类指令模板
在B类指令模板的情况下，α字段152被解释为写掩码控制(Z)字段152C，其内容区分由写掩码字段170控制的写掩蔽应当是合并还是归零。
在B类非存储器访问105的指令模板的情况下，β字段154的一部分被解释为RL字段157A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作112的指令模板和无存储器访问的写掩码控制VSIZE型操作117的指令模板分别指定舍入157A.1和向量长度(VSIZE)157A.2)，而β字段154的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问105的指令模板中，比例字段160、位移字段162A和位移比例字段162B不存在。
在无存储器访问的写掩码控制部分舍入控制型操作110的指令模板中，β字段154的其余部分被解释为舍入操作字段159A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。
舍入操作控制字段159A——正如舍入操作控制字段158，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段159A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段150的内容覆盖该寄存器值。
在无存储器访问的写掩码控制VSIZE型操作117的指令模板中，β字段154的其余部分被解释为向量长度字段159B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。
在B类存储器访问120的指令模板的情况下，β字段154的一部分被解释为广播字段157B，其内容区分是否要执行广播型数据操纵操作，而β字段154的其余部分被解释为向量长度字段159B。存储器访问120的指令模板包括比例字段160，并任选地包括位移字段162A或位移比例字段162B。
针对通用向量友好指令格式100，示出完整操作码字段174包括格式字段140、基础操作字段142和数据元素宽度字段164。尽管示出了其中完整操作码字段174包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段174包括少于所有的这些字段。完整操作码字段174提供操作代码(操作码)。
扩充操作字段150、数据元素宽度字段164和写掩码字段170允许逐指令地以通用向量友好指令格式指定这些特征。
写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。
在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本发明的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。
VEX指令格式
VEX编码允许指令具有多于两个操作数，并且允许SIMD向量寄存器长于28位。VEX前缀的使用提供了三操作数(或者更多操作数)句法。例如，先前的两操作数指令执行诸如A＝A+B之类的覆写源操作数的操作。VEX前缀的使用使操作数能执行诸如A＝B+C之类的非破坏性操作。
图2A图示出示例性AVX指令格式，包括VEX前缀202、实操作码字段230、Mod R/M字节240、SIB字节250、位移字段262以及IMM8 272。图2B图示出来自图2A的哪些字段构成完整操作码字段274和基础操作字段241。图2C图示出来自图2A的哪些字段构成寄存器索引字段244。
VEX前缀(字节0-2)202以三字节的形式进行编码。第一字节是格式字段290(VEX字节0，位[7:0])，该格式字段290包含显式的C4字节值(用于区分C4指令格式的唯一值)。第二－第三字节(VEX字节1-2)包括提供专用能力的数个位字段。具体地，REX字段205(VEX字节1，位[7-5])由VEX.R位字段(VEX字节1，位[7]–R)、VEX.X位字段(VEX字节1，位[6]–X)以及VEX.B位字段(VEX字节1，位[5]–B)组成。这些指令的其他字段对如在本领域中已知的寄存器索引的较低的三个位(rrr、xxx以及bbb)进行编码，以使得可通过增加VEX.R、VEX.X以及VEX.B来形成Rrrr、Xxxx以及Bbbb。操作码映射字段215(VEX字节1，位[4:0]–mmmmm)包括用于对隐含的前导操作码字节进行编码的内容。W字段264(VEX字节2，位[7]–W)——由记号VEX.W表示，并且提供取决于该指令的不同功能。VEX.vvvv 220(VEX字节2，位[6:3]-vvvv)的作用可包括如下：1)VEX.vvvv对以反转(1补码)的形式被指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)VEX.vvvv对针对某些向量位移以1补码的形式被指定的目的地寄存器操作数进行编码；或者3)VEX.vvvv不对任何操作数进行编码，该字段被保留并且应当包含1111b。如果VEX.L 268尺寸字段(VEX字节2，位[2]-L)＝0，则它指示28位向量；如果VEX.L＝1，则它指示256位向量。前缀编码字段225(VEX字节2，位[1:0]-pp)提供用于基础操作字段241的附加位。
实操作码字段230(字节3)还被称为操作码字节。操作码的一部分在该字段中被指定。
MOD R/M字段240(字节4)包括MOD字段242(位[7-6])、Reg字段244(位[5-3])和R/M字段246(位[2-0])。Reg字段244的作用可包括如下：对目的地寄存器操作数或源寄存器操作数(Rrrr的rrr)进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段246的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
比例、索引、基址(SIB)——比例字段250(字节5)的内容包括SS252(位[7-6])，其用于存储器地址生成。先前已经针对寄存器索引Xxxx和Bbbb提及了SIB.xxx 254(位[5-3])和SIB.bbb 256(位[2-0])的内容。
位移字段262和立即数字段(IMM8)272包含数据。
示例性寄存器架构
图3是根据本发明的一个实施例的寄存器架构300的框图。在所图示的实施例中，有32个512位宽的向量寄存器310；这些寄存器被引用为zmm0到zmm31。较低的6个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-15上。较低的6个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。
通用寄存器325——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。
标量浮点栈寄存器堆(x87栈)345，在其上面重叠了MMX紧缩整数平坦寄存器堆350——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。
本发明的替代实施例可以使用更宽的或更窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。
示例性核架构、处理器和计算机架构
处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。本文中详细描述了包括示例核、处理器等的电路(单元)。
示例性核架构
图4A是图示根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图4B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图4A-图4B中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。
在图4A中，处理器流水线400包括取出级402、长度解码级404、解码级406、分配级408、重命名级410、调度(也被称为分派或发布)级412、寄存器读取/存储器读取级414、执行级416、写回/存储器写入级418、异常处置级422和提交级424。
图4B示出处理器核490，该处理器核490包括前端单元430，该前端单元430耦合到执行引擎单元450，并且前端单元430和执行引擎单元450两者都耦合到存储器单元470。核490可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核490可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。
前端单元430包括分支预测单元432，该分支预测单元432耦合到指令高速缓存单元434，该指令高速缓存单元434耦合到指令转换后备缓冲器(TLB)436，该指令转换后备缓冲器436耦合到指令取出单元438，该指令取出单元438耦合到解码单元440。解码单元440(或解码器)可对指令解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元440可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核490包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元440中，或以其他方式在前端单元430内)。解码单元440耦合到执行引擎单元450中的重命名/分配器单元452。
执行引擎单元450包括重命名/分配器单元452，该重命名/分配器单元452耦合到引退单元454和一个或多个调度器单元的集合456。(多个)调度器单元456表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元456耦合到(多个)物理寄存器堆单元458。(多个)物理寄存器堆单元458中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元458包括向量寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元458由引退单元454重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元454和(多个)物理寄存器堆单元458耦合到(多个)执行集群460。(多个)执行集群460包括一个或多个执行单元的集合462以及一个或多个存储器访问单元的集合464。执行单元462可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元456、(多个)物理寄存器堆单元458和(多个)执行集群460示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元464的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。
存储器访问单元的集合464耦合到存储器单元470，该存储器单元470包括数据TLB单元472，该数据TLB单元472耦合到数据高速缓存单元474，该数据高速缓存单元474耦合到第二级(L2)高速缓存单元476。在一个示例性实施例中，存储器访问单元464可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元470中的数据TLB单元472。指令高速缓存单元434还耦合到存储器单元470中的第二级(L2)高速缓存单元476。L2高速缓存单元476耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。
作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线400：1)指令取出438执行取出级402和长度解码级404；2)解码单元440执行解码级406；3)重命名/分配器单元452执行分配级408和重命名级410；4)(多个)调度器单元456执行调度级412；5)(多个)物理寄存器堆单元458和存储器单元470执行寄存器读取/存储器读取级414；执行集群460执行执行级416；6)存储器单元470和(多个)物理寄存器堆单元458执行写回/存储器写入级418；7)各单元可牵涉到异常处置级422；以及8)引退单元454和(多个)物理寄存器堆单元458执行提交级424。
核490可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核490包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如超线程化技术中的同时多线程化)。
尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元434/474以及共享的L2高速缓存单元476，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。
具体的示例性有序核架构
图5A-图5B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。
图5A是根据本发明的实施例的单个处理器核以及它至管芯上互连网络502的连接及其第二级(L2)高速缓存的本地子集504的框图。在一个实施例中，指令解码器500支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存506允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元508和向量单元510使用分开的寄存器集合(分别为标量寄存器512和向量寄存器514)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存506读回，但是本发明的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。
L2高速缓存的本地子集504是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集504的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集504中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集504中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。在一些实施例中，每个环形数据路径为每个方向1024位宽。
图5B是根据本发明的实施例的图5A中的处理器核的一部分的展开图。图5B包括L1高速缓存504的L1数据高速缓存506A部分，以及关于向量单元510和向量寄存器514的更多细节。具体地，向量单元510是16宽向量处理单元(VPU)(见16宽ALU 528)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元520支持对寄存器输入的混合，通过数值转换单元522A-B支持数值转换，并且通过复制单元524支持对存储器输入的复制。
具有集成存储器控制器和图形器件的处理器
图6是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器600的框图。图6中的实线框图示具有单个核602A、系统代理610、一个或多个总线控制器单元的集合616的处理器600，而虚线框的任选增加图示具有多个核602A-N、系统代理单元610中的一个或多个集成存储器控制器单元的集合614以及专用逻辑608的替代处理器600。
因此，处理器600的不同实现可包括：1)CPU，其中专用逻辑608是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核602A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核602A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核602A-N是大量通用有序核。因此，处理器600可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器600可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。
存储器层次结构包括核604A-N内的一个或多个高速缓存级别、一个或多个共享高速缓存单元的集合606、以及耦合到集成存储器控制器单元的集合614的外部存储器(未示出)。共享高速缓存单元的集合606可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元612将集成图形逻辑608、共享高速缓存单元的集合606以及系统代理单元610/(多个)集成存储器控制器单元614互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元606与核602A-N之间维持一致性。
在一些实施例中，一个或多个核602A-N能够实现多线程化。系统代理610包括协调和操作核602A-N的那些部件。系统代理单元610可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核602A-N以及集成图形逻辑608的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。
核602A-N在架构指令集方面可以是同构的或异构的；即，核602A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。
示例性计算机架构
图7-图10是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。
现在参考图7，所示出的是根据本发明一个实施例的系统700的框图。系统700可以包括一个或多个处理器710、715，这些处理器耦合到控制器中枢720。在一个实施例中，控制器中枢720包括图形存储器控制器中枢(GMCH)790和输入/输出中枢(IOH)750(其可以在分开的芯片上)；GMCH790包括存储器和图形控制器，存储器740和协处理器745耦合到该存储器和图形控制器；IOH 750将输入/输出(I/O)设备760耦合到GMCH 790。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器740和协处理器745直接耦合到处理器710，并且控制器中枢720与IOH 750处于单个芯片中。
附加的处理器715的任选性在图7中通过虚线来表示。每一处理器710、715可包括本文中描述的处理核中的一个或多个，并且可以是处理器600的某一版本。
存储器740可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢720经由诸如前端总线(FSB)之类的多分支总线、点对点接口、或者类似的连接795来与(多个)处理器710、715进行通信。
在一个实施例中，协处理器745是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢720可以包括集成图形加速器。
在物理资源710、715之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。
在一个实施例中，处理器710执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器710将这些协处理器指令识别为具有应当由附连的协处理器745执行的类型。因此，处理器710在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器745。(多个)协处理器745接受并执行所接收的协处理器指令。
现在参见图8，所示出的是根据本发明的实施例的第一更具体的示例性系统800的框图。如图8中所示，多处理器系统800是点对点互连系统，并且包括经由点对点互连850耦合的第一处理器870和第二处理器880。处理器870和880中的每一个都可以是处理器600的某一版本。在本发明的一个实施例中，处理器870和880分别是处理器710和715，而协处理器838是协处理器745。在另一实施例中，处理器870和880分别是处理器710和协处理器745。
处理器870和880示出为分别包括集成存储器控制器(IMC)单元872和882。处理器870还包括作为其总线控制器单元的一部分的点对点(P-P)接口876和878；类似地，第二处理器880包括P-P接口886和888。处理器870、880可以经由使用点对点(P-P)接口电路878、888的P-P接口850来交换信息。如图8中所示，IMC 872和882将处理器耦合到相应的存储器，即存储器832和存储器834，这些存储器可以是本地附连到相应处理器的主存储器的部分。
处理器870、880可各自经由使用点对点接口电路876、894、886、898的各个P-P接口852、854来与芯片组890交换信息。芯片组890可以任选地经由高性能接口892来与协处理器838交换信息。在一个实施例中，协处理器838是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。
共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。
芯片组890可以经由接口896耦合到第一总线816。在一个实施例中，第一总线816可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一I/O互连总线之类的总线，但是本发明的范围不限于此。
如图8中所示，各种I/O设备814可连同总线桥818一起耦合到第一总线816，该总线桥818将第一总线816耦合到第二总线820。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器815耦合到第一总线816。在一个实施例中，第二总线820可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线820，这些设备包括例如键盘和/或鼠标822、通信设备827以及存储单元828，该存储单元828诸如可包括指令/代码和数据830的盘驱动器或者其他大容量存储设备。此外，音频I/O 824可以被耦合到第二总线820。注意，其他架构是可能的。例如，代替图8的点对点架构，系统可以实现多分支总线或其他此类架构。
现在参考图9，示出的是根据本发明的实施例的第二更具体的示例性系统900的框图。图8和9中的类似元件使用类似的附图标记，并且从图9中省略了图8的某些方面以避免混淆图9的其他方面。
图9图示处理器870、880可分别包括集成存储器和I/O控制逻辑(“CL”)971和982。因此，CL 972、982包括集成存储器控制器单元，并包括I/O控制逻辑。图9图示不仅存储器832、834耦合到CL 972、982，而且I/O设备914也耦合到控制逻辑972、982。传统I/O设备915被耦合到芯片组890。
现在参考图10，示出的是根据本发明的实施例的SoC 1000的框图。图6中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图10中，(多个)互连单元1002被耦合到：应用处理器1010，其包括一个或多个核的集合602A-N的集合、高速缓存单元604A-N以及(多个)共享高速缓存单元606；系统代理单元610；(多个)总线控制器单元616；(多个)集成存储器控制器单元614；一个或多个协处理器的集合1020，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1030；直接存储器访问(DMA)单元1032；以及用于耦合到一个或多个外部显示器的显示单元1040。在一个实施例中，(多个)协处理器1020包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。
本文公开的机制的各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可将程序代码(诸如，图8中图示的代码830)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。
程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。
因此，本发明的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。
仿真(包括二进制变换、代码变形等)
在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
图11是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图11示出可使用第一编译器1104来编译高级语言1102形式的程序，以生成可由具有至少一个第一指令集核的处理器1116原生执行的第一二进制代码(例如，x86)1106。在一些实施例中，具有至少一个第一指令集核的处理器1116表示通过兼容地执行或以其他方式执行以下各项来执行与具有至少一个x86指令集核英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。第一编译器1104表示可操作用于生成第一指令集中的二进制代码1106(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个第一指令集核的处理器1116上执行。类似地，图11示出可以使用替代的指令集编译器1108来编译高级语言1102形式的程序，以生成可以由不具有至少一个第一指令集核的处理器1114(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码1110。指令转换器1112用于将第一二进制代码1106转换成可以由不具有第一指令集核的处理器1114原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码1110相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器1112通过仿真、模拟或任何其他过程来表示允许不具有第一指令集处理器或核的处理器或其他电子设备执行第一二进制代码1106的软件、固件、硬件或其组合。
用于数字信号处理指令的装置和方法
下文描述了数字信号处理(DSP)指令。在一个实施例中，用于执行DSP操作的电路和逻辑被集成在图4B中示出的执行引擎单元450内，被集成在以上所描述的各种核内(参见例如，图6和图10中的核602A-N)和/或在图5A中示出的向量单元510内。例如，各种源和目的地寄存器可以是图4B中的(多个)物理寄存器堆单元458中的SIMD寄存器和/或图3中的向量寄存器310。可将乘法电路、加法器电路、累加电路以及下文所描述的其他电路集成在以上所描述的架构的执行组件内，作为示例而非限制，该执行组件包括图4B中的(多个)执行单元462。然而，应当注意，本发明的基本原理不限于这些特定架构。
本发明的一个实施例包括用于处理数字信号处理(DSP)指令的电路和/或逻辑。具体而言，一个实施例包括具有八个16×16位乘法器和两个64位累加器的乘法-累加(MAC)架构。下文所描述的指令集架构(ISA)可以对128位紧缩(8位、16位或32位数据元素)整数、固定点和复数数据类型处理各种乘法和MAC操作。另外，某些指令具有对高度高效的快速傅立叶变换(FFT)和有限冲激响应(FIR)滤波以及通过移位、舍入和饱和操作对累加数据的后处理的直接支持。
新的DSP指令的一个实施例使用基于VEX.128前缀的操作码编码，并且处置数据的后处理的SSE/SSE2/AVX指令中的若干指令与DSP ISA一起使用。具有存储器操作数的VEX编码的128位DSP指令可具有松弛的存储器对齐要求。
在一个实施例中，指令还支持各种整数和固定点数据类型，包括：
1)具有多于16位的Q31数据类型，用于要求模数转换(ADC)和数模转换(DAC)的信号；
2)在DSP算法中常用的Q15数据类型；
3)16位的复数数据类型；以及
4)32位的复数数据类型。
本文中所描述的指令集架构针对广泛范围的标准DSP(例如，FFT、滤波、模式匹配、相关、多项式估计等)和统计操作(例如，平均(mean)、移动平均(moving average)、方差等)。
本发明的实施例的目标应用包括传感器、音频、用于计算机视觉的分类任务以及语音识别。本文中所描述的DSP ISA包括适用于深度神经网络(DNN)、自动语音识别(ASR)、利用卡尔曼滤波的传感器融合、其他主要DSP应用等的广泛范围的指令。给定权重序列{w1,w2,…wk}和输入序列{x1,x2,x3,…xn}，许多图像处理、机器学习任务要求计算由yi＝w1xi+w2xi+1+…+wkxi+k-1定义的结果序列{y1,y2,y3,…yn+1-k}。
图12图示出包括可在其上实现本发明的实施例的示例性处理器1255，该示例性处理器1255包括用于同时执行多个指令线程的多个核0-N。所图示的实施例包括解码器1230内的DSP指令解码电路/逻辑1231以及执行单元1240内的DSP指令执行电路/逻辑1241。这些流水线组件可响应于对DSP指令的解码和执行来执行本文中所描述的操作。尽管在图12中仅示出了单个核(核0)的细节，但是将会理解，处理器1255的其他核中的每个可包括类似的组件。
在描述本发明的实施例的具体细节之前，在下文中直接提供对示例性处理器1255的各组件的描述。多个核0-N可各自包括用于执行存储器操作(例如诸如，加载/存储操作)的存储器管理单元1290、通用寄存器(GPR)的集合1205、向量寄存器的集合1206和掩码寄存器的集合1207。在一个实施例中，将多个向量数据元素紧缩到每个向量寄存器1206中，每个向量寄存器1206可具有512位宽度用于存储两个256位的值、四个128位的值、八个64位的值、十六个32位的值等。然而，本发明的基本原理不限于任何特定尺寸/类型的向量数据。在一个实施例中，掩码寄存器1207包括用于对存储在向量寄存器1206中的值执行位掩码操作的八个64位操作数掩码寄存器(例如，实现为本文中所描述的掩码寄存器k0-k7)。然而，本发明的基本原理不限于任何特定的掩码寄存器尺寸/类型。
每个核0-N可包括根据所指定的高速缓存管理策略用于对指令和数据进行高速缓存的专用的第一级(L1)高速缓存1212和第二级(L2)高速缓存1211。L1高速缓存1212包括用于存储指令的分开的指令高速缓存1220和用于存储数据的分开的数据高速缓存1221。存储在各处理器高速缓存内的指令和数据以高速缓存行的粒度被管理，高速缓存行可以是固定尺寸的(例如，长度为64字节、128字节、512字节)。该示例性实施例的每个核具有用于从主存储器1200和/或共享的第三级(L3)高速缓存1216取出指令的指令取出单元1210。指令取出单元1210包括各种公知的组件，包括：用于存储要从存储器1200(或高速缓存中的一个)取出的下一指令的地址的下一指令指针1203；用于存储最近使用的虚拟到物理指令地址的映射以改善地址转换速度的转换后备缓冲器(ITLB)1204；用于推测地预测指令分支地址的分支预测单元1202；以及用于存储分支地址和目标地址的分支目标缓冲器(BTB)1201。
如所提到，解码单元1230包括用于将本文中所描述的DSP指令解码为微操作或“uop”的DSP指令解码电路/逻辑1231以及用于执行DSP指令的DSP指令执行电路/逻辑1241。写回/引退单元1250引退已执行的指令并写回结果。
用于执行紧缩有符号双字的双乘法和四字的累加的实施例
本发明的一个实施例包括指令，该指令用于执行两个紧缩有符号双字的双紧缩乘法以生成两个有符号四字值，这两个有符号四字值随后与来自累加寄存器(即，既是源寄存器又是目的地寄存器的寄存器)的两个有符号四字值累加。一种特定的实现方式包括指令VPMACDLLSQ xmm0,xmm1,xmm2/m128，该指令执行xmm1和xmm2/m128的两个较低双字(32位的值)的向量紧缩双有符号乘法。两个四字(64位的值)结果中的每一个四字结果随后与xmm0的四字中的每一个四字累加。在一个实施例中，使65位的累加器输出中的每个输出饱和，并将每个输出写入到xmm0寄存器的两个四字中。一个实施例还包括指令VPMACDLLQ xmm0,xmm1,xmm2/m128，该指令执行与VPMACDLLSQ相同的操作但不进行饱和。
此外，一种实现方式包括指令VPMACUDHHSQ xmm0,xmm1,xmm2/m128，该指令执行xmm1和xmm2/m128的两个较高双字(32位的值)的向量紧缩双有符号乘法。两个有符号四字(64位的值)结果中的每一个有符号四字结果随后与xmm0的有符号四字中的每一个有符号四字累加。在一个实施例中，使65位的累加器输出中的每个输出饱和，并将每个输出写入到xmm0寄存器的两个四字中。一个实施例还包括指令VPMACDHHQ xmm0,xmm1,xmm2/m128，该指令执行与VPMACUDHHSQ相同的操作但不进行饱和。
在一种实现方式中，xmm1寄存器、xmm2寄存器和xmm3寄存器是存储双四字值或四个双字值的128位紧缩数据寄存器，并且xmm2/m128指示对应的128位源值可从存储器或寄存器(xmm2)检取。
图13图示出针对示例性源寄存器和/或目的地寄存器(SRCx/DESTx)的示例性数据元素和位分布。如图所示，数据元素能以字(16位)、双字(32位)和/或四字(64位)紧缩到源寄存器和/或目的地寄存器中。在处理复数的一些实施例中，实部和虚部可被存储在相邻的数据元素位置中。例如，实部可被存储为数据元素A，而对应的虚部可被存储为数据元素B。然而，在本文中所描述的其他实施例中，紧缩数据元素A-H不表示复数。
图14图示出用于执行指令的示例性架构，该指令用于执行两个紧缩双字的双紧缩乘法以生成两个四字值，这两个四字值随后与来自累加寄存器的两个四字值累加。该指令的一个实施例使用存储在SRC1 1401和SRC21402中的双紧缩双字数据元素。出于解释的目的，图14中的字值被标识为16位的元素A-H、双字值被标识为32位的元素HG、FE、DE和BA，并且四字值被标识为64位的元素HE和DA。在本文中描述的实现方式中，双字值是有符号紧缩数据值。
在一种特定实现方式中，乘法器将每个四字的较低的双字相乘。例如，来自SRC11401的有符号双字数据元素BA与来自SRC2 1402的有符号双字数据元素BA相乘以生成第一临时四字乘积，并且来自SRC1的双字数据元素FE与来自SRC2 1402的双字数据元素FE相乘以生成第一临时四字乘积。第一临时四字乘积和第二临时四字乘积可存储在一个或多个寄存器和/或存储器位置(未示出)中。
在一个实施例中，第一累加器1420将第一临时四字乘积与从SRC3/DEST寄存器1460读取的四字值DA相加，并且第二累加器1421将第二临时四字乘积与来自SRC3/DEST寄存器1460的四字值HE相加。
如果必要，则分别由饱和电路1440-1441使来自每个累加器1420-1421的65位的输出饱和，以生成两个(潜在为饱和的)最终有符号四字值。输出复用器1450将第一四字值路由至SRC3/DEST 1460的较低的64位(在图14中示出为DA)，并将第二四字值路由至SRC/DEST1460的较高的64位(示出为HE)。随后，可由通过附加指令生成的附加的四字乘积来累加所得到的四字值。
在一个实施例中，不使用饱和电路1440-1441。例如，VPMACDLLQ指令的一个实施例执行上文所述的除饱和外的所有操作。在此类情况下，来自累加器1420-1421的65位的输出的仅64个位可被存储在SRC3/DEST寄存器1460中(例如，可忽略最高有效位或最低有效位)。
注意，图14中示出的诸如加法器网络1410-1411和饱和电路1440-1441之类的某些组件对于执行所描述的操作不是必要的。在此类情况下，假定简单地使数据不经修改地通过这些电路。
一个实施例包括指令VPMACDHHSQ xmm0,xmm1,xmm2/m128，在此参见图14，该指令执行SRC1 1401和SRC2 1402中的每个四字中的两个较高的双字的向量紧缩双有符号乘法。具体而言，乘法器1405将来自SRC11401的有符号双字数据元素DC与来自SRC2 1402的有符号双字数据元素DC相乘，并且同时将来自SRC1 1401的有符号双字数据元素HG与来自SRC21402的有符号双字数据元素HG相乘以生成第一临时四字乘积和第二临时四字乘积。第一临时四字乘积和第二临时四字乘积可存储在一个或多个寄存器和/或存储器位置(未示出)中。
在一个实施例中，第一累加器1420将第一临时四字乘积与从SRC3/DEST寄存器1460读取的四字值DA相加，并且第二累加器1421将第二临时四字乘积与来自SRC3/DEST寄存器1460的四字值HE相加。
如果必要，则分别由饱和电路1440-1441使来自每个累加器1420-1421的65位的输出饱和，以生成两个(潜在为饱和的)最终有符号四字值。输出复用器1450将第一最终有符号四字值路由至SRC3/DEST 1460的较低的64位(在图14中示出为DA)，并将第二最终有符号四字值路由至SRC/DEST 1460的较高的64位(图14中的HE)。随后，可由通过附加指令生成的附加的四字乘积来累加所得到的四字值。
在一个实施例中，不使用饱和电路1440-1441。例如，VPMACDHHQ指令的一个实施例执行上文所述的除饱和外的所有操作。在此类情况下，来自累加器1420-1421的65位的输出的仅64个位可被存储在SRC3/DEST寄存器1460中(例如，可忽略最高有效位或最低有效位)。
VPMACDHHQ指令的一个实施例由以下代码序列表示：
TEMP0[63:0]←(SRC2[31:0]*SRC3[31:0])；
TEMP1[63:0]←(SRC2[95:64]*SRC3[95:64])；
DEST[63:0]←AddSaturateToSignedQuadword(TEMP0[63:0],DEST[63:0])；
DEST[127:64]←AddSaturateToSignedQuadword(TEMP1[63:0],DEST[127:64])；
VPMACDHHSQ指令的一个实施例由以下代码序列表示：
TEMP0[63:0]←(SRC2[63:32]*SRC3[63:32])；
TEMP1[63:0]←(SRC2[127:96]*SRC3[127:96])；
DEST[63:0]←AddSaturateToSignedQuadword(TEMP0[63:0],DEST[63:0])；
DEST[127:64]←AddSaturateToSignedQuadword(TEMP1[63:0],DEST[127:64])；
VPMACDLLQ指令的一个实施例由以下代码序列表示：
TEMP0[63:0]←(SRC2[31:0]*SRC3[31:0])；
TEMP1[63:0]←(SRC2[95:64]*SRC3[95:64])；
DEST[63:0]←AddToSignedQuadword(TEMP0[63:0],DEST[63:0])；
DEST[127:64]←AddToSignedQuadword(TEMP1[63:0],DEST[127:64])；
VPMACDLLSQ指令的一个实施例由以下代码序列表示：
TEMP0[63:0]←(SRC2[31:0]*SRC3[31:0])；
TEMP1[63:0]←(SRC2[95:64]*SRC3[95:64])；
DEST[63:0]←AddSaturateToSignedQuadword(TEMP0[63:0],DEST[63:0])；
DEST[127:64]←AddSaturateToSignedQuadword(TEMP1[63:0],DEST[127:64])；
在图15中图示根据本发明的一个实施例的方法。该方法可在上文中描述的处理器和系统架构的上下文内实现，但是不限于任何特定的系统架构。
在1501处，取出指令，该指令具有用于操作码、第一源操作数、第二源操作数、第三源操作数和目的地操作数的字段，该第一和第二源操作数指示紧缩有符号双字，该第三源操作数指示紧缩有符号四字，该目的地操作数指示紧缩有符号四字。在1502处，对该指令解码以生成第一经解码的指令(例如，解码为多个微操作)。在1503处，为第一和第二操作数(例如，从存储器、数据高速缓存等)检取紧缩有符号双字值，并分别将这些紧缩有符号双字值存储在第一和第二源寄存器中。如所提及，在一个实施例中，将紧缩双字值存储在128位的紧缩数据源寄存器中。
在1504处，执行经解码的指令，以便同时将来自第一源寄存器的每个紧缩有符号双字值与来自第二源寄存器的对应的紧缩有符号双字值相乘，从而分别生成第一临时有符号四字乘积和第二临时有符号四字乘积。随后，第一临时有符号四字乘积和第二临时有符号四字乘积与来自第三源寄存器(如所提及，该第三源寄存器可以是与目的地相同的物理寄存器)的第一有符号四字和第二有符号四字累加，以生成第一有符号四字结果和第二有符号四字结果。随后，一些实现方式/指令使第一有符号四字结果和第二有符号四字结果饱和，而其他实施例不使第一有符号四字结果和第二有符号四字结果饱和。在任一情况下，在1505处，将结果作为紧缩有符号四字存储在目的地寄存器(可能为第三源寄存器)中。
在图16中图示根据本发明的一个实施例的方法。在1601处，取出指令，该指令具有用于操作码、第一源操作数、第二源操作数、第三源操作数和目的地操作数的字段，该第一和第二源操作数指示紧缩双字，该第三源操作数指示紧缩四字，该目的地操作数指示紧缩四字。
在1602处，对指令解码以生成经解码的指令。在1603处，检取第一操作数和第二操作数的紧缩有符号双字，并将分别将它们存储在第一源寄存器和第二源寄存器中。随后，在1603处，调度指令。
在1604处，执行经解码的指令，以便同时将来自第一源寄存器的两个紧缩有符号双字与来自第二源寄存器的对应的双字相乘，从而分别生成第一临时四字乘积和第二临时四字乘积。将第一乘积和第二乘积与来自第三源寄存器的第一四字和第二四字累加，以生成第一有符号四字结果和第二有符号四字结果。随后，使第一有符号四字结果和第二有符号四字结果饱和，并且在1605处，将第一有符号四字结果和第二有符号四字结果作为紧缩有符号四字存储在目的地寄存器中。
在前述的说明书中，已经参考本发明的特定示例性实施例描述了本发明的实施例。然而，将会显而易见的是，可对这些实施例作出各种修改和改变，而不背离如所附权利要求所述的本发明的更宽泛的精神和范围。因此，说明书和附图应被认为是说明性而非限制性意义。
本发明的实施例可包括以上已被描述的各步骤。可在可用于使通用或专用处理器执行这些步骤的机器可执行指令中具体化这些步骤。替代地，可由包含用于执行这些步骤的硬连线逻辑的专用硬件组件，或可由被编程的计算机组件和定制硬件组件的任何组合来执行这些步骤。
如本文中所描述，指令可以指硬件的特定配置，诸如，被配置成用于执行某些操作或具有预定功能的专用集成电路(ASIC)，或者被存储在被具体化在非暂态计算机可读介质中的存储器中的软件指令。因此，可以使用存储在一个或多个电子设备(例如，终端站、网络元件等)上并在该一个或多个电子设备上执行的代码和数据来实现图中所示的技术。此类电子设备使用诸如非暂态计算机机器可读存储介质(例如，磁盘；光盘；随机存取存储器；只读存储器；闪存设备；相变存储器)和暂态计算机机器可读通信介质(例如，电、光、声或其他形式的传播信号——诸如载波、红外信号、数字信号等)之类的计算机机器可读介质来(内部地和/或通过网络与其他电子设备进行)存储和传递代码和数据。另外，此类电子设备典型地包括耦合到一个或多个其他组件的一个或多个处理器的集合，该一个或多个其他组件诸如一个或多个存储设备(非暂态机器可读存储介质)、用户输入/输出设备(例如，键盘、触摸屏和/或显示器)以及网络连接。该处理器的集合与其他组件的耦合典型地是通过一个或多个总线和桥(也称为总线控制器)。存储设备和携载网络话务的信号分别表示一个或多个机器可读存储介质和机器可读通信介质。因此，给定电子设备的存储设备典型地存储用于在该电子设备的一个或多个处理器的集合上执行的代码和/或数据。当然，本发明的实施例的一个或多个部分可使用软件、固件和/或硬件的不同组合来实现。贯穿此具体实施方式，出于解释的目的，阐述了众多具体细节以便提供对本发明的透彻理解。然而，将会对本领域技术人员来说显而易见的是，可在没有这些具体细节中的一些细节的情况下实施本发明。在某些实例中，并不详尽描述公知的结构和功能，以免使本发明的主题模糊。因此，本发明的范围和精神应根据所附权利要求书来判定。

Claims (25)

1.一种处理器，包括：
解码器，用于对指令解码以生成经解码的指令，所述指令包括操作码和操作数，所述操作数标识紧缩数据目的地寄存器和多个紧缩数据源寄存器；
第一源寄存器，用于存储第一多个紧缩有符号双字数据元素；
第二源寄存器，用于存储第二多个紧缩有符号双字数据元素；
第三源寄存器，用于存储多个紧缩有符号四字数据元素；
执行电路，用于执行经解码的指令，所述执行电路包括：
乘法器电路，用于分别将来自所述第一源寄存器的第一紧缩有符号双字数据元素和第二紧缩有符号双字数据元素与来自所述第二源寄存器的第三紧缩有符号双字数据元素和第四紧缩有符号双字数据元素相乘，以生成第一临时有符号四字乘积和第二临时有符号四字乘积，所述乘法器电路用于基于所述指令的所述操作码来选择第一有符号双字数据元素、第二有符号双字数据元素、第三有符号双字数据元素和第四有符号双字数据元素；
累加电路，用于将所述第一临时有符号四字乘积与从所述第三源寄存器读取的第一紧缩有符号四字值组合以生成第一经累加的有符号四字结果，并用于将所述第二临时有符号四字乘积与从所述第三源寄存器读取的第二紧缩有符号四字值组合以生成第二经累加的有符号四字结果；
目的地寄存器或所述第三源寄存器，用于将所述第一经累加的有符号四字结果存储在第一有符号四字数据元素位置中，并用于将所述第二经累加的有符号四字结果存储在第二有符号四字数据元素位置中。
2.如权利要求1所述的处理器，进一步包括：
饱和电路，用于在将所述第一经累加的有符号四字结果和所述第二经累加的有符号四字结果存储在所述目的地寄存器中之前，使所述第一经累加的有符号四字结果和所述第二经累加的有符号四字结果饱和。
3.如权利要求1或2所述的处理器，其中，所述第一紧缩有符号双字数据元素、所述第二紧缩有符号双字数据元素、所述第三紧缩有符号双字数据元素和所述第四紧缩有符号双字数据元素是有符号数据元素，并且其中，所述第一经累加的有符号四字结果和所述第二经累加的有符号四字结果是有符号数据元素。
4.如权利要求1或3所述的处理器，其中，所述第一源寄存器、所述第二源寄存器和所述第三源寄存器包括配置成用于存储四个紧缩有符号双字数据元素和/或两个紧缩有符号四字数据元素的128位的寄存器。
5.如权利要求4所述的处理器，其中，响应于第一操作码，所述第一紧缩有符号双字数据元素和所述第三紧缩有符号双字数据元素将分别选自所述第一源寄存器和所述第二源寄存器的紧缩有符号双字位置[31:0]，并且所述第二紧缩有符号双字数据元素和所述第四紧缩有符号双字数据元素将分别选自所述第一源寄存器和所述第二源寄存器的紧缩有符号双字位置[95:64]。
6.如权利要求5所述的处理器，其中，响应于第二操作码，所述第一紧缩有符号双字数据元素和所述第三紧缩有符号双字数据元素将分别选自所述第一源寄存器和所述第二源寄存器的紧缩有符号双字位置[63:32]，并且所述第二紧缩有符号双字数据元素和所述第四紧缩有符号双字数据元素将分别选自所述第一源寄存器和所述第二源寄存器的紧缩有符号双字位置[127:96]。
7.如权利要求1或6所述的处理器，其中，所述第一经累加的有符号四字结果和所述第二经累加的有符号四字结果将进一步与响应于一条或多条附加指令的执行而生成的一个或多个附加的临时有符号四字乘积累加。
8.一种方法，包括：
对指令解码以生成经解码的指令，所述指令包括操作码和操作数，所述操作数标识紧缩数据目的地寄存器和多个紧缩数据源寄存器；
将第一多个紧缩有符号双字数据元素存储在第一源寄存器中；
将第二多个紧缩有符号双字数据元素存储在第二源寄存器中；
将多个紧缩有符号四字数据元素存储在第三源寄存器中；
分别将来自所述第一源寄存器的第一紧缩有符号双字数据元素和第二紧缩有符号双字数据元素与来自所述第二源寄存器的第三紧缩有符号双字数据元素和第四紧缩有符号双字数据元素相乘，以生成第一临时有符号四字乘积和第二临时有符号四字乘积，其中，第一有符号双字数据元素、第二有符号双字数据元素、第三有符号双字数据元素和第四有符号双字数据元素将基于所述指令的所述操作码来选择；
将所述第一临时有符号四字乘积与从所述第三源寄存器读取的第一紧缩有符号四字值累加以生成第一经累加的有符号四字结果，并将所述第二临时有符号四字乘积与从所述第三源寄存器读取的第二紧缩有符号四字值累加以生成第二经累加的有符号四字结果；
将所述第一经累加的有符号四字结果存储在目的地寄存器或所述第三源寄存器中的第一有符号四字数据元素位置中，并且将所述第二经累加的有符号四字结果存储在所述目的地寄存器或所述第三源寄存器中的第二有符号四字数据元素位置中。
9.如权利要求8所述的方法，进一步包括：
在将所述第一经累加的有符号四字结果和所述第二经累加的有符号四字结果存储在所述目的地寄存器中之前，使所述第一经累加的有符号四字结果和所述第二经累加的有符号四字结果饱和。
10.如权利要求8或9所述的方法，其中，所述第一紧缩有符号双字数据元素、所述第二紧缩有符号双字数据元素、所述第三紧缩有符号双字数据元素和所述第四紧缩有符号双字数据元素是有符号数据元素，并且其中，所述第一经累加的有符号四字结果和所述第二经累加的有符号四字结果是有符号数据元素。
11.如权利要求8或10所述的方法，其中，所述第一源寄存器、所述第二源寄存器和所述第三源寄存器包括配置成用于存储四个紧缩有符号双字数据元素和/或两个紧缩有符号四字数据元素的128位的寄存器。
12.如权利要求11所述的方法，其中，响应于第一操作码，所述第一紧缩有符号双字数据元素和所述第三紧缩有符号双字数据元素将分别选自所述第一源寄存器和所述第二源寄存器的紧缩有符号双字位置[31:0]，并且所述第二紧缩有符号双字数据元素和所述第四紧缩有符号双字数据元素将分别选自所述第一源寄存器和所述第二源寄存器的紧缩有符号双字位置[95:64]。
13.如权利要求12所述的方法，其中，响应于第二操作码，所述第一紧缩有符号双字数据元素和所述第三紧缩有符号双字数据元素将分别选自所述第一源寄存器和所述第二源寄存器的紧缩有符号双字位置[63:32]，并且所述第二紧缩有符号双字数据元素和所述第四紧缩有符号双字数据元素将分别选自所述第一源寄存器和所述第二源寄存器的紧缩有符号双字位置[127:96]。
14.如权利要求8或13所述的方法，其中，所述第一经累加的有符号四字结果和所述第二经累加的有符号四字结果将进一步与响应于一条或多条附加指令的执行而生成的一个或多个附加的临时有符号四字乘积累加。
15.一种机器可读介质，具有存储于其上的程序代码，当由机器执行所述程序代码时，所述程序代码使所述机器执行以下操作：
对指令解码以生成经解码的指令，所述指令包括操作码和操作数，所述操作数标识紧缩数据目的地寄存器和多个紧缩数据源寄存器；
将第一多个紧缩有符号双字数据元素存储在第一源寄存器中；
将第二多个紧缩有符号双字数据元素存储在第二源寄存器中；
将多个紧缩有符号四字数据元素存储在第三源寄存器中；
分别将来自所述第一源寄存器的第一紧缩有符号双字数据元素和第二紧缩有符号双字数据元素与来自所述第二源寄存器的第三紧缩有符号双字数据元素和第四紧缩有符号双字数据元素相乘，以生成第一临时有符号四字乘积和第二临时有符号四字乘积，其中，第一有符号双字数据元素、第二有符号双字数据元素、第三有符号双字数据元素和第四有符号双字数据元素将基于所述指令的所述操作码来选择；
将所述第一临时有符号四字乘积与从所述第三源寄存器读取的第一紧缩有符号四字值累加以生成第一经累加的有符号四字结果，并将所述第二临时有符号四字乘积与从所述第三源寄存器读取的第二紧缩有符号四字值累加以生成第二经累加的有符号四字结果；
将所述第一经累加的有符号四字结果存储在目的地寄存器或所述第三源寄存器中的第一有符号四字数据元素位置中，并且将所述第二经累加的有符号四字结果存储在所述目的地寄存器或所述第三源寄存器中的第二有符号四字数据元素位置中。
16.如权利要求15所述的机器可读介质，进一步包括：
在将所述第一经累加的有符号四字结果和所述第二经累加的有符号四字结果存储在所述目的地寄存器中之前，使所述第一经累加的有符号四字结果和所述第二经累加的有符号四字结果饱和。
17.如权利要求15或16所述的机器可读介质，其中，所述第一紧缩有符号双字数据元素、所述第二紧缩有符号双字数据元素、所述第三紧缩有符号双字数据元素和所述第四紧缩有符号双字数据元素是有符号数据元素，并且其中，所述第一经累加的有符号四字结果和所述第二经累加的有符号四字结果是有符号数据元素。
18.如权利要求15或17所述的机器可读介质，其中，所述第一源寄存器、所述第二源寄存器和所述第三源寄存器包括配置成用于存储四个紧缩有符号双字数据元素和/或两个紧缩有符号四字数据元素的128位的寄存器。
19.如权利要求18所述的机器可读介质，其中，响应于第一操作码，所述第一紧缩有符号双字数据元素和所述第三紧缩有符号双字数据元素将分别选自所述第一源寄存器和所述第二源寄存器的紧缩有符号双字位置[31:0]，并且所述第二紧缩有符号双字数据元素和所述第四紧缩有符号双字数据元素将分别选自所述第一源寄存器和所述第二源寄存器的紧缩有符号双字位置[95:64]。
20.如权利要求15所述的机器可读介质，其中，响应于第二操作码，所述第一紧缩有符号双字数据元素和所述第三紧缩有符号双字数据元素将分别选自所述第一源寄存器和所述第二源寄存器的紧缩有符号双字位置[63:32]，并且所述第二紧缩有符号双字数据元素和所述第四紧缩有符号双字数据元素将分别选自所述第一源寄存器和所述第二源寄存器的紧缩有符号双字位置[127:96]。
21.如权利要求15或20所述的机器可读介质，其中，所述第一经累加的有符号四字结果和所述第二经累加的有符号四字结果将进一步与响应于一条或多条附加指令的执行而生成的一个或多个附加的临时有符号四字乘积累加。
22.一种设备，包括：
用于对指令解码以生成经解码的指令的装置，所述指令包括操作码和操作数，所述操作数标识紧缩数据目的地寄存器和多个紧缩数据源寄存器；
用于将第一多个紧缩有符号双字数据元素存储在第一源寄存器中的装置；
用于将第二多个紧缩有符号双字数据元素存储在第二源寄存器中的装置；
用于将多个紧缩有符号四字数据元素存储在第三源寄存器中的装置；
用于分别将来自所述第一源寄存器的第一紧缩有符号双字数据元素和第二紧缩有符号双字数据元素与来自所述第二源寄存器的第三紧缩有符号双字数据元素和第四紧缩有符号双字数据元素相乘以生成第一临时有符号四字乘积和第二临时有符号四字乘积的装置，其中，第一有符号双字数据元素、第二有符号双字数据元素、第三有符号双字数据元素和第四有符号双字数据元素将基于所述指令的所述操作码来选择；
用于将所述第一临时有符号四字乘积与从所述第三源寄存器读取的第一紧缩有符号四字值累加以生成第一经累加的有符号四字结果并将所述第二临时有符号四字乘积与从所述第三源寄存器读取的第二紧缩有符号四字值累加以生成第二经累加的有符号四字结果的装置；
用于将所述第一经累加的有符号四字结果存储在目的地寄存器或所述第三源寄存器中的第一有符号四字数据元素位置中并且将所述第二经累加的有符号四字结果存储在所述目的地寄存器或所述第三源寄存器中的第二有符号四字数据元素位置中的装置。
23.如权利要求22所述的设备，进一步包括：
用于在将所述第一经累加的有符号四字结果和所述第二经累加的有符号四字结果存储在所述目的地寄存器中之前使所述第一经累加的有符号四字结果和所述第二经累加的有符号四字结果饱和的装置。
24.如权利要求22或23所述的设备，其中，所述第一紧缩有符号双字数据元素、所述第二紧缩有符号双字数据元素、所述第三紧缩有符号双字数据元素和所述第四紧缩有符号双字数据元素是有符号数据元素，并且其中，所述第一经累加的有符号四字结果和所述第二经累加的有符号四字结果是有符号数据元素。
25.如权利要求22或24所述的设备，其中，所述第一源寄存器、所述第二源寄存器和所述第三源寄存器包括配置成用于存储四个紧缩有符号双字数据元素和/或两个紧缩有符号四字数据元素的128位的寄存器。
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