CN109840068A - 用于复数乘法的装置和方法 - Google Patents

Abstract

本申请公开了用于复数乘法的装置和方法。本发明的实施例是处理器，包括执行电路，用于响应于经解码的指令来计算第一复数与第二复数的复数乘法的结果。计算包括用于计算结果的实部的第一项和结果的虚部的第一项的第一操作。计算还包括用于计算结果的实部的第二项和结果的虚部的第二项的第二操作。处理器还包括解码器、第一源寄存器和第二源寄存器。解码器用于对指令解码以生成经解码的指令。第一源寄存器用于提供第一复数，并且第二源寄存器用于提供第二复数。

Description

用于复数乘法的装置和方法

技术领域

本发明的实施例一般涉及计算机处理器的领域。更具体地，实施例涉及用于复数乘法的装置和方法。

背景技术

指令集或指令集架构(ISA)是计算机架构中涉及编程的部分，包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置、以及外部输入和输出(I/O)。应当注意，术语“指令”在本文中一般是指宏指令——即，提供给处理器以供执行的指令——而不是微指令或微操作——即，该微指令或微操作是处理器的解码器解码宏指令的结果。微指令或微操作可以被配置成用于指示处理器上的执行单元执行操作以实现与宏指令相关联的逻辑。

ISA与微架构不同，微架构是用于实现指令集的处理器设计技术的集合。具有不同微架构的处理器可以共享公共指令集。例如， 奔腾4(Pentium 4)处理器、酷睿^TM(Core^TM)处理器、以及来自加利福尼亚州桑尼威尔(Sunnyvale)的超微半导体有限公司(Advanced Micro Devices,Inc.)的多个处理器实现几乎相同版本的x86指令集(具有已随更新的版本加入的一些扩展)，但具有不同的内部设计。例如，ISA的相同寄存器架构在不同的微架构中可使用公知的技术以不同方法来实现，包括专用物理寄存器、使用寄存器重命名机制(例如，使用寄存器别名表(RAT)、重排序缓冲器(ROB)和引退寄存器堆)的一个或多个动态分配的物理寄存器。除非另外指定，否则短语“寄存器架构”、“寄存器堆”和“寄存器”在本文中用于指代对软件/编程者以及对指令指定寄存器的方式可见的寄存器架构、寄存器堆和寄存器。在需要区分的情况下，形容词“逻辑的”、“架构的”，或“软件可见的”将用于指示寄存器架构中的寄存器/寄存器堆，而不同的形容词将用于规定给定微架构中的寄存器(例如，物理寄存器、重排序缓冲器、引退寄存器、寄存器池)。

附图说明

在所附附图中以示例方式而非限制方式来图示本发明，在附图中，类似的附图标记指示类似的要素，其中：

图1A-1B是图示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；

图1A是图示根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；

图1B是图示根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图；

图2A是图示根据本发明的实施例的示例性专用向量友好指令格式的框图；

图2B是图示根据本发明的一个实施例的构成完整操作码字段174的具有专用向量友好指令格式200的字段的框图；

图2C是图示根据本发明的一个实施例的构成寄存器索引字段144的具有专用向量友好指令格式200的字段的框图；

图2D是图示根据本发明的一个实施例的构成扩充操作字段150的具有专用向量友好指令格式200的字段的框图；

图3是根据本发明的一个实施例的寄存器架构300的框图；

图4A是图示根据本发明的实施例的示例性有序流水线以及示例性寄存器重命名的乱序发布/执行流水线两者的框图；

图4B是图示根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性寄存器重命名的乱序发布/执行架构核的框图；

图5A-B图示更具体的示例性核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)；

图5A是根据本发明的实施例的单个处理器核连同它与管芯上互连网络502的连接以及其第二级(L2)高速缓存的本地子集504的框图；

图5B是根据本发明的实施例的图5A中的处理器核的一部分的展开图；

图6是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器600的框图；

图7-10是示例性计算机架构的框图；

图7示出根据本发明的一个实施例的系统的框图；

图8是根据本发明的实施例的第一更具体的示例性系统的框图；

图9是根据本发明的实施例的第二更具体的示例性系统的框图；

图10是根据本发明的实施例的SoC的框图；

图11是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图；

图12是根据本发明的实施例的用于将复数相乘的装置的框图；

图13是根据本发明的实施例的用于将复数相乘的方法的流程图。

具体实施方式

在以下描述中，陈述了众多具体细节。然而，应当理解，可在没有这些特定细节的情况下实践本发明的实施例。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。

说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用表明所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定都包括该特定的特征、结构或特性。此外，此类短语不一定是指同一个实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。

如在本说明书和权利要求书中所使用，除非以其他方式指定，否则用于描述要素的序数词“第一”、“第二”、“第三”等仅仅指示正在引用要素的特定实例或类似要素的不同实例，并且不旨在暗示如此描述的这些要素在时间上、空间上、按等级或按任何其他方式必须按照特定的序列。

根据本发明的实施例的将由处理器核执行的指令可以以下文详细描述的“通用向量友好指令格式”来实现。在其他实施例中，不利用此类格式而使用另一指令格式，然而，下文对写掩码寄存器、各种数据变换(混合、广播等)、寻址等的描述一般适用于上文(多个)指令的实施例的描述。另外，下文详细描述示例性系统、架构和流水线。指令可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。

指令集

指令集可以包括一个或多个指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。已经推出和/或发布了被称为高级向量扩展(AVX、AVX2和AVX-512)和利用向量扩展(VEX)编码方案的SIMD扩展集(参见例如2014年9月的64和IA-32架构软件开发者手册；2014年10月的高级向量扩展编程参考；以及2016年10月的 架构指令集扩展编程参考)。

示例性指令格式

本文中所描述的(多条)指令的实施例能以不同的格式体现。另外，在下文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。

通用向量友好指令格式

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。

图1A-图1B是图示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图1A是图示根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图1B是图示根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式100定义A类和B类指令模板，这两者都包括无存储器访问105的指令模板和存储器访问120的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图1A中的A类指令模板包括：1)在无存储器访问105的指令模板内，示出无存储器访问的完全舍入控制型操作110的指令模板、以及无存储器访问的数据变换型操作115的指令模板；以及2)在存储器访问120的指令模板内，示出存储器访问的时效性125的指令模板和存储器访问的非时效性130的指令模板。图1B中的B类指令模板包括：1)在无存储器访问105的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作112的指令模板以及无存储器访问的写掩码控制的vsize型操作117的指令模板；以及2)在存储器访问120的指令模板内，示出存储器访问的写掩码控制127的指令模板。

通用向量友好指令格式100包括以下列出的按照在图1A-1B中图示的顺序的如下字段。

格式字段140——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段142——其内容区分不同的基础操作。

寄存器索引字段144——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。

修饰符(modifier)字段146——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问105的指令模板与存储器访问120的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段150——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段168、α字段152和β字段154。扩充操作字段150允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。

比例字段160——其内容允许用于存储器地址生成(例如，用于使用(2^比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。

位移字段162A——其内容用作存储器地址生成的一部分(例如，用于使用(2^比例*索引+基址+位移)的地址生成)。

位移因数字段162B(注意，位移字段162A直接在位移因数字段162B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2^比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段174(稍后在本文中描述)和数据操纵字段154C确定。位移字段162A和位移因数字段162B不用于无存储器访问105的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段162A和位移因数字段162B是任选的。

数据元素宽度字段164——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。

写掩码字段170——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩蔽，而B类指令模板支持合并-写掩蔽和归零-写掩蔽两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段170允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段170的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段170的内容间接地标识要执行的掩蔽)的本发明的实施例，但是替代实施例替代地或附加地允许掩码写字段170的内容直接指定要执行的掩蔽。

立即数字段172——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。

类字段168——其内容在不同类的指令之间进行区分。参考图1A-图1B，该字段的内容在A类和B类指令之间进行选择。在图1A-图1B中，圆角方形用于指示特定的值存在于字段中(例如，在图1A-图1B中分别用于类字段168的A类168A和B类168B)。

A类指令模板

在A类非存储器访问105的指令模板的情况下，α字段152被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作110和无存储器访问的数据变换型操作115的指令模板分别指定舍入152A.1和数据变换152A.2)的RS字段152A，而β字段154区分要执行所指定类型的操作中的哪一种。在无存储器访问105的指令模板中，比例字段160、位移字段162A和位移比例字段162B不存在。

无存储器访问的指令模板——完全舍入控制型操作

在无存储器访问的完全舍入控制型操作110的指令模板中，β字段154被解释为其(多个)内容提供静态舍入的舍入控制字段154A。尽管在本发明的所述实施例中舍入控制字段154A包括抑制所有浮点异常(SAE)字段156和舍入操作控制字段158，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段158)。

SAE字段156——其内容区分是否禁用异常事件报告；当SAE字段156的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。

舍入操作控制字段158——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段158允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段150的内容覆盖(override)该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作115的指令模板中，β字段154被解释为数据变换字段154B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问120的指令模板的情况下，α字段152被解释为驱逐提示字段152B，其内容区分要使用驱逐提示中的哪一个(在图1A中，对于存储器访问时效性125的指令模板和存储器访问非时效性130的指令模板分别指定时效性的152B.1和非时效性的152B.2)，而β字段154被解释为数据操纵字段154C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问120的指令模板包括比例字段160，并任选地包括位移字段162A或位移比例字段162B。

向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。

存储器访问的指令模板——时效性的

时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板——非时效性的

非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段152被解释为写掩码控制(Z)字段152C，其内容区分由写掩码字段170控制的写掩蔽应当是合并还是归零。

在B类非存储器访问105的指令模板的情况下，β字段154的一部分被解释为RL字段157A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作112的指令模板和无存储器访问的写掩码控制VSIZE型操作117的指令模板分别指定舍入157A.1和向量长度(VSIZE)157A.2)，而β字段154的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问105的指令模板中，比例字段160、位移字段162A和位移比例字段162B不存在。

在无存储器访问的写掩码控制部分舍入控制型操作110的指令模板中，β字段154的其余部分被解释为舍入操作字段159A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。

舍入操作控制字段159A——正如舍入操作控制字段158，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段159A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段150的内容覆盖该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作117的指令模板中，β字段154的其余部分被解释为向量长度字段159B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。

在B类存储器访问120的指令模板的情况下，β字段154的一部分被解释为广播字段157B，其内容区分是否要执行广播型数据操纵操作，而β字段154的其余部分被解释为向量长度字段159B。存储器访问120的指令模板包括比例字段160，并任选地包括位移字段162A或位移比例字段162B。

针对通用向量友好指令格式100，示出完整操作码字段174包括格式字段140、基础操作字段142和数据元素宽度字段164。尽管示出了其中完整操作码字段174包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段174包括少于所有的这些字段。完整操作码字段174提供操作代码(操作码)。

扩充操作字段150、数据元素宽度字段164和写掩码字段170允许逐指令地以通用向量友好指令格式指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本发明的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。

示例性专用向量友好指令格式

图2A是图示根据本发明的实施例的示例性专用向量友好指令格式的框图。图2A示出专用向量友好指令格式200，其指定各字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式200是专用的。专用向量友好指令格式200可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。图示来自图1B的字段，来自图2A的字段映射到来自图1B的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式100的上下文中参考专用向量友好指令格式200描述了本发明的实施例，但是本发明不限于专用向量友好指令格式200，除非另有声明。例如，通用向量友好指令格式100构想了各种字段的各种可能的尺寸，而专用向量友好指令格式200示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式200中数据元素宽度字段164被图示为一位字段，但是本发明不限于此(即，通用向量友好指令格式100构想数据元素宽度字段164的其他尺寸)。

通用向量友好指令格式100包括以下列出的按照图2A中图示的顺序的如下字段。

EVEX前缀(字节0-3)202——以四字节形式进行编码。

格式字段140(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段140，并且它包含0x62(在本发明的一个实施例中，为用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段205(EVEX字节1，位[7-5])——由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(157BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过增加EVEX.R、EVEX.X和EVEX.B来形成Rrrr、Xxxx和Bbbb。

REX’字段110——这是REX’字段110的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段215(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38或0F 3)进行编码。

数据元素宽度字段164(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv 220(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段220对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U 168类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段225(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码器的PLA之前被扩展成传统SIMD前缀(因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令)。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段152(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是针对上下文的。

β字段154(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示)——如前所述，此字段是针对上下文的。

REX’字段110——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段170(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器的索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩蔽硬件的硬件来实现)。

实操作码字段230(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段240(字节5)包括MOD字段242、Reg字段244和R/M字段246。如先前所述的，MOD字段242的内容将存储器访问操作和非存储器访问操作区分开。Reg字段244的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段246的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)——如先前所述的，比例字段150的内容用于存储器地址生成。SIB.xxx 254和SIB.bbb 256——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段162A(字节7-10)——当MOD字段242包含10时，字节7-10是位移字段162A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段162B(字节7)——当MOD字段242包含01时，字节7是位移因数字段162B。该字段的位置与以字节粒度工作的传统x86指令集8位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段162B是disp8的重新解释；当使用位移因数字段162B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数字段162B替代传统x86指令集8位位移。由此，位移因数字段162B以与x86指令集8位位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。立即数字段172如先前所述地操作。

完整操作码字段

图2B是图示根据本发明的一个实施例的构成完整操作码字段174的具有专用向量友好指令格式200的字段的框图。具体地，完整操作码字段174包括格式字段140、基础操作字段142和数据元素宽度(W)字段164。基础操作字段142包括前缀编码字段225、操作码映射字段215和实操作码字段230。

寄存器索引字段

图2C是图示根据本发明的一个实施例的构成寄存器索引字段144的具有专用向量友好指令格式200的字段的框图。具体地，寄存器索引字段144包括REX字段205、REX’字段210、MODR/M.reg字段244、MODR/M.r/m字段246、VVVV字段220、xxx字段254和bbb字段256。

扩充操作字段

图2D是图示根据本发明的一个实施例的构成扩充操作字段150的具有专用向量友好指令格式200的字段的框图。当类(U)字段168包含0时，它表明EVEX.U0(A类168A)；当它包含1时，它表明EVEX.U1(B类168B)。当U＝0且MOD字段242包含11(表明无存储器访问操作)时，α字段152(EVEX字节3，位[7]–EH)被解释为rs字段152A。当rs字段152A包含1(舍入152A.1)时，β字段154(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段154A。舍入控制字段154A包括一位SAE字段156和两位舍入操作字段158。当rs字段152A包含0(数据变换152A.2)时，β字段154(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段154B。当U＝0且MOD字段242包含00、01或10(表明存储器访问操作)时，α字段152(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段152B，并且β字段154(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段154C。

当U＝1时，α字段152(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段152C。当U＝1且MOD字段242包含11(表明无存储器访问操作)时，β字段154的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段157A；当它包含1(舍入157A.1)时，β字段154的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段159A，而当RL字段157A包含0(VSIZE157.A2)时，β字段154的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为向量长度字段159B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段242包含00、01或10(表明存储器访问操作)时，β字段154(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段159B(EVEX字节3，位[6-5]–L_1-0)和广播字段157B(EVEX字节3，位[4]–B)。

示例性寄存器架构

图3是根据本发明的一个实施例的寄存器架构300的框图。在所图示的实施例中，存在32个512位宽的向量寄存器310；这些寄存器被引用为zmm0到zmm31(zmm寄存器集合)。代替zmm寄存器集合，其他实施例可以包括十六个256位宽的向量寄存器的集合；这些寄存器被引用为ymm0到ymm15(ymm寄存器集合)。代替zmm寄存器集合或ymm寄存器集合，其他实施例可以包括十六个128位宽的向量寄存器的集合；这些寄存器被引用为xmm0到xmm15(xmm寄存器集合)。在图3中，较低的16个zmm寄存器的较低阶256位覆盖在寄存器ymm0-15上，并且较低的16个zmm寄存器的较低阶128位(ymm寄存器的较低阶128位)覆盖在寄存器xmm0-15上。

专用向量友好指令格式200对这些被覆盖的寄存器堆操作，如在以下表格中所图示。

换句话说，向量长度字段159B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段159B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式200的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。

写掩码寄存器315——在所图示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器315的尺寸是16位。在一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地禁止写掩蔽用于那条指令。

通用寄存器325——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点栈寄存器堆(x87栈)345，在其上面重叠了MMX紧缩整数平坦寄存器堆350——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。

本发明的替代实施例可以使用更宽的或更窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。

示例性核架构、处理器和计算机架构

可以实现本发明的处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)中央处理单元(CPU)，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)计算的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统(SoC)，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。

示例性核架构

有序和乱序核框图

图4A是图示根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图4B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图4A-图4B中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。

在图4A中，处理器流水线400包括取出级402、长度解码级404、解码级406、分配级408、重命名级410、调度(也被称为分派或发布)级412、寄存器读取/存储器读取级414、执行级416、写回/存储器写入级418、异常处置级422和提交级424。

图4B示出处理器核490，该处理器核490包括前端单元430，该前端单元430耦合到执行引擎单元450，并且前端单元430和执行引擎单元450两者都耦合到存储器单元470。核490可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核490可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。

前端单元430包括分支预测单元432，该分支预测单元432耦合到微操作高速缓存433和指令高速缓存单元434，该指令高速缓存单元434耦合到指令转换后备缓冲器(TLB)436，该指令转换后备缓冲器436耦合到指令取出单元438，该指令取出单元438耦合到解码单元440。解码单元440(或解码器)可对指令解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元440可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核490包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元440中，或以其他方式在前端单元430内)。微操作高速缓存433和解码单元440耦合到执行引擎单元450中的重命名/分配器单元452。在各实施例中，诸如433的微操作高速缓存还可以或替代地称为操作高速缓存。

执行引擎单元450包括重命名/分配器单元452，该重命名/分配器单元452耦合到引退单元454和一个或多个调度器单元的集合456。(多个)调度器单元456表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元456耦合到(多个)物理寄存器堆单元458。(多个)物理寄存器堆单元458中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元458包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元458由引退单元454重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元454和(多个)物理寄存器堆单元458耦合到(多个)执行集群460。(多个)执行集群460包括一个或多个执行单元的集合462以及一个或多个存储器访问单元的集合464。执行单元462可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元456、(多个)物理寄存器堆单元458和(多个)执行集群460示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元464的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。

存储器访问单元的集合464耦合到存储器单元470，该存储器单元470包括数据TLB单元472，该数据TLB单元472耦合到数据高速缓存单元474，该数据高速缓存单元474耦合到第二级(L2)高速缓存单元476。在一个示例性实施例中，存储器访问单元464可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元470中的数据TLB单元472。指令高速缓存单元434还耦合到存储器单元470中的第二级(L2)高速缓存单元476。L2高速缓存单元476耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线400：1)指令取出438执行取出级402和长度解码级404；2)解码单元440执行解码级406；3)重命名/分配器单元452执行分配级408和重命名级410；4)(多个)调度器单元456执行调度级412；5)(多个)物理寄存器堆单元458和存储器单元470执行寄存器读取/存储器读取级414；执行集群460执行执行级416；6)存储器单元470和(多个)物理寄存器堆单元458执行写回/存储器写入级418；7)各单元可牵涉到异常处置级422；以及8)引退单元454和(多个)物理寄存器堆单元458执行提交级424。

核490可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核490包括用于支持紧缩数据指令集扩展(例如，AVX、AVX2、AVX-512)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、SMT(例如，单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如 超线程化技术中的SMT)。

尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元434/474以及共享的L2高速缓存单元476，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性核架构

图5A-图5B图示更具体的示例性核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。

图5A是根据本发明的实施例的单个处理器核以及它至管芯上互连网络502的连接及其第二级(L2)高速缓存的本地子集504的框图。在一个实施例中，指令解码器500支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存506允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元508和向量单元510使用分开的寄存器集合(分别为标量寄存器512和向量寄存器514)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存506读回，但是本发明的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集504是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集504的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集504中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集504中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图5B是根据本发明的实施例的图5A中的处理器核的一部分的展开图。图5B包括L1高速缓存504的L1数据高速缓存506A部分，以及关于向量单元510和向量寄存器514的更多细节。具体地，向量单元510是16宽向量处理单元(VPU)(见16宽ALU 528)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元520支持对寄存器输入的混合，通过数值转换单元522A-B支持数值转换，并且通过复制单元524支持对存储器输入的复制。写掩码寄存器526允许预测所得的向量写入。

具体的处理器架构

图6是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器600的框图。图6中的实线框图示具有单个核602A、系统代理610、一个或多个总线控制器单元的集合616的处理器600，而虚线框的任选增加图示具有多个核602A-N、系统代理单元610中的一个或多个集成存储器控制器单元的集合614以及专用逻辑608的替代处理器600。

因此，处理器600的不同实现可包括：1)CPU，其中专用逻辑608是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核602A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核602A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核602A-N是大量通用有序核。因此，处理器600可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器600可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。

存储器层次结构包括核内的一个或多个高速缓存级别、一个或多个共享高速缓存单元的集合606、以及耦合到集成存储器控制器单元的集合614的外部存储器(未示出)。共享高速缓存单元的集合606可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元612将集成图形逻辑608(集成图形逻辑608是专用逻辑的示例并且在本文中还被称为专用逻辑)、共享高速缓存单元的集合606以及系统代理单元610/(多个)集成存储器控制器单元614互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元606与核602A-N之间维持一致性。

在一些实施例中，一个或多个核602A-N能够实现多线程化。系统代理610包括协调和操作核602A-N的那些部件。系统代理单元610可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核602A-N以及集成图形逻辑608的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。

核602A-N在架构指令集方面可以是同构的或异构的；即，核602A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图7-10是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。

现在参考图7，所示出的是根据本发明一个实施例的系统700的框图。系统700可以包括一个或多个处理器710、715，这些处理器耦合到控制器中枢720。在一个实施例中，控制器中枢720包括图形存储器控制器中枢(GMCH)790和输入/输出中枢(IOH)750(其可以在分开的芯片上)；GMCH790包括存储器和图形控制器，存储器740和协处理器745耦合到该存储器和图形控制器；IOH 750将输入/输出(I/O)设备760耦合到GMCH 790。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器740和协处理器745直接耦合到处理器710，并且控制器中枢720与IOH 750处于单个芯片中。

附加的处理器715的任选性在图7中通过虚线来表示。每一处理器710、715可包括本文中描述的处理核中的一个或多个，并且可以是处理器600的某一版本。

存储器740可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢720经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接795来与(多个)处理器710、715进行通信。

在一个实施例中，协处理器745是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢720可以包括集成图形加速器。

在物理资源710、715之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。

在一个实施例中，处理器710执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器710将这些协处理器指令识别为具有应当由附连的协处理器745执行的类型。因此，处理器710在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器745。(多个)协处理器745接受并执行所接收的协处理器指令。

现在参见图8，所示出的是根据本发明的实施例的第一更具体的示例性系统800的框图。如图8中所示，多处理器系统800是点对点互连系统，并且包括经由点对点互连850耦合的第一处理器870和第二处理器880。处理器870和880中的每一个都可以是处理器600的某一版本。在本发明的一个实施例中，处理器870和880分别是处理器710和715，而协处理器838是协处理器745。在另一实施例中，处理器870和880分别是处理器710和协处理器745。

处理器870和880示出为分别包括集成存储器控制器(IMC)单元872和882。处理器870还包括作为其总线控制器单元的一部分的点对点(P-P)接口876和878；类似地，第二处理器880包括P-P接口886和888。处理器870、880可以经由使用点对点(P-P)接口电路878、888的P-P接口850来交换信息。如图8中所示，IMC 872和882将处理器耦合到相应的存储器，即存储器832和存储器834，这些存储器可以是本地附连到相应处理器的主存储器的部分。

处理器870、880可各自经由使用点对点接口电路876、894、886、898的各个P-P接口852、854来与芯片组890交换信息。芯片组890可以任选地经由高性能接口892来与协处理器838交换信息。在一个实施例中，协处理器838是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。

共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。

芯片组890可以经由接口896耦合到第一总线816。在一个实施例中，第一总线816可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是本发明的范围不限于此。

如图8中所示，各种I/O设备814可连同总线桥818一起耦合到第一总线816，该总线桥818将第一总线816耦合到第二总线820。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器815耦合到第一总线816。在一个实施例中，第二总线820可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线820，这些设备包括例如键盘和/或鼠标822、通信设备827以及存储单元828，该存储单元828诸如可包括指令/代码和数据830的盘驱动器或者其他大容量存储设备。此外，音频I/O 824可以被耦合到第二总线820。注意，其他架构是可能的。例如，代替图8的点对点架构，系统可以实现多分支总线或其他此类架构。

现在参考图9，示出的是根据本发明的实施例的第二更具体的示例性系统900的框图。图8和9中的类似元件使用类似的附图标记，并且从图9中省略了图8的某些方面以避免混淆图9的其他方面。

图9图示处理器870、880可分别包括集成存储器和I/O控制逻辑(“CL”)872和882。因此，CL 872、882包括集成存储器控制器单元，并包括I/O控制逻辑。图9图示不仅存储器832、834耦合到CL 872、882，而且I/O设备914也耦合到控制逻辑872、882。传统I/O设备915被耦合到芯片组890。

现在参考图10，示出的是根据本发明的实施例的SoC 1000的框图。图6中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图10中，(多个)互连单元1002被耦合到：应用处理器1010，其包括一个或多个核的集合602A-N以及(多个)共享高速缓存单元606，一个或多个核的集合602A-N包括高速缓存单元604A-N；系统代理单元610；(多个)总线控制器单元616；(多个)集成存储器控制器单元614；一个或多个协处理器的集合1020，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1030；直接存储器访问(DMA)单元1032；以及用于耦合到一个或多个外部显示器的显示单元1040。在一个实施例中，(多个)协处理器1020包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如，图8中图示的代码830)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。

程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

因此，本发明的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图11是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图11示出可使用x86编译器1104来编译高级语言1102形式的程序，以生成可由具有至少一个x86指令集核的处理器1116原生执行的x86二进制代码1106。具有至少一个x86指令集核的处理器1116表示通过兼容地执行或以其他方式执行以下各项来执行与具有至少一个x86指令集核英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器1104表示可操作用于生成x86二进制代码1106(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1116上执行。类似地，图11示出可以使用替代的指令集编译器1108来编译高级语言1102形式的程序，以生成可以由不具有至少一个x86指令集核的处理器1114(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码1110。指令转换器1112用于将x86二进制代码1106转换成可以由不具有x86指令集核的处理器1114原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码1110相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器1112通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码1106的软件、固件、硬件或其组合。

复数乘法

本发明的实施例可以使用图12所示的装置来使用紧缩实和虚数据元素执行复数乘法。图12的装置可以包括在各自如上所述的图4至10的处理器和/或系统中，图4至10示出包括本发明的实施例的处理器和系统，其中处理器490、600、710、715、870、880和1010以及系统700、800、900和1000可以包括图12所示的框和/或元素中的任一个或全部，图12所示的框和/或元素可以根据图13的描述中所描述的技术和/或方法来操作。

所描述的实施例对128位、256位和512位紧缩数据寄存器和存储器位置中的16位的半精度浮点值执行操作。例如，一个实施例将xmm2和xmm3/m128中的紧缩数据值相乘，其中xmm2和xmm3/m128将复数的实部存储在偶元素中并且将复数的虚部存储在奇元素中。然而，其他实施例可以对其他尺寸和/或数据类型执行操作。

在实施例中，包括乘法器的处理硬件执行用于计算结果的实部的第一计算和用于计算结果的虚部的第二计算。分别使用符号X＝Xr+i*Xi和Y＝Yr+i*Yi来表示具有实部Xr和虚部Xi的第一复数X和具有实部Yr和虚部Yi的第二复数Y，第一计算可以表示为Xr*Yr-Xi*Yi，并且第二计算可以表示为Xr*Yi+Yr*Xi，因为(Xr+i*Xi)(Yr+i*Yi)＝[Xr*Yr+i²(Xi*Yi)]+i[Xr*Yi+Yr*Xi]。

实施例响应于对单个指令解码而使用处理硬件来执行两种计算，该指令在本文中利用助记符VCFMULPH标识。相反，执行复数乘法的其他方法可能使用多于一个指令，例如，包括一个或多个混洗指令和一个或多个乘法指令的指令的组合。

下列伪代码指定在一个实施例中执行的计算，其中SRC1和SRC2是源寄存器或存储器位置，TEMP是用于存储中间值的寄存器，DEST是目的地寄存器，实部存储在源和目的地寄存器或存储器位置的偶元素(例如，每个32位字的较低16位)中，并且虚部存储在源和目的地寄存器或存储器位置的奇元素(例如，每个32位字的较高16位)中。

用于计算偶元素的示例伪代码：

TEMP[15:0]←SRC1[15:0]*SRC2[15:0]

DEST[15:0]←TEMP[15:0]-SRC1[31:16]*SRC2[31:16]

用于计算奇元素的示例伪代码：

TEMP[31:16]←SRC1[31:16]*SRC2[15:0]

DEST[31:16]←TEMP[31:16]+SRC1[15:0]*SRC2[31:16]

因此，结果的实部存储在DEST的偶元素中，并且结果的虚部存储在DEST的奇元素中。

此外，单个VCFMULPH指令的执行还可以执行用于计算紧缩结果的其他字的实部和虚部的两种操作，例如，128位紧缩结果的另外三个字、256位紧缩结果的另外七个字、或512位紧缩结果的另外十五个字。

在实施例中，处理器的ISA可以包括用于执行上述复数乘法的第一单个指令(例如，VCFMULPH)，和在本文中利用助记符VCFCMULPH标识的用于执行由VCFMULPH执行的复数乘法的共轭版本的第二单个指令。例如，在VCFMULPH用于通过从两个偶输入元素的乘积减去两个对应的奇输入元素的乘积来计算偶元素的实施例中，VCFCMULPH用于通过将两个奇输入元素的乘积加到两个对应的偶输入元素的乘积来计算偶元素。

在各实施例中，VCFMULPH和VCFCMULPH指令中的任一个或两个可以提供任选的写掩码、广播和/或归零。

返回到图12，寄存器堆1210可以将第一向量X存储在第一源寄存器中并且将第二向量Y存储在第二源寄存器中，其中向量X和Y中的每一个可以表示n个复数的集合。X的每一对偶和奇元素(例如，X[0]和X[1]、X[2]和X[3]、…X[2n-2]和X[2n-1])可以将复数的实部存储在偶元素中并且将复数的虚部存储在奇元素中。类似地，Y的每一对偶和奇元素(例如，Y[0]和Y[1]、Y[2]和Y[3]、…Y[2n-2]和Y[2n-1])可以将复数的实部存储在偶元素中并且将复数的虚部存储在奇元素中。

复制复用器(dup mux)1220可以执行将来自奇元素的值复制到偶元素位置中(例如，将{a,b,c,d}变换为{b,b,d,d})。在实施例中，dup mux 1220可以以具有两个输入向量、一个输出向量的复用器电路的硬件来实现。交换复用器(swap mux)1230可以基于一个或多个控制信号的值来执行将来自奇元素的值复制到偶元素位置中(例如，将{a,b,c,d}变换为{b,b,d,d})、将来自偶元素的值复制到奇元素位置中(例如，将{a,b,c,d}变换为{a,a,c,c})、或交换奇和偶元素(例如，将{a,b,c,d}变换为{b,a,d,c})。在实施例中，swap mux1230可以以具有两个两个输入向量、一个输出向量的复用器电路的硬件来实现。

融合乘法-加法器(FMA)1240可以是任何类型的乘法器和加法器电路。在实施例中，FMA 1240可以以具有浮点向量FMA电路的硬件来实现。FMA 1240可以将第一输入向量的任何尺寸元素(例如，十六位)中的每一个与第二输入向量的相同尺寸元素中的每一个相乘并且将乘积加到第三输入向量的相同尺寸元素中的每一个。

在实施例中，可以将VCFMULPH指令解码为两个微操作，其可以使得处理硬件(诸如图12的处理硬件)计算复数的向量的偶和奇元素两者。

例如，第一微操作可以使用控制信号来使得硬件：使用来自寄存器堆1210中的第一源寄存器的第一操作数(例如，X)作为dup mux 1220的输入；使用来自第二源寄存器的第二操作数(例如，Y)作为swap mux 1230的输入；使用dup mux 1220来将未改变的第一操作数传递至FMA 1240的第一输入1241；使用swap mux 1230来将第二操作数的偶元素复制到奇元素并且将经变换的第二操作数传递至FMA 1240的第二输入1242；使用零值向量作为FMA 1240的第三输入1243；执行FMA操作；以及将FMA操作的结果存储在临时寄存器中。因此，例如，FMA 1240的第一输入1241将是{X[0],X[1],X[2],X[3],…X[2n-2],X[2n-1]}；FMA1240的第二输入1242将是{Y[0],Y[0],Y[2],Y[2],…Y[2n-2],Y[2n-2]}；FMA 1240将会将第一输入与第二输入相乘并且将零加到乘积；并且存储在临时寄存器中的FMA结果将是{X[0]*Y[0],X[1]*Y[0],X[2]*Y[2],X[3]*Y[2],…X[2n-2]*Y[2n-2],X[2n-1]*Y[2n-2]}。

继续前述示例，对应的第二微操作可以使用控制信号来使同一硬件：使用来自寄存器堆1210中的第二源寄存器的第二操作数(例如，Y)作为dup mux 1220的输入；使用来自第一源寄存器的第一操作数(例如，X)作为swap mux 1230的输入；使用dup mux 1220来将第二操作数的奇元素复制到偶元素并且将经变换的第二操作数传递至FMA 1240的第一输入1241；使用swap mux 1230来交换第一操作数的偶和奇元素并且将经变换的第一操作数传递至FMA 1240的第二输入1242；使用来自临时寄存器的第一微操作的结果作为FMA 1240的第三输入1243；执行FMA操作的乘法部分；使用诸如FMA控制逻辑的求反电路来对乘法结果的偶元素求反；执行FMA操作的加法部分；以及将FMA操作的结果存储在寄存器堆1210中的目的地寄存器中。因此，例如，FMA 1240的第一输入1241将是{Y[1],Y[1],Y[3],Y[3],…Y[2n-1],Y[2n-1]}；FMA 1240的第二输入1242将是{X[1],X[0],X[3],X[2],…X[2n-1],X[2n-2]}；乘法结果将是{X[1]*Y[1],X[0]*Y[1],X[3]*Y[3],X[2]*Y[3],…X[2n-1]*Y[2n-1],X[2n-2]*Y[2n-1]}；并且存储在目的地寄存器中的FMA结果将是{X[0]*Y[0]-X[1]*Y[1],X[1]*Y[0]+X[0]*Y[1],X[2]*Y[2]-X[3]*Y[3],X[3]*Y[2]+X[2]*Y[3],…X[2n-2]*Y[2n-2]-X[2n-1]*Y[2n-1],X[2n-1]*Y[2n-2]+X[2n-2]*Y[2n-1]}。

因此，结果的实部存储在目的地寄存器的偶元素中，并且结果的虚部存储在目的地寄存器的奇元素中。

图13中示出了根据本发明的实施例的方法。该方法可在本文中所描述的处理器架构的情境内实现，但并不限于任何特定的处理器架构。

在1302中，取出第一指令(例如，VCFMULPH)，该指令具有用于指定操作码、第一和第二源操作数、和目的地操作数的字段。在实施例中，第一和第二源操作数字段用于指定存储具有16位紧缩数据元素的复数的集合的128位、256位或512位紧缩数据寄存器，其中每个偶数据元素表示复数的实部，并且每个对应的奇数据元素表示对应的复数的对应的虚部。

在1304中，对第一指令解码。在实施例中，将指令解码为第一微操作和第二微操作。

在1310中，第一微操作的执行开始。第一微操作的执行包括1312、1314、1316和1318。

在1312中，来自第一源寄存器的第一操作数用作dup mux的输入，并且来自第二源寄存器的第二操作数用作swap mux的输入。在1314中，dup mux将未改变的第一操作数传递至FMA的第一输入；swap mux将第二操作数的偶元素复制到奇元素并且将经变换的第二操作数传递至FMA的第二输入；并且零值向量用于FMA的第三输入。在1316中，通过将提供给第一和第二输入的向量相乘并且将提供给第三输入的向量加到乘积来执行FMA操作。在1318中，FMA操作的结果存储在临时寄存器中。

在1320中，第二微操作的执行开始。第二微操作的执行包括1322、1324、1326和1328。

在1322中，第二操作数用作dup mux的输入，并且第一操作数用作swap mux的输入。在1324中，dup mux将第二操作数的奇元素复制到偶元素并且将经变换的第二操作数传递至FMA的第一输入，swap mux交换第一操作数的偶和奇元素并且将经变换的第一操作数传递至FMA的第二输入，并且来自临时寄存器的第一微操作的结果用于FMA的第三输入。在1326中，通过将提供给第一和第二输入的向量相乘、对乘法结果的偶元素求反、并且将提供给第三输入的向量加到乘积来执行FMA操作。在1328中，FMA操作的结果存储在目的地寄存器中。

尽管上述实值和虚值长度为16位，但是本发明的基本原理可使用任何尺寸的数据元素来实现。例如，实部和虚部可以是8位的、32位的或64位的而仍然符合本发明的基本原理。各种其他方法实施例和对图13的方法实施例的改变在本发明的范围内是可能的。作为一个示例，第二指令(例如，VCFCMULPH)可以在1302中被取出、在1304中被解码、并且在1326中通过省略对乘法结果的偶元素的求反而被执行。作为另一示例，第一和/或第二源操作数字段可以指定存储具有16位紧缩数据元素的复数的集合的128位、256位或512位存储器位置，其中每个偶数据元素表示复数的实部，并且每个对应的奇数据元素表示对应的复数的对应的虚部。

可能已经参考其他附图的示例性实施例描述了流程图中的操作。然而，应当理解，该流程图中的操作可由除参照其他附图所讨论的本发明的那些实施例之外的实施例来执行，并且参照其他附图所讨论的本发明的实施例可执行与参照流程图所讨论的操作不同的操作。此外，尽管附图中的流程图示出由本发明的某些实施例执行的操作的特定顺序，但是，应当理解此类顺序是示例性的(例如，替代实施例可按不同顺序执行操作，可组合某些操作，可使某些操作重叠，等等)。

因此，可在可用于使通用或专用处理器执行操作的机器可执行指令中具体化本发明。替代地，这些操作可由包含用于执行这些操作的硬连线逻辑的专用硬件组件来执行，或由编程的计算机组件和自定义的硬件组件的任何组合来执行。

因此，本发明的实施例的一个或多个部分可使用软件、固件和/或硬件的不同组合来实现。实施例可使用电子设备来实现，电子设备使用机器可读介质(也称为计算机可读介质)来存储和(在内部以及/或者用其他电子设备通过网络的方式)传输代码(所述代码由软件指令组成并且有时被称为计算机程序代码或计算机程序)和/或数据，机器可读介质诸如机器可读存储介质(例如，磁盘、光盘、只读存储器(ROM)、闪存设备、相变存储器)和机器可读传输介质(也称为载体)(例如，电、光、无线电、声或其他形式的被传播信号——诸如，载波、红外信号)。因此，电子设备(例如，计算机)可以包括硬件和软件，诸如，一个或多个处理器的集合，该一个或多个处理器的集合耦合到一个或多个机器可读存储介质，该机器可读存储介质用于存储供在处理器集合上执行的代码和/或用于存储数据。例如，电子设备可包括包含代码的非易失性存储器，因为非易失性存储器甚至当电子设备被关闭(当功率被移除)时也可使代码/数据留存，而当电子设备被开启时，将由那个电子设备的(多个)处理器执行的代码的那部分从较慢的非易失性存储器典型地被复制到那个电子设备的易失性存储器(例如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM))中。典型的电子设备还包括用于建立与其他电子设备的网络连接(以使用传播信号传输和/或接收代码和/或数据)的一个或多个物理网络接口的集合。

本发明的实施例是处理器，包括执行电路，用于响应于经解码的指令来计算第一复数与第二复数的复数乘法的结果。计算包括用于计算结果的实部的第一项和结果的虚部的第一项的第一操作。计算还包括用于计算结果的实部的第二项和结果的虚部的第二项的第二操作。处理器还包括解码器、第一源寄存器和第二源寄存器。解码器用于对指令解码以生成经解码的指令。第一源寄存器用于提供第一复数，并且第二源寄存器用于提供第二复数。

处理器可以包括目的地寄存器，在该目的地寄存器中存储结果。第一复数可以是将由会存储在第一源寄存器中的第一向量表示的第一复数集合中的一个，第二复数可以是将由会存储在第二源寄存器中的第二向量表示的第二复数集合中的一个，并且结果可以是用于表示第三复数集合的第三向量。第一向量可以包括用于表示第一复数集合的实部的第一组元素和用于表示第一复数集合的虚部的第二组元素，第二向量可以包括用于表示第二复数集合的实部的第三组元素和用于表示第二复数集合的虚部的第四组元素，并且第三向量可以包括用于表示第三复数集合的实部的第五组元素和用于表示第三复数集合的虚部的第六组元素。第一、第三和第五组元素可以是偶元素，并且第二、第四和第六组元素可以是奇元素。第一实部可以由第一操作数的第一偶元素表示，第一虚部可以由第一操作数的第一奇元素表示，第二实部可以由第二操作数的第二偶元素表示，第二虚部可以由第二操作数的第二奇元素表示，第三实部可以由结果的第三偶元素表示，并且第三虚部可以由结果的第三奇元素表示。执行电路可以包括第一复用器，用于将来自第二操作数的第二偶元素的第二实部复制到第一操作的经变换的第二操作数的第二奇元素。执行电路可以包括第二复用器，用于将来自第一操作数的第一偶元素的第一实部复制到第二操作的经变换的第一操作数的第一奇元素并且将来自第一操作数的第一奇元素的第一虚部复制到第二操作的经变换的第一操作数的第一偶元素，并且第一复用器可以将来自第二操作数的第二奇元素的第二虚部复制到第二操作的经变换的第二操作数的第二偶元素。执行电路可以包括乘法电路，用于：作为第一操作的部分，将第一操作数的第一偶元素与第一操作的经变换的第二操作数的第二偶元素相乘以计算第三实部的第一项，并且将第一操作数的第一奇元素与第一操作的经变换的第二操作数的第二偶元素相乘以计算第三虚部的第一项。处理器可以包括临时寄存器，在该临时寄存器中存储第三实部的第一项和第三虚部的第一项。乘法电路可以：作为第二操作的部分，将第二操作的经变换的第一操作数的第一奇元素与第二操作的经变换的第二操作数的第二奇元素相乘以计算第三实部的第二项，并且将第二操作的经变换的第一操作数的第一偶元素与第二操作的经变换的第二操作数的第二奇元素相乘以计算第三虚部的第二项。执行电路可以包括求反电路，用于对第三实部的第二项求反以生成第三实部的经求反的第二项。执行电路可以包括加法电路，用于：将第三实部的第一项与第三实部的经求反的第二项相加以计算第三实部，并且将第三虚部的第一项与第三虚部的第二项相加以计算第三虚部。执行电路可以包括融合乘法-加法器，包括乘法电路和加法电路。解码器还可以对第二指令解码以生成第二经解码的指令，并且执行电路可以执行第二经解码的指令，其中第二经解码的指令的执行用于包括绕过求反电路并且将第三实部的第一项与第三实部的第二项相加以计算第三实部。

本发明的实施例是系统，包括处理器和系统存储器。系统存储器可以提供第二复数。

在实施例中，方法可以包括：对第一指令解码以生成第一微操作和第二微操作，第一指令用于指定具有第一实部和第一虚部的第一操作数和具有第二实部和第二虚部的第二操作数；执行第一微操作以计算第三实部的第一项和第三虚部的第一项；执行第二微操作以计算第三实部的第二项和第三虚部的第二项，对第三实部的第二项求反以生成第三实部的经求反的第二项，将第三实部的第一项与第三实部的经求反的第二项相加以计算第三实部，并且将第三虚部的第二项加到第三虚部的第二项以计算第三虚部；以及将第三实部和第三虚部存储在目的地寄存器中。

执行第一微操作可以包括：将第一实部与第二实部相乘以计算第三实部的第一项，并且将第一虚部与第二实部相乘以计算第三虚部的第一项。执行第二微操作可以包括：将第一虚部与第二虚部相乘以计算第三实部的第二项，并且将第一实部与第二虚部相乘以计算第三虚部的第二项。

在实施例中，设备可以包括用于执行上述方法中的任一项的装置。在实施例中，机器可读有形介质可以存储指令，这些指令当由机器执行时，使该机器执行上述方法中的任一项。

尽管已通过若干实施例描述了本发明，但是本发明不限于所描述的实施例，并且本发明可利用各种改变来实践而不背离如所附权利要求中所阐述的本发明的精神和范围。因此，本说明书和附图应被认为是说明性的而非限制性的。

Claims (20)

1.一种用于复数乘法的处理器，包括：

解码器，用于对第一指令解码以生成第一经解码的指令；

第一源寄存器，在所述第一源寄存器中存储具有第一实部和第一虚部的第一复数；

第二源寄存器，在所述第二源寄存器中存储具有第二实部和第二虚部的第二复数；

执行电路，用于执行所述第一经解码的指令，其中所述第一经解码的指令的执行用于包括执行包括第一操作和第二操作的计算，所述计算用于计算所述第一复数与所述第二复数的复数乘法的结果，所述结果用于包括第三实部和第三虚部，所述第一操作用于计算所述第三实部的第一项和所述第三虚部的第一项，所述第二操作用于计算所述第三实部的第二项和所述第三虚部的第二项。

2.如权利要求1所述的处理器，其特征在于，进一步包括目的地寄存器，在所述目的地寄存器中存储所述结果。

3.如权利要求1所述的处理器，其特征在于：

所述第一复数是将由会存储在所述第一源寄存器中的第一向量表示的第一复数集合中的一个；

所述第二复数是将由会存储在所述第二源寄存器中的第二向量表示的第二复数集合中的一个；以及

所述结果是用于表示第三复数集合的第三向量。

4.如权利要求3所述的处理器，其特征在于：

所述第一向量用于包括用于表示所述第一复数集合的实部的第一组元素和用于表示所述第一复数集合的虚部的第二组元素；

所述第二向量用于包括用于表示所述第二复数集合的实部的第三组元素和用于表示所述第二复数集合的虚部的第四组元素；以及

所述第三向量用于包括用于表示所述第三复数集合的实部的第五组元素和用于表示所述第三复数集合的虚部的第六组元素。

5.如权利要求4所述的处理器，其特征在于，所述第一、第三和第五组元素是偶元素，并且所述第二、第四和第六组元素是奇元素。

6.如权利要求1所述的处理器，其特征在于：

所述第一实部用于由第一操作数的第一偶元素表示并且所述第一虚部用于由所述第一操作数的第一奇元素表示；

所述第二实部用于由第二操作数的第二偶元素表示并且所述第二虚部用于由所述第二操作数的第二奇元素表示；以及

所述第三实部用于由所述结果的第三偶元素表示并且所述第三虚部用于由所述结果的第三奇元素表示。

7.如权利要求6所述的处理器，其特征在于，所述执行电路包括第一复用器，用于将来自所述第二操作数的第二偶元素的所述第二实部复制到所述第一操作的经变换的第二操作数的第二奇元素。

8.如权利要求7所述的处理器，其特征在于，所述执行电路还包括第二复用器，用于将来自所述第一操作数的第一偶元素的所述第一实部复制到所述第二操作的经变换的第一操作数的第一奇元素并且将来自所述第一操作数的第一奇元素的所述第一虚部复制到所述第二操作的所述经变换的第一操作数的第一偶元素，并且所述第一复用器还用于将来自所述第二操作数的第二奇元素的所述第二虚部复制到所述第二操作的经变换的第二操作数的第二偶元素。

9.如权利要求8所述的处理器，其特征在于，所述执行电路还包括乘法电路，用于作为所述第一操作的部分进行以下操作：

将所述第一操作数的第一偶元素与所述第一操作的所述经变换的第二操作数的第二偶元素相乘以计算所述第三实部的第一项，以及

将所述第一操作数的第一奇元素与所述第一操作的所述经变换的第二操作数的第二偶元素相乘以计算所述第三虚部的第一项。

10.如权利要求9所述的处理器，其特征在于，进一步包括临时寄存器，在所述临时寄存器中存储所述第三实部的第一项和所述第三虚部的第一项。

11.如权利要求10所述的处理器，其特征在于，所述乘法电路还用于作为所述第二操作的部分进行以下操作：

将所述第二操作的所述经变换的第一操作数的第一奇元素与所述第二操作的所述经变换的第二操作数的第二奇元素相乘以计算所述第三实部的第二项，以及

将所述第二操作的所述经变换的第一操作数的第一偶元素与所述第二操作的所述经变换的第二操作数的第二奇元素相乘以计算所述第三虚部的第二项。

12.如权利要求11所述的处理器，其特征在于，所述执行电路还包括求反电路，用于对所述第三实部的第二项求反以生成所述第三实部的经求反的第二项。

13.如权利要求12所述的处理器，其特征在于，所述执行电路还包括加法电路，用于：

将所述第三实部的第一项与所述第三实部的经求反的第二项相加以计算所述第三实部；以及

将所述第三虚部的第一项与所述第三虚部的第二项相加以计算所述第三虚部。

14.如权利要求13所述的处理器，其特征在于，所述执行电路还包括：融合乘法-加法器，包括所述乘法电路和所述加法电路。

15.如权利要求14所述的处理器，其特征在于：

所述解码器还用于对第二指令解码以生成第二经解码的指令；以及

所述执行电路还用于执行所述第二经解码的指令，其中所述第二经解码的指令的执行用于包括绕过所述求反电路并且将所述第三实部的第一项与所述第三实部的第二项相加以计算所述第三实部。

16.一种用于复数乘法的方法，包括：

对第一指令解码以生成第一微操作和第二微操作，所述第一指令用于指定具有第一实部和第一虚部的第一操作数和具有第二实部和第二虚部的第二操作数；

执行所述第一微操作以计算第三实部的第一项和第三虚部的第一项；

执行所述第二微操作以计算所述第三实部的第二项和所述第三虚部的第二项，对所述第三实部的第二项求反以生成所述第三实部的经求反的第二项，将所述第三实部的第一项与所述第三实部的经求反的第二项相加以计算所述第三实部，并且将所述第三虚部的第二项加到所述第三虚部的第二项以计算所述第三虚部；以及

将所述第三实部和所述第三虚部存储在目的地寄存器中。

17.如权利要求16所述的方法，其特征在于，执行所述第一微操作包括：

将所述第一实部与所述第二实部相乘以计算所述第三实部的第一项；以及

将所述第一虚部与所述第二实部相乘以计算所述第三虚部的第一项。

18.如权利要求17所述的方法，其特征在于，执行所述第二微操作包括：

将所述第一虚部与所述第二虚部相乘以计算所述第三实部的第二项；以及

将所述第一实部与所述第二虚部相乘以计算所述第三虚部的第二项。

19.一种用于复数乘法的系统，包括：

解码器，用于对第一指令解码以生成第一经解码的指令；

第一源寄存器，在所述第一源寄存器中存储具有第一实部和第一虚部的第一复数；

执行电路，用于执行所述第一经解码的指令，其中所述第一经解码的指令的执行用于包括执行包括第一操作和第二操作的计算，所述计算用于计算所述第一复数与所述第二复数的复数乘法的结果，所述结果用于包括第三实部和第三虚部，所述第一操作用于计算所述第三实部的第一项和所述第三虚部的第一项，所述第二操作用于计算所述第三实部的第二项和所述第三虚部的第二项。

20.如权利要求19所述的系统，其特征在于，所述第二复数用于存储在系统存储器中。