CN107003832A - 用于执行大整数算术操作的方法和装置 - Google Patents

Abstract

描述了用于执行大整数算术操作的装置和方法。例如，处理器的一个实施例包括：第一源寄存器，用于存储第一256位整数操作数；第二源寄存器，用于存储第二256位整数操作数；以及乘法逻辑，包括用于响应于256位乘法指令对第一和第二256位整数操作数执行乘法以生成512位结果的乘法器和加法器的集合，乘法逻辑用于将第一和第二256位整数操作数的底数表示从第一底数表示转换为基于用于执行乘法并且生成结果的乘法器和加法器的大小选择的第二底数表示，并且然后用于将结果转换回第一底数表示。

Description

用于执行大整数算术操作的方法和装置

背景

技术领域

本发明总体涉及计算机处理器领域。更具体地说，本发明涉及用于执行大整数算术操作的方法和装置。

相关技术描述

指令集，或指令集架构(ISA)是涉及编程的计算机架构的一部分，并包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处理、以及外部输入和输出(I/O)。应该注意，术语“指令”在本文中一般是指宏指令——即，提供给处理器供执行的指令——而不是作为由处理器的解码器解码宏指令产生的结果的微指令或微操作。微指令或微操作可以配置为指示处理器上的执行单元执行操作以实现与宏指令相关联的逻辑。

ISA与微架构不同，微架构是用于实现指令集的处理器设计技术的集合。具有不同的微架构的处理器可共享共同的指令集。例如，奔腾四(Pentium 4)处理器、酷睿(CoreTM)处理器、以及来自加利福尼亚州桑尼威尔(Sunnyvale)的超微半导体有限公司(Advanced Micro Devices,Inc.)的多个处理器执行几乎相同版本的x86指令集(在更新的版本中加入了一些扩展)，但具有不同的内部设计。例如，ISA的相同寄存器架构在不同的微架构中可使用已知的技术以不同方法来实现，包括专用物理寄存器、使用寄存器重命名机制(诸如，使用寄存器别名表(RAT)、重排序缓冲器(ROB)、以及引退寄存器堆)的一个或多个动态分配物理寄存器。除非另作说明，否则短语“寄存器架构”、“寄存器堆”和“寄存器”在本文中用于指代对软件/编程者以及对指令指定寄存器的方式可见的寄存器架构、寄存器堆和寄存器。在需要区分的情况下，形容词“逻辑的”、“架构的”，或“软件可见的”将用于指示寄存器架构中的寄存器/寄存器堆，而不同的形容词将用于指定给定微型架构中的寄存器(例如，物理寄存器、重排序缓冲器、引退寄存器、寄存器池)。

指令集包括一个或多个指令格式。给定指令格式定义各个字段(位的数量、位的位置)以指定要执行的操作以及对其要执行该操作的操作数等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有指令格式的字段的不同子集(所包括的字段通常按相同的顺序，但是至少一些字段具有不同的位的位置，因为有较少的字段被包括)和/或定义为具有以不同的方式来解释的给定字段。使用给定的指令格式(并且如果经定义，则以该指令格式的一个给定的指令模板)来表达给定的指令，并且该给定的指令指定操作和操作数。指令流是具体的指令序列，其中，序列中的每条指令是按照指令格式(并且如果经定义，按照该指令格式的指令模板中的一个给定的指令模板)的指令的发生。

附图说明

结合以下附图，从以下具体实施方式中可获得对本发明更好的理解，其中：

图1A和1B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；

图2A-D是示出根据本发明的实施例的示例性专用向量友好指令格式的框图；

图3是根据本发明的一个实施例的寄存器架构的框图；以及

图4A是示出根据本发明的实施例的示例性有序取出、解码、引退流水线以及示例性寄存器重命名的乱序发布/执行流水线两者的框图；

图4B是示出根据本发明的实施例的要包括在处理器中的有序取出、解码、引退核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图；

图5A是单个处理器核以及它与管芯上互连网络的连接的框图；

图5B示出根据本发明的实施例的图5A中的处理器核的一部分的展开图；

图6是根据本发明的实施例的具有集成存储器控制器和图形器件的单核处理器和多核处理器的框图；

图7示出根据本发明的一个实施例的系统的框图；

图8示出根据本发明的实施例的第二系统的框图；

图9示出根据本发明的实施例的第三系统的框图；

图10示出根据本发明的实施例的芯片上系统(SoC)的框图；

图11示出根据本发明的实施例的、对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图；

图12示出可在其上实现本发明的实施例的示例性处理器；

图13示出包括256位乘法逻辑的本发明的一个实施例；

图14示出包括256位乘法逻辑的本发明的另一个实施例；

图15示出包括利用立即值以标识源操作数的256位乘法逻辑的本发明的另一个实施例；

图16示出用于实现本发明的一个实施例的乘法器和加法器的集合；以及

图17示出根据本发明的一个实施例的方法。

具体实施方式

在下面的描述中，为了进行解释，阐述了众多具体细节以便提供对以下描述的本发明的多个实施例的透彻理解。然而，对本领域技术人员显而易见的是，可以在没有这些具体细节中的一些细节的情况下实施本发明的各实施例。在其他实例中，公知的结构和设备以框图形式示出，以避免使本发明的多个实施例的基本原理模糊。

示例性处理器架构和数据类型

指令集包括一个或多个指令格式。给定指令格式定义各种字段(位的数量、位的位置)以指定将要执行的操作(操作码)以及将对其执行该操作的操作数，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有指令格式的字段的不同子集(所包括的字段通常按相同的顺序，但是至少一些字段具有不同的位的位置，因为有较少的字段被包括)和/或定义为具有以不同的方式来解释的给定字段。如此，ISA的每一条指令使用给定的指令格式来表达(并且如果经定义，则按照该指令格式的指令模板中的给定指令模板)，并包括用于指定操作和操作数的字段。例如，示例性ADD指令具有专用操作码以及包括用于指定该操作码的操作码字段和用于选择操作数的操作数字段(源1/目的地以及源2)的指令格式，并且该ADD指令在指令流中的出现将具有选择特定操作数的操作数字段中的特定内容。已发布和/或出版了被称为高级向量扩展(AVX)(AVX1和AVX2)并使用向量扩展(VEX)编码方案的SIMD扩展集(例如，参见2011年10月的《64和IA-32架构软件开发者手册》(“64and IA-32ArchitecturesSoftware Developers Manual”)；并且参见2011年6月的《高级向量扩展编程参考》(“Advanced Vector Extensions Programming Reference))。”

示例性指令格式

本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述示例性系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流水线上执行，但是不限于详述的系统、架构、以及流水线。

A.通用向量友好指令格式

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量运算两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量运算。

图1A-1B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图1A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图1B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体而言，为通用向量友好指令格式100定义了A类和B类指令模板，这两类指令模板都包括无存储器访问105指令模板和存储器访问120指令模板。在向量友好指令格式的上下文中的术语“通用”指不束缚于任何专用指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例，即：64字节向量操作数长度(或大小)与32位(4字节)或64位(8字节)数据元素宽度(或大小)(并且由此，64字节向量由16个双字大小的元素或者替代地8个四字大小的元素组成)；64字节向量操作数长度(或大小)与16位(2字节)或8位(1字节)数据元素宽度(或大小)；32字节向量操作数长度(或大小)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或大小)；以及16字节向量操作数长度(或大小)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或大小)；但是，替代实施例可支持更大、更小、和/或不同的向量操作数大小(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图1A中的A类指令模板包括：1)在无存储器访问105的指令模板内，示出无存储器访问的完全舍入控制型操作110的指令模板以及无存储器访问的数据变换型操作115的指令模板；以及2)在存储器访问120的指令模板内，示出存储器访问的时效性的125的指令模板和存储器访问的非时效性的130的指令模板。图1B中的B类指令模板包括：1)在无存储器访问105的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作112的指令模板以及无存储器访问的写掩码控制的vsize型操作117的指令模板；以及2)在存储器访问120的指令模板内，示出存储器访问的写掩码控制127的指令模板。

通用向量友好指令格式100包括下文中按照图1A-1B中所示出的顺序列出的下列字段。

格式字段140－该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段142－其内容区分不同的基础操作。

寄存器索引字段144-其内容直接或者通过地址生成来指定源和目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)个寄存器堆中选择N个寄存器。尽管在一个实施例中N可高达三个源和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。

修饰符(modifier)字段146－其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问105的指令模板与存储器访问120的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段150－其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，此字段被划分为类字段168、α字段152以及β字段154。扩充操作字段150允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。

比例字段160－其内容允许用于存储器地址生成(例如，用于使用2^比例*索引+基址的地址生成)的索引字段的内容的按比例缩放。

位移字段162A－其内容用作存储器地址生成的一部分(例如，用于使用2^比例*索引+基址+位移的地址生成)。

位移因数字段162B(注意，位移字段162A直接在位移因数字段162B上的并置指示使用一个或另一个)－其内容用作地址生成的一部分，它指定通过存储器访问的大小(N)按比例缩放的位移因数，其中N是存储器访问中的字节数量(例如，用于使用2^比例*索引+基址+按比例缩放的位移的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总大小(N)以生成要在计算有效地址时使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段174(稍候在本文中描述)和数据操纵字段154C确定。位移字段162A和位移因数字段162B不用于无存储器访问105指令模板，和/或不同的实施例可以实现仅一者或两者都不实现，从这个意义上说，位移字段162A和位移因数字段162B是任选的。

数据元素宽度字段164－其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令，在其他实施例中仅用于指令中的一些)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上该字段是任选的。

写掩码字段170－其内容在每一数据元素位置的基础上控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码操作，而B类指令模板支持合并-写掩码操作和归零-写掩码操作两者。当合并时，向量掩码允许在执行任何操作期间保护目的地中的任何元素集免于更新(由基础操作和扩充操作指定)；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行任何操作期间使目的地中的元素的任何集合归零(由基础操作和扩充操作指定)；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不一定要是连续的。如此，写掩码字段170允许部分向量操作，包括加载、存储、算术、逻辑等等。尽管描述了其中写掩码字段170的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段170的内容间接地标识了要执行的掩码操作)的本发明的实施例，但是替代实施例相反或另外允许掩码写字段170的内容直接地指定要执行的掩码操作。

立即数字段172－其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上该字段是任选的。

类字段168－其内容在不同类的指令之间进行区分。参考图1A-B，该字段的内容在A类和B类指令之间进行选择。在图1A-B中，使用圆角方形来指示在字段中存在专用值(例如，在图1A-B中，分别是针对类字段168的A类168A和B类168B)。

A类指令模板

在A类非存储器访问105的指令模板的情况下，α字段152被解释为RS字段152A，其内容区分将执行不同的扩充操作类型中的哪一种(例如，分别为无存储器访问的舍入型操作110以及无存储器访问的数据变换型操作115指令模板指定的舍入152A.1和数据变换152A.2)，而β字段154区别将执行指定的类型的操作中的哪一个。在无存储器访问105的指令模板中，比例字段160、位移字段162A以及位移比例字段162B不存在。

无存储器访问的指令模板－完全舍入控制型操作

在无存储器访问的完全舍入控制型操作110指令模板中，β字段154被解释为舍入控制字段154A，其内容提供静态舍入操作。尽管在本发明的所描述的实施例中，舍入控制字段154A包括抑制所有浮点异常(SAE)字段156和舍入操作控制字段158，但是替代实施例可以支持将这两个概念编码为同一个字段，或仅具有这些概念/字段中的一个或另一个(例如，可以仅具有舍入操作控制字段158)。

SAE字段156－其内容区分是否禁用异常事件报告；当SAE字段156的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处理程序。

舍入操作控制字段158－其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。如此，舍入操作控制字段158允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段150的内容优先于该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作115指令模板中，β字段154被解释为数据变换字段154B，其内容区分将执行数个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问120的指令模板的情况下，α字段152被解释为驱逐提示字段152B，其内容区分要使用驱逐提示中的哪一个(在图1A中，对于存储器访问时效性125的指令模板和存储器访问非时效性130的指令模板分别指定时效性的152B.1和非时效性的152B.2)，而β字段154被解释为数据操纵字段154C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问120指令模板包括比例字段160，并且任选地包括位移字段162A或位移比例字段162B。

向量存储器指令使用转换支持来执行来自存储器的向量加载并将向量存储到存储器。如同寻常的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容规定。

存储器访问的指令模板－时效性的

时效性的数据是可能足够快地重新使用以从高速缓存受益的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板－非时效性的

非时效性数据是不大可能足够快地重复使用以从第1级高缓存中的高速缓存操作获益且应当给予驱逐优先级的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段152被解释为写掩码控制(Z)字段152C，其内容区分由写掩码字段170控制的写掩码应当是合并还是归零。

在B类非存储器访问105指令模板的情况下，β字段154的部分被解释为RL字段157A，其内容区分将执行不同的扩充操作类型中的哪一种(例如，分别为无存储器访问的写掩码控制部分舍入控制型操作112指令模板和无存储器访问的写掩码控制VSIZE型操作117指令模板指定的舍入157A.1和向量长度(VSIZE)157A.2)，而β字段154的其余部分区分将执行指定类型的操作中的哪一个。在无存储器访问105的指令模板中，比例字段160、位移字段162A以及位移比例字段162B不存在。

在无存储器访问的写掩码控制部分舍入控制型操作110指令模板中，β字段154的其余部分被解释为舍入操作字段159A，并且异常事件报告被禁用(给定的指令不报告任何种类的浮点异常标志，并且不引发任何浮点异常处理程序)。

舍入操作控制字段159A－正如舍入操作控制字段158，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段159A允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段150的内容优先于该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作117指令模板中，β字段154的其余部分被解释为向量长度字段159B，其内容区分将执行数个数据向量长度中的哪一个(例如，128、256或512字节)。

在B类存储器访问120指令模板的情况下，β字段154的部分被解释为广播字段157B，其内容区分是否将执行广播类型数据操纵操作，而β字段154的其余部分被解释为向量长度字段159B。存储器访问120指令模板包括比例字段160，并且任选地包括位移字段162A或位移比例字段162B。

就通用向量友好指令格式100而言，完整操作码字段174示出为包括格式字段140、基础操作字段142以及数据元素宽度字段164。尽管示出了其中完整操作码字段174包括所有这些字段的一个实施例，但是，在不是支持所有这些字段的实施例中，完整操作码字段174包括少于全部这些字段。完整操作码字段174提供操作代码(操作码)。

扩充操作字段150、数据元素宽度字段164以及写掩码字段170允许以通用向量友好指令格式逐指令地指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或者处理器内的不同核可支持仅A类、仅B类、或者可支持两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些混合、但是并非来自两类的所有模板和指令的核在本发明的范围内)。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的类。举例而言，在具有单独的图形和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。可使以高级语言撰写的程序成为(例如，及时编译或者静态编译)各种不同的可执行形式，包括：1)仅具有目标处理器支持以执行的类的指令的形式；或者2)具有使用所有类的指令的不同组合而编写的替代例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。

B.示例性专用向量友好指令格式

图2是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。图2示出专用向量友好指令格式200，其指定位置、大小、解释、字段的次序、以及那些字段中的一些字段的值，在这个意义上专用向量友好指令格式200是专用的。专用向量友好指令格式200可以被用来扩展x86指令集，并且由此，这些字段中的一些与用于现有的x86指令集及其扩展(例如，AVX)中的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段、以及立即数字段一致。示出来自图1的字段，来自图2的字段映射到来自图1的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式100的上下文中，本发明的实施例参考专用向量友好指令格式200进行了描述，但是本发明不限于专用向量友好指令格式200，声明的地方除外。例如，通用向量友好指令格式100构想了各种字段的各种可能的大小，而专用向量友好指令格式200示出为具有特定大小的字段。作为具体示例，尽管数据元素宽度字段164示出为专用向量友好指令格式200中的一个位字段，但是本发明不限于此(也就是说，通用向量友好指令格式100构想数据元素宽度字段164的其他大小)。

通用向量友好指令格式100包括下文中按照图2A中所示出的顺序列出的字段。

EVEX前缀(字节0-3)202——以四字节形式进行编码。

格式字段140(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段140，并且它包含0x62(在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段205(EVEX字节1，位[7-5])－由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(157BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此可通过增加EVEX.R、EVEX.X以及EVEX.B来形成Rrrr、Xxxx以及Bbbb。

REX’字段110－这是REX’字段110的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与实操作码字节是62的BOUND指令进行区分，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及下文中其他指示的位。值1用于对较低16个寄存器进行编码。换言之，R'Rrrr是通过组合来自其他字段的EVEX.R'、EVEX.R以及其他RRR而形成的。

操作码映射字段215(EVEX字节1，位[3:0]–mmmm)–其内容对隐含的前导操作码字节(0F、0F 38、或0F 3)进行编码。

数据元素宽度字段164(EVEX字节2，位[7]–W)－由记号EVEX.W表示。EVEX.W用于定义数据类型的粒度(大小)(32位数据元素或64位数据元素)。

EVEX.vvvv 220(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效，第一源寄存器操作数以反转(1补码)形式被指定；2)EVEX.vvvv编码目的地寄存器操作数，目的地寄存器操作数针对特定向量位移以1补码的形式被指定；或者3)EVEX.vvvv不编码任何操作数，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段220对以反转(1补码)的形式存储的第一源寄存器说明符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将说明符大小扩展到32个寄存器。

EVEX.U 168类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段225(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有紧缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码为SIMD前缀编码字段；在提供给解码器的PLA之前，在运行时可被扩展为传统SIMD前缀(因此，PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可以直接将EVEX前缀编码字段的内容用作操作码扩展，但是某些实施例为了一致性而以类似的方式扩展，但是允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段152(EVEX字节3，位[7]–EH；也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α示出)－如先前所述，该字段是针对上下文的。

β字段154(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还被示为具有βββ)－如先前所述，该字段是内容专用的。

REX’字段110－这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换言之，V'VVVV是通过组合EVEX.V'、EVEX.vvvv而形成的。

写掩码字段170(EVEX字节3，位[2:0]-kkk)－其内容指定写掩码寄存器中的寄存器索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这可以各种方式实现，包括使用硬连线成全部为1的写掩码或者旁路掩码硬件的硬件来实现)。

实操作码字段230(字节4)也称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段240(字节5)包括MOD字段242、Reg字段244以及R/M字段246。如前所述，MOD字段242的内容在存储器访问操作与非存储器访问操作之间进行区分。Reg字段244的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段246的作用可包括如下：对引用存储器地址的指令操作数进行编码，或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)－如先前所述的，比例字段150的内容用于存储器地址生成。SIB.xxx 254和SIB.bbb 256－先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段162A(字节7-10)－当MOD字段242包含10时，字节7-10是位移字段162A，并且它以与传统32位位移(disp32)相同的方式工作，以字节粒度工作。

位移因数字段162B(字节7)－当MOD字段242包含01时，字节7是位移因数字段162B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移量之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段162B是disp8的重新解释；当使用位移因数字段162B时，通过将位移因数字段的内容乘以存储器操作数访问的大小(N)来确定实际位移。这种类型的位移被称为disp8*N。这减小了平均指令长度(用于位移的单个字节，但是具有大得多的范围)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段162B替代传统x86指令集8位位移。由此，位移因数字段162B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸按比例缩放位移量以获得字节式地址偏移量)。

立即数字段172如先前所述那样进行操作。

完整操作码字段

图2B是示出根据本发明的一个实施例的构成完整操作码字段174的专用向量友好指令格式200中的字段的框图。具体而言，完整操作码字段174包括格式字段140、基础操作字段142以及数据元素宽度(W)字段164。基础操作字段142包括前缀编码字段225、操作码映射字段215以及实操作码字段230。

寄存器索引字段

图2C是示出根据本发明的一个实施例的构成寄存器索引字段144的具有专用向量友好指令格式200的字段的框图。具体地，寄存器索引字段144包括REX字段205、REX’字段210、MODR/M.reg字段244、MODR/M.r/m字段246、VVVV字段220、xxx字段254以及bbb字段256。

扩充操作字段

图2D是示出根据本发明的一个实施例的构成扩充操作字段150的具有专用向量友好指令格式200的字段的框图。当类(U)字段168包含0时，它表示EVEX.U0(A类168A)；当它包含1时，它表示EVEX.U1(B类168B)。当U＝0并且MOD字段242包含11(表示无存储器访问操作)时，α字段152(EVEX字节3，位[7]-EH)被解释为rs字段152A。当rs字段152A包含1(舍入152A.1)时，β字段154(EVEX字节3、位[6:4]-SSS)被解释为舍入控制字段154A。舍入控制字段154A包括一位的SAE字段156和两位的舍入操作字段158。当rs字段152A包含0(数据变换152A.2)时，β字段154(EVEX字节3，位[6:4]-SSS)被解释为三位的数据变换字段154B。当U＝0且MOD字段242包含00、01或10(表明存储器访问操作)时，α字段152(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段152B且β字段154(EVEX字节3，位[6:4]–SSS)被解释为三位的数据操纵字段154C。

当U＝1时，α字段152(EVEX字节3，位[7]-EH)被解释为写掩码控制(Z)字段152C。当U＝1且MOD字段242包含11(表示无存储器访问操作)时，β字段154的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段157A；当它包含1(舍入157A.1)时，β字段154的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段159A，而当RL字段157A包含0(VSIZE 157.A2)时，β字段154的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为向量长度字段159B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段242包含00、01或10(表示存储器访问操作)时，β字段154(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段159B(EVEX字节3，位[6-5]–L_1-0)和广播字段157B(EVEX字节3，位[4]–B)。

C.示例性寄存器架构

图3是根据本发明的一个实施例的寄存器架构300的框图。在所示出的实施例中，有32个512位宽的向量寄存器310；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式200按下表中所示方式对这些重叠寄存器堆进行操作。

换句话说，向量长度字段159B在最大长度与一个或多个其他较短长度之间进行选择，其中每一这种较短长度是前一长度的一半，并且不具有向量长度字段159B的指令模板对最大向量长度操作。此外，在一个实施例中，专用向量友好指令格式200的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者归零。

写掩码寄存器315——在所示实施例中，有8个写掩码寄存器(k0到k7)，每一个的尺寸都是64位。在替代实施例中，写掩码寄存器315的尺寸为16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地停用该指令的写掩码操作。

通用寄存器325——在所示实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用来对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点栈寄存器堆(x87栈)345，在其上重叠了MMX紧缩整数平坦寄存器堆350——在所示出的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX和XMM寄存器之间执行的某些操作保存操作数。

本发明的替代实施例可以使用较宽的或较窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。

D.示例性核架构、处理器和计算机架构

处理器核可以以不同方式、出于不同目的、在不同的处理器中实现。例如，这样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核的CPU；以及2)包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核的协处理器。这样的不同处理器导致不同的计算机系统架构，其可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞吐量)逻辑等的专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的芯片上系统。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

图4A是示出根据本发明的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图4B是示出根据本发明的实施例的要被包括在处理器中的有序架构核的和示例性寄存器重命名的乱序发布/执行架构核的示例性实施例的框图。图4A-B中的实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄存器重命名的、乱序发布/执行流水线和核。给定有序方面是乱序方面的子集的情况下，将描述乱序方面。

在图4A中，处理器流水线400包括取出级402、长度解码级404、解码级406、分配级408、重命名级410、调度(也被称为分派或发布)级412、寄存器读取/存储器读取级414、执行级416、写回/存储器写入级418、异常处理级422和提交级424。

图4B示出了包括耦合到执行引擎单元450的前端单元430的处理器核490，且执行引擎单元和前端单元两者都耦合到存储器单元470。核490可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核或混合或替代核类型。作为又一选项，核490可以是专用核，诸如例如网络或通信核、紧缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核、等等。

前端单元430包括耦合至指令高速缓存单元434的分支预测单元432，指令高速缓存单元434耦合至指令转换后备缓冲器(TLB)436，指令转换后备缓冲器436耦合至指令取出单元438，指令取出单元438耦合至解码单元440。解码单元440(或解码器)可解码指令，并生成从原始指令解码出的、或以其它方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其它指令、或其它控制信号作为输出。解码单元440可使用各种不同的机制来实现。合适的机制的示例包括但不仅限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等等。在一个实施例中，核490包括(例如，在解码单元440中或以其他方式在前端单元430内的)用于存储某些宏指令的微代码的微代码ROM或其他介质。解码单元440耦合至执行引擎单元450中的重命名/分配器单元452。

执行引擎单元450包括耦合至引退单元454的重命名/分配器单元452以及一组一个或多个调度器单元456。调度器单元456表示任意数量的不同调度器，包括预留站、中心指令窗等。调度器单元456耦合到物理寄存器堆单元458。每个物理寄存器堆单元458表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器堆单元458包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器堆单元458与引退单元454重叠以示出可以用来实现寄存器重命名和乱序执行的各种方式(例如，使用重新排序缓冲器和引退寄存器堆；使用将来的文件、历史缓冲器和引退寄存器堆；使用寄存器映射和寄存器池等等)。引退单元454和物理寄存器堆单元458耦合到执行群集460。执行群集460包括一组一个或多个执行单元462和一组一个或多个存储器访问单元464。执行单元462可以对各种类型的数据(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行各种操作(例如，移位、加法、减法、乘法)。尽管一些实施例可以包括专用于特定功能或功能组的数个执行单元，但是其他实施例可以仅包括一个执行单元或全部都执行所有功能的多个执行单元。调度器单元456、物理寄存器堆单元458以及执行群集460示出为可能是复数个，因为某些实施例为某些类型的数据/操作创建单独的流水线(例如，各自都具有其自身的调度器单元、物理寄存器堆单元和/或执行群集的标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线和/或存储器访问流水线——并且在单独的存储器访问流水线的情况下，实现了其中仅此流水线的执行群集具有存储器访问单元464的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行的，而其余的是有序的。

存储器访问单元464的集合耦合到存储器单元470，该存储器单元包括耦合到数据高速缓存单元474的数据TLB单元472，其中数据高速缓存单元耦合到第2级(L2)高速缓存单元476。在一个示例性实施例中，存储器访问单元464可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合至存储器单元470中的数据TLB单元472。指令高速缓存单元434进一步耦合到存储器单元470中的第2级(L2)高速缓存单元476。L2高速缓存单元476被耦合到一个或多个其他级的高速缓存，并最终被耦合到主存储器。

作为示例，示例性寄存器重命名的、乱序发布/执行核架构可以如下实现流水线400：1)指令取出438执行取出和长度解码级402和404；2)解码单元440执行解码级406；3)重命名/分配器单元452执行分配级408和重命名级410；4)调度器单元456执行调度级412；5)物理寄存器堆单元458和存储器单元470执行寄存器读取/存储器读取级414；执行群集460执行执行级416；6)存储器单元470和物理寄存器堆单元458执行写回/存储器写入级418；7)各单元可牵涉到异常处理级422；以及8)引退单元454和物理寄存器堆单元458执行提交级424。

核490可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼维尔市的ARM控股的ARM指令集(具有诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核490包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，进而允许由许多多媒体应用使用的操作通过使用紧缩数据来执行。

应当理解，核可以支持多线程操作(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程操作，各种方式包括时分多线程操作、同步多线程操作(其中，单个物理核为物理核正在同步进行多线程操作的多个线程中的每一个线程提供逻辑核)或其组合(例如，时分取出和解码以及此后诸如利用超线程技术的同步多线程操作)。

尽管在乱序执行的上下文中描述了寄存器重命名，但是，应当理解，寄存器重命名可以用于有序架构中。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单元434/474以及共享L2高速缓存单元476，但替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如第1级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，系统可以包括内部高速缓存以及在核和/或处理器外部的外部高速缓存的组合。或者，全部高速缓存都可以在核和/或处理器的外部。

图5A-B示出更具体的示例性有序核架构的框图，该核将是芯片中的多个逻辑块中的一个(包括相同类型和/或不同类型的其他核)。根据应用，这些逻辑块通过高带宽的互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其它必要的I/O逻辑通信。

图5A是根据本发明的实施例的单个处理器核以及它与管芯上互连网络502的连接及其第2级(L2)高速缓存的本地子集504的框图。在一个实施例中，指令解码器500支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存506允许对进入标量和向量单元中的高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元508和向量单元510使用分开的寄存器集合(分别为标量寄存器512和向量寄存器514)，并且在这些寄存器之间转移的数据被写入到存储器并随后从第一级(L1)高速缓存506读回，但是本发明的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集504是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个处理器核具有到其自己的L2高速缓存的本地子集504的直接访问路径。被处理器核读出的数据被存储在其L2高速缓存子集504中，并且可以与其它处理器核访问其自己的本地L2高速缓存子集并行地被快速访问。被处理器核写入的数据被存储在其自己的L2高速缓存子集504中，并在必要的情况下从其它子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其它逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图5B是根据本发明的实施例的图5A中的处理器核的一部分的展开图。图5B包括L1高速缓存504的L1数据高速缓存506A部分，以及关于向量单元510和向量寄存器514的更多细节。具体地说，向量单元510是16宽向量处理单元(VPU)(见16宽ALU 528)，该单元执行整型、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元520支持对寄存器输入的混合、通过数值转换单元522A-B支持数值转换、并通过复制单元524支持对存储器输入的复制。写掩码寄存器526允许断言所得的向量写入。

图6是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器600的框图。图6中的实线框示出具有单一核602A、系统代理610、一组一个或多个总线控制器单元616的处理器600，而任选增加的虚线框示出具有多个核602A-N、系统代理单元610中的一组一个或多个集成存储器控制器单元614、以及专用逻辑608的替换处理器600。

因此，处理器600的不同实现可包括：1)CPU，其中专用逻辑608是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核602A-N是一个或多个通用核(例如，通用的有序核、通用的乱序核、这两者的组合)；2)协处理器，其中核602A-N是旨在主要用于图形和/或科学(吞吐量)的多个专用核；以及3)协处理器，其中核602A-N是多个通用有序核。因此，处理器600可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、紧缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器600可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCMOS、CMOS或NMOS等的多个工艺技术中的任何一个技术将该处理器实现在一个或多个衬底上。

存储器层次结构包括核内的一个或多个层级的高速缓存、一组或一个或多个共享高速缓存单元606以及耦合到集成存储器控制器单元614的集合的外部存储器(未示出)。共享高速缓存单元606的集合可以包括一个或多个中级高速缓存，诸如，第2级(L2)、第3级(L3)、第4级(L4)，或其他层级的高速缓存，末级高速缓存(LLC)，和/或上述各项的组合。尽管在一个实施例中，基于环的互连单元612将集成图形逻辑608、共享高速缓存单元606的集合以及系统代理单元610/集成存储器控制器单元614互连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个实施例中，可以维护一个或多个高速缓存单元606和核602-A-N之间的一致性。

在一些实施例中，核602A-N中的一个或多个能够实现多线程。系统代理610包括协调和操作核602A-N的那些组件。系统代理单元610可包括例如功率控制单元(PCU)和显示单元。PCU可以是或可包括用于调节核602A-N和集成图形逻辑608的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个从外部连接的显示器。

核602A-N在架构指令集方面可以是同构的或异构的；即，这些核602A-N中的两个或更多个核可能能够执行相同的指令集，而其它核可能能够执行该指令集的仅仅子集或不同的指令集。

图7-10是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其它电子设备的其它系统设计和配置也是合适的。一般地，能够包含本文中所公开的处理器和/或其它执行逻辑的多个系统或电子设备一般都是合适的。

现在参考图7，所示出的是根据本发明的一个实施例的系统700的框图。系统700可以包括一个或多个处理器710、715，这些处理器耦合到控制器中枢720。在一个实施例中，控制器中枢720包括图形存储器控制器中枢(GMCH)790和输入/输出中枢(IOH)750(其可以在分开的芯片上)；GMCH 790包括存储器和图形控制器，存储器740和协处理器745耦合到该存储器和图形控制器；IOH 750将输入/输出(I/O)设备760耦合到GMCH790。或者，存储器和图形控制器中的一个或两者可以被集成在处理器内(如本文中所描述的)，存储器740和协处理器745直接耦合到处理器710以及控制器中枢720，控制器中枢720与IOH 750处于单个芯片中。

在图7中以虚线表示附加的处理器715的可选的性质。每个处理器710、715可包括本文中描述的处理核中的一个或多个，并且可以是处理器600的某一版本。

存储器740可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢720经由诸如前端总线(FSB)之类的多分支总线、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接795与处理器710、715进行通信。

在一个实施例中，协处理器745是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、紧缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控制器中枢720可以包括集成图形加速器。

在物理资源710、715之间会存在包括架构、微架构、热、功耗特性等的一系列品质度量方面的各种差异。

在一个实施例中，处理器710执行控制一般类型的数据处理操作的指令。协处理器指令可嵌入在这些指令中。处理器710将这些协处理器指令识别为应当由附连的协处理器745执行的类型。因此，处理器710在协处理器总线或者其它互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器745。协处理器745接受并执行所接收的协处理器指令。

现在参见图8，所示是根据本发明的实施例的第一更具体的示例性系统800的框图。如图8所示，多处理器系统800是点对点互连系统，并且包括经由点对点互连850耦合的第一处理器870和第二处理器880。处理器870和880中的每一个都可以是处理器600的某一版本。在本发明的一个实施例中，处理器870和880分别是处理器710和715，而协处理器838是协处理器745。在另一实施例中，处理器870和880分别是处理器710和协处理器745。

处理器870和880被示为分别包括集成存储器控制器(IMC)单元872和882。处理器870还包括点对点(P-P)接口876和878作为其总线控制器单元的部分；类似地，第二处理器880包括P-P接口886和888。处理器870、880可以经由使用点对点(P-P)接口电路878、888的P-P接口850来交换信息。如图8所示，IMC 872和882将处理器耦合至相应的存储器，即，存储器832和存储器834，它们可以是本地连接到相应的处理器的主存储器的部分。

处理器870、880可各自经由使用点对点接口电路876、894、886、898的各个P-P接口852、854与芯片组890交换信息。芯片组890可任选地经由高性能接口839与协处理器838交换信息。在一个实施例中，协处理器838是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、紧缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。

共享高速缓存(未示出)可以被包括在任一处理器之内，或被包括在两个处理器外部但仍经由P-P互连与这些处理器连接，使得如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。

芯片组890可经由接口896耦合至第一总线816。在一个实施例中，第一总线816可以是外围组件互连(PCI)总线，或诸如PCI Express总线或其它第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。

如图8所示，各种I/O设备814可以连同总线桥818被耦合至第一总线816，总线桥818将第一总线816耦合至第二总线820。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其它处理器的一个或多个附加处理器815耦合到第一总线816。在一个实施例中，第二总线820可以是低引脚数(LPC)总线。在一个实施例中，各种设备可以耦合到第二总线820，各种设备包括例如，键盘和/或鼠标822、通信设备827以及存储单元828，存储单元828诸如，可包括指令/代码和数据830的磁盘驱动器或其他大容量存储设备。此外，音频I/O824可以被耦合至第二总线820。注意，其他架构是可能的。例如，系统可实现多分支总线或者其他此类架构，而不是图8中的点对点架构。

现在参考图9，所示为根据本发明的实施例的更具体的第二示例性系统900的框图。图8和9中的类似元件使用类似附图标记，且在图9中省略了图8的某些方面以避免混淆图9的其它方面。

图9示出处理器870、880可以分别包括集成存储器和I/O控制逻辑(“CL”)872和882。因此，CL 872、882包括集成存储器控制器单元并包括I/O控制逻辑。图9示出不仅存储器832、834耦合到CL 872、882，而且I/O设备914也耦合到控制逻辑872、882。传统I/O设备915被耦合至芯片组890。

现在参照图10，所示出的是根据本发明的实施例的SoC 1000的框图。图6中相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图10中，互连单元1002被耦合至：应用处理器1010，该应用处理器包括一个或多个核202A-N的集合以及共享高速缓存单元606；系统代理单元610；总线控制器单元616；集成存储器控制器单元614；一组或一个或多个协处理器1020，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1030；直接存储器存取(DMA)单元1032；以及用于耦合至一个或多个外部显示器的显示单元1040。在一个实施例中，协处理器1020包括专用处理器，诸如例如网络或通信处理器、紧缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如图8中示出的代码830)应用于输入指令，以执行本文描述的各功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。

程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定编程语言的范围。在任一情形下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，指令表示处理器中的各种逻辑，指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物品的非瞬态的有形安排，其包括存储介质，诸如：硬盘；任何其它类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其它类型的介质。

因此，本发明的各实施例还包括非暂态有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其它方式将指令转换成将由核来处理的一个或多个其它指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图11是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图11示出可以使用x86编译器1104来编译高级语言1102形式的程序以生成可由具有至少一个x86指令集核的处理器1116原生地执行的x86二进制代码1106。具有至少一个x86指令集核的处理器1116表示能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能的任何处理器：(1)英特尔x86指令集核的指令集的本质部分，或(2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以实现与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器1104表示可用于生成x86二进制代码1106(例如，目标代码)的编译器，该x86二进制代码1106能够通过附加的链接处理或无需附加的链接处理而在具有至少一个x86指令集核的处理器1116上被执行。类似地，图11示出可以使用替代的指令集编译器1108来编译高级语言1102的程序以生成可由不具有至少一个x86指令集核的处理器1114(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集和/或执行加利福尼州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生地执行的替代的指令集二进制代码1110。指令转换器1112用于将x86二进制代码1106转换成可以由不具有x86指令集核的处理器1114原生地执行的代码。该转换后的代码不大可能与替代的指令集二进制代码1110相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成通用操作，并且将由来自替代指令集的指令构成。因此，指令转换器1112表示软件、固件、硬件或它们的组合，这些软件、固件、硬件或它们的组合通过仿真、模拟或任何其他过程允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码1106。

用于执行大整数算术操作的方法和装置

大整数算术(尤其是乘法)广泛地用于诸如传输层安全(TLS)的协议中的公共密钥密码术。依赖于大整数算术的算法的样本列表包括但不限于，椭圆曲线(EC)密码术，其中椭圆曲线密码术用于椭圆曲线Diffie-Hellman(ECDH)密钥交换和椭圆曲线数字签名算法(ECDSA)签名方案；以及诸如Revest-Shamir-Adleman(RSA)、Diffie-Hellman(DH)和数字安全算法(DSA)的基于模算术的算法。

由于这些算法实现完美前向保密TSL会话的高效率，对椭圆曲线密码术(ECC)的使用正在不断增加。目前，大多数基于EC的签名和密钥交换算法在256(或255)位质数字段上执行。这些基于EC的技术可以极大地受益于诸如下文描述的快速256位乘法例程。

本发明的一个实施例包括对两个256位整数执行乘法、产生512位结果并且还对256位整数执行平方、产生512位结果的新指令。此外，本发明的一个实施例包括重新使用当前架构设计中使用的现有的52x 52->104位乘法器和有限的附加硬件的实现方式。例如，此类乘法器目前存在于现有的x86架构中的浮点乘加(FMA)单元中，其目前被vpmadd52luq和vpmadd52huq指令利用。目前，CNL/ICL服务器处理器包括FMA硬件(端口1/5以4个循环执行，具有1个循环的吞吐量)。有效地，16个乘法器和加法器可用于使用，虽然它们没有被架构暴露。

如图12中所示，具有在其上可以实现本发明的实施例的多个核0-N的示例性处理器1255。具体而言，每个核包括具有256位乘指令解码逻辑1231的解码级1230，用于将256位乘指令解码为多个微操作以供执行逻辑1240执行。具体而言，示例性处理器1255还包括256位乘指令执行逻辑1241，用于根据下文描述的本发明的实施例(例如，参照图16的下文描述的使用乘法器和加法器)执行256位乘操作。

此外，每个核0-N包括通用寄存器(GPR)1205的集合、向量寄存器1206的集合和掩码寄存器1207的集合。在一个实施例中，将多个向量数据元素紧缩到每个向量寄存器1206中，每个向量寄存器1206可以具有512位宽度以用于存储两个256位值、四个128位值、八个64位值、十六个32位值等等。然而，本发明的基本原理不限于任何具体大小/类型的向量数据。在一个实施例中，掩码寄存器1207包括八个64位操作数掩码寄存器，用于对存储在向量寄存器1206中的值执行位掩码操作(例如，实现为上文所描述的掩码寄存器k0-k7)。然而，本发明的基本原理不限于任何具体的掩码寄存器大小/类型。

为简单起见，在图12中示出单个处理器核(“核0”)的细节。然而，将会理解，图12中所示的每个核都可具有与核0相同的逻辑集合。例如，每个核可包括根据指定的高速缓存管理策略的用于高速缓存指令和数据的专用一级(L1)高速缓存1212和二级(L2)高速缓存1211。L1高速缓存1212包括用于存储指令的单独的指令高速缓存1220和用于存储数据的单独的数据高速缓存1221。存储在各种处理器高速缓存之内的指令和数据以可以是固定尺寸(如，64字节、128字节、512字节长度的)高速缓存行的粒度被管理。该示例性实施例的每个核具有：从主存储器1200和/或共享的三级(L3)高速缓存1216取出指令的指令取出单元1210；用于对指令进行解码(例如，将程序指令解码成微操作或“uops”)的解码单元1220；用于执行指令的执行单元1240；以及用于引退指令和写回结果的写回单元1250。

指令取出单元1210包括各种公知的组件，包括：用于存储要从存储器1200(或高速缓存中的一个)取出的下一指令的地址的下一指令指针1203；用于存储最近使用的虚拟向物理指令地址的映射以改善地址转换速度的指令转换后备缓冲器(ITLB)1204；用于推测地预测指令分支地址的分支预测单元1202；以及用于存储分支地址和目标地址的分支目标缓冲器(BTB)1201。一旦被取出，随后指令被流式地传送到指令流水线的其余的级，包括，解码单元1230、执行单元1240和写回单元1250。本领域普通技术人员已很好地理解这些单元中的每一个的结构和功能，将不在此详细对其进行描述以避免使本发明的不同实施例的相关方面不清楚。

在一个实施例中，由256位乘指令解码逻辑1231和256位乘指令执行逻辑1241解码和执行下列指令集：

1.VMUL256TO512 ZMM1，YMM2，YMM3：该指令的一个实施例将源寄存器ymm2和ymm3中的256位数字相乘并且将512位结果存储在目的地向量寄存器zmm1中(这些寄存器全部都可以是向量寄存器1206的集合中的寄存器)。

2.VMUL256TO512ZMM1，ZMM2，ZMM3：该指令的一个实施例将源向量寄存器zmm2和zmm3的下半部中的256位数字相乘并且将512位结果存储在目的地向量寄存器zmm1中。

3.VMUL256TO512ZMM1，ZMM2，ZMM3，IMM8：该指令的一个实施例将来自源向量寄存器zmm2和zmm3的256位数字相乘并且将512位结果存储在目的地向量寄存器zmm1中。可以根据使用立即值的下列定义实现乘法：

imm8＝0x00-＞res＝zmm2[255：0]^＊zmm3[255：0]，

imm8＝0x10-＞res＝zmm2[511：256]^＊zmm3[255：0]，

imm8＝0x01-＞res＝zmm2[255：0]^＊zmm3[511：256]，

imm8＝0x11-＞res＝zmm2[511：256]^＊zmm3[511：256].

换言之，对于立即值0x00，256位值选自源向量寄存器zmm2和zmm3的位255：0。对于立即值0x10，256位值选自源向量寄存器zmm2的位511：256和源向量寄存器zmm3的位255：0。对于立即值0x01，256位值选自源向量寄存器zmm3的位511：256和源向量寄存器zmm2的位255：0。最后，对于立即值0x11，256位值选自源向量寄存器zmm2和zmm3的位511：256。

图13示出用于实现指令的第一变形的本发明的一个实施例，其中256位乘法逻辑1300将存储在第一256位源寄存器1301(例如，在一个实施例中为YMM2)中的第一256位整数与存储在第二256位源寄存器1302(例如，在一个实施例中为YMM3)中的第二256位整数相乘。将乘法的结果存储在512位目的地寄存器1303(例如，在一个实施例中的ZMM1)中。

图14示出用于指令的第二变形中的实现方式的本发明的一个实施例，其中256位乘法逻辑1300将存储在第一512位源向量寄存器1401的下半部(例如，编码在ZMM2的位255:0中)中的第一256位整数与存储在第二512位源向量寄存器1402的下半部(例如，编码在ZMM3的位255:0中)中的第二256位整数相乘。将乘法的结果存储在512位目的地寄存器1303(例如，在一个实施例中为ZMM1)中。

图15示出用于实现指令的第三变形的本发明的另一个实施例。在该实施例中，256位源操作数可以选自第一源寄存器1401和第二源寄存器1402的下半部或上半部。在一个实施例中，256位乘法逻辑根据指令提供的立即值1500(例如，imm8)选择来自寄存器1401-1402的下半部或上半部的256位源操作数。如上所述，如果立即值是0，则源操作数可以选自寄存器1401-1402两者的下半部(即，255:0)。如果立即值是1，则第一源操作数选自第一源寄存器1401的上半部(511:256)，而第二源操作数选自第二源寄存器1402的下半部(255:0)。如果立即值是2，则第一源操作数选自第一源寄存器1401的下半部(255:0)，而第二源操作数选自第二源寄存器1402的下半部(511:256)。最后，如果立即值是3，则源操作数可以选自寄存器1401-1402两者的上半部(即，511:256)。

图16示出可以用于执行以上操作的256位乘法逻辑1300的一个实施例。以下讨论假设乘法操作数是两个256位数字A'和B'。作为将上述数字看成是以底数264表示的4位的替代，可以将它们视为以底数252表示的5位。这允许在浮点执行单元1600、1610中执行乘法，在一个实施例中，浮点执行单元1600、1610能够对52位数字(双精度的尾数)进行操作。在一个实施例中，实现相同的浮点单元，其当前用于对整数执行vpmadd52luq和vpmadd52huq x86指令。通过使用该硬件，可以如下确定A'和B'：

A`＝A4^＊2^52＊4+A3^＊2^52＊3+A2^＊2^52＊2+A1^＊2^52＊1+A0

B`＝B4^＊2^52＊4+B3^＊2^５２＊3+B2^＊2^52＊2+B1^＊2^52＊1+B0

在该实施例中，A0、A1、A2、A3和B0、B1、B2、B3精确地是52位长，而A4和B4是48位整数。将A′和B′的上述值相乘产生以下结果：

R＝A4^＊B4^＊2^52＊8+(A4^＊B3+A3^＊B4)^＊2^52＊7+(A4^＊B2+A3^＊B3+A2^＊B4)^＊2^52＊6+(A4^＊B1+A3^＊B2+A2^＊B3+A1^＊B4)^＊2^52＊5+(A4^＊B0+A3^＊B1+A2^＊B2+A1^＊B3+A0^＊B4)^＊2^5２＊4+(A3^＊B0+A2^＊B1+A1^＊B2+A０^＊B3)^＊2^52＊3+(A2^＊B0+A1^＊B1+A0^＊B2)＊2^52＊2+(A1^＊B０+A０^＊B1)^＊2^52＊1+A0^＊B0

其中每个系数可以高达107位长。

该指令的目的因此是计算系数，并且然后将它们正确地相加以产生在512位表示(底数264)中的数字FT＝R。处于该目的，本发明的一个实施例引入四个新的微操作(μop)：Mulassistl、mulassist2、mulassist3和mulassist4：

mulassist1/2/3/4tmpzmm，a256，b256

在操作中，每个mulassist^*μop首先将输入操作数a256/b256变换为底数252表示(例如，使用布线和选择逻辑)。每个mulassist^*μop然后计算4x105位值。四个值中的每一个存储在如下的所得的寄存器的128位通道中：

mulassist1：(A0B3+A1B2)||(A0B2+A1B1)||(A0B1+A1B0)||(A0B0)

mulassist2：(A2B3+A1B4)||(A1B3+A0B4)||(A3B0+A2B1)||(A2B0)

mulassist3：(A3B1+A2B2)||(A4B1+A3B2)||(A4B1+A3B2)||(A4B3+A3B4)

mulassist4：(A4B0)||(A2B4)||(A4B4)||0

在以上表示中，每个128位通道被||指示符分开。通道0是最右侧通道，而通道3是最左侧通道，通道2和1顺序地排列在之间。

在一个实施例中，乘法和加法使用在执行单元1240内的执行端口0和5上可用的浮点乘加(FMA)单元。当然，本发明的基本原理不限于任何特定的执行端口集。在一些实现方式中，例如，FMA单元在其他端口上可以是可用的。

图16示出其中可以使用乘法单元1600和加法器1610的集合对mulassist1执行操作的具体方式。虽然仅示出了mulassist1的细节，但是可以为mulassist2、mulassist3和mulassist4实现相同的基本原理。

如图16所示，使用以上提供的A和B值，52x52位乘法器1601将A1和B2相乘；乘法器1602将A0和B3相乘；乘法器1603将A1和B1相乘；乘法器1604将A0和B2相乘；乘法器1605将A1和B0相乘；乘法器1606将A0和B1相乘；以及乘法器1607将A0和B0相乘。

104x 104加法器1611然后确定A1B2和A0B3的和并且将结果输出到128位通道3；加法器1612确定A1B1和A0B2的和并且将结果输出到128位通道2；加法器1613确定A1B0和A0B1的和并且将结果输出到128位通道1；以及加法器1614确定A0B0和零的值的和并且将A0B0输出到128位通道0。

在一个实施例中，然后可以经由附加的硬件和微操作将四个结果相加并且变换为常规表示。注意，可以基于设计考虑修改操作数的实际顺序。

在图17中示出根据本发明的一个实施例的方法。该方法可在上述架构内实现，但并不限于任何特定架构。

在1701处，从存储器取出或从高速缓存读取256位乘法指令(例如，诸如vmul256to512zmm1,zmm2,zmm3,imm8或上文强调的其他指令之一)。在1702处，将第一和第二256位整数操作数分别存储在第一和第二源寄存器中。例如，如果源操作数寄存器是512位向量寄存器(例如，ZMM2)，则可以将第一和第二256位整数源操作数存储在寄存器的上半部或下半部中(例如，基于上文描述的实现方式中的imm8的值)。

在1703处，基于乘法器和加法器硬件的大小，将第一和第二源操作数从第一底数表示转换为第二底数表示。例如，如上所述，对于利用52位乘法器的实现方式，作为将数字看成是以底数264表示的4位的替代，可以将它们视为以底数252表示的5位。在1704处，通过使用第二底数表示来执行一系列乘法和加法操作以得到结果(参见，例如，图16和相关联的文字)。最后，在1705处，将结果转换回第一底数表示(例如，并且存储在512位目的地寄存器中)。

在前述的说明书中，已经参考本发明的特定示例性实施例描述了本发明的多个实施例。然而，显然可对这些实施例作出各种修改和改变，而不背离如所附权利要求所述的本发明的更宽泛精神和范围。因此，说明书和附图应被认为是说明性而非限制性意义。

本发明的多个实施例可包括上述各个步骤。可在可用于使通用或专用处理器执行这些步骤的机器可执行指令中具体化这些步骤。或者，可由包含用于执行这些步骤的硬连线逻辑的专用硬件组件，或可由被编程的计算机组件和自定义硬件组件的任何组合来执行这些步骤。

如本文中所描述的，指令可以指硬件的具体配置，例如，配置成用于执行某些操作或具有预定功能的专用集成电路(ASIC)，或者被存储在被具体化在非暂态计算机可读介质中的存储器中的软件指令。因而，附图中示出的技术可以使用存储在一个或多个电子设备(例如，终端站、网络元件等等)并在其上执行的代码和数据来实现。此类电子设备使用诸如非暂态计算机机器可读存储介质(例如，磁盘；光盘；随机存取存储器；只读存储器；闪存设备；相变存储器)之类的计算机机器可读介质和暂态计算机机器可读通信介质(例如，电、光、声或其他形式的传播信号——诸如载波、红外信号、数字信号等)来(内部地和/或在网络上与其他电子设备之间进行)存储和传递代码和数据。另外，此类电子设备一般包括耦合至一个或多个其他组件的一个或多个处理器的集合，所述一个或多个其他组件例如是一个或多个存储设备(非暂态机器可读存储介质)、用户输入/输出设备(例如，键盘、触摸屏和/或显示器)以及网络连接。该组处理器和其他组件的耦合一般是通过一个或多个总线和桥(也称为总线控制器)实现的。存储设备和携带网络话务的信号分别表示一个或多个机器可读存储介质和机器可读通信介质。因此，给定电子设备的存储设备通常存储用于在该电子设备的一个或多个处理器的集合上执行的代码和/或数据。当然，本发明的实施例的一个或多个部分可使用软件、固件和/或硬件的不同组合来实现。贯穿此具体实施方式，为了进行解释，陈述了众多具体细节以提供对本发明的透彻理解。然而，对本领域技术人员显而易见的是，没有这些具体细节中的一些细节也可实施本发明。在某些实例中，并不详细描述公知的结构和功能，以免使本发明的主题模糊。因此，本发明的范围和精神应根据所附权利要求书来确定。

Claims (25)

1.一种处理器，包括：

第一源寄存器，用于存储第一256位整数操作数；

第二源寄存器，用于存储第二256位整数操作数；以及

乘法逻辑，包括用于响应于256位乘法指令对所述第一和第二256位整数操作数执行乘法以生成512位结果的乘法器和加法器的集合，所述乘法逻辑用于将所述第一和第二256位整数操作数的底数表示从第一底数表示转换为基于用于执行所述乘法并且生成结果的所述乘法器和加法器的大小选择的第二底数表示，以及然后用于将所述结果转换回所述第一底数表示。

2.如权利要求1所述的处理器，其特征在于，每个256位整数操作数的所述第一底数表示包括以底数2⁶⁴表示的四位。

3.如权利要求2所述的处理器，其特征在于，所述第二底数表示包括以底数2⁵²表示的五位。

4.如权利要求3所述的处理器，其特征在于，所述乘法器中的每一个包括52x52乘法器。

5.如权利要求4所述的处理器，其特征在于，所述乘法器中的每一个用于将来自所述第一源操作数的五位中的一个与所述第二源操作数的五位中的一个相乘。

6.如权利要求5所述的处理器，其特征在于，对于来自所述第一源操作数的位A0、A1、A2、A3和A4以及所述第二源操作数的位B0、B1、B2、B3和B4：

第一乘法器，用于将A1和B2相乘以生成积A1B2；

第二乘法器，用于将A0和B3相乘以生成积A0B3；

第三乘法器，用于将A1和B1相乘以生成积A1B1；

第四乘法器，用于将A0和B2相乘以生成积A0B2；

第五乘法器，用于将A1和B0相乘以生成积A1B0；

第六乘法器，用于将A0和B1相乘以生成积A0B1；以及

第七乘法器，用于将A0和B0相乘以生成积A0B0。

7.如权利要求6所述的处理器，其特征在于，所述加法器中的每一个用于将所述乘法器输出的结果中的至少两个相加。

8.如权利要求7所述的处理器，进一步包括：

第一加法器，用于确定A1B2和A0B3的第一和；

第二加法器，用于确定A1B1和A1B2的第二和；

第三加法器，用于确定A1B0和A1B1的第三和；以及

第四加法器，用于确定A0B0和零的第四和。

9.如权利要求8所述的处理器，其特征在于，四个和中的每一个输出到四个不同的128位通道中的每一个。

10.如权利要求9所述的处理器，其特征在于，将所述128位通道中的每一个中的四个和相加并变换为底数2⁶⁴表示。

11.如权利要求1所述的处理器，其特征在于，所述乘法逻辑包括解码逻辑，所述解码逻辑用于将256位乘法指令解码为多个微操作，所述微操作用于通过使用所述第二底数表示来执行多个乘法和加法操作以生成512位结果。

12.如权利要求1所述的处理器，其特征在于，所述第一和第二源寄存器包括512位向量寄存器，以及其中所述第一和第二256位整数操作数会被存储在所述512位向量寄存器的上部或下部区域中。

13.如权利要求12所述的处理器，其特征在于，所述256位乘法指令的立即值指示是否将所述第一和第二256位整数操作数分别存储在所述第一和第二512位向量寄存器的上半部或下半部中。

14.一种方法，包括：

将第一256位整数操作数存储在用于存储的第一源寄存器中；

将第二256位整数操作数存储在第二源寄存器中；以及

通过使用乘法器和加法器的集合，将所述第一和第二256位整数操作数的底数表示从第一底数表示转换为基于用于执行乘法并且生成结果的所述乘法器和加法器的大小选择的第二底数表示，以及然后将所述结果转换回所述第一底数表示，来执行所述第一和第二256位整数操作数的乘法。

15.如权利要求14所述的方法，其特征在于，每个256位整数操作数的所述第一底数表示包括以底数2⁶⁴表示的四位。

16.如权利要求15所述的方法，其特征在于，所述第二底数表示包括以底数2⁵²表示的五位。

17.如权利要求16所述的方法，其特征在于，所述乘法器中的每一个包括52x52乘法器。

18.如权利要求17所述的方法，其特征在于，所述乘法器中的每一个用于将来自所述第一源操作数的五位中的一个与所述第二源操作数的五位中的一个相乘。

19.如权利要求18所述的方法，其特征在于，对于来自所述第一源操作数的位A0、A1、A2、A3和A4以及所述第二源操作数的位B0、B1、B2、B3和B4，所述方法进一步包括：

将A1和B2相乘以生成积A1B2；

将A0和B3相乘以生成积A0B3；

将A1和B1相乘以生成积A1B1；

将A0和B2相乘以生成积A0B2；

将A1和B0相乘以生成积A1B0；

将A0和B1相乘以生成积A0B1；以及

将A0和B0相乘以生成积A0B0。

20.如权利要求19所述的方法，其特征在于，所述加法器中的每一个用于将所述乘法器输出的结果中的至少两个相加。

21.如权利要求20所述的方法，进一步包括：

确定A1B2和A0B3的第一和；

确定A1B1和A1B2的第二和；

确定A1B0和A1B1的第三和；以及

确定A0B0和零的第四和。

22.如权利要求21所述的方法，其特征在于，四个和中的每一个输出到四个不同的128位通道中的每一个。

23.如权利要求22所述的方法，其特征在于，将所述128位通道中的每一个中的四个和相加并变换为底数2⁶⁴表示。

24.如权利要求14所述的方法，其特征在于，所述乘法逻辑包括解码逻辑，所述解码逻辑用于将256位乘法指令解码为多个微操作，所述微操作用于通过使用所述第二底数表示来执行多个乘法和加法操作以生成512位结果。

25.如权利要求14所述的方法，其特征在于，所述第一和第二源寄存器包括512位向量寄存器，以及其中所述第一和第二256位整数操作数会被存储在所述512位向量寄存器的上部或下部区域中。