CN109643234A

CN109643234A - 用于合并数据元素并生成索引更新的处理器、方法、系统和指令

Info

Publication number: CN109643234A
Application number: CN201780051841.7A
Authority: CN
Inventors: M·A·布伊扬; B·R·尼克森
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2016-09-22
Filing date: 2017-08-30
Publication date: 2019-04-16
Anticipated expiration: 2037-08-30
Also published as: CN109643234B; WO2018057256A1; US20180081685A1; EP3516505A1; US10891131B2

Abstract

解码单元用于对指令解码，该指令指示包括数据元素的源紧缩数据并且指示包括掩码元素的源掩码。掩码元素中的每个掩码元素对应于数据元素中的不同数据元素。掩码元素中的每个掩码元素是经掩蔽的掩码元素和未经掩蔽的掩码元素中的一者。处理器还包括与解码单元耦合的执行单元。该执行单元响应于指令而用于存储结果紧缩数据。当源紧缩数据包括设置在未经掩蔽的数据元素内的一个或多个经掩蔽的数据元素时，结果紧缩数据包括被合并在一起的未经掩蔽的数据元素，而没有一个或多个经掩蔽的数据元素设置在被合并在一起的未经掩蔽的数据元素内。执行单元用于将结果存储在第二目的地存储位置中，该结果反映被合并在一起的未经掩蔽的数据元素的数量。

Description

用于合并数据元素并生成索引更新的处理器、方法、系统和指令

背景

技术领域

本文中所描述的实施例总体上涉及处理器。具体而言，本文中所描述的实施例总体上涉及能够处理紧缩数据的处理器。

背景信息

许多处理器具有单指令多数据(SIMD)架构。在SIMD架构中，SIMD指令、向量指令或紧缩数据指令可用于同时和/或并行地对多个数据元素或对多对数据元素进行操作。处理器可具有并行执行硬件，其响应于紧缩数据指令而同时和/或并行地执行多个操作。

可在将多个数据元素紧缩在一个寄存器或存储器位置内作为紧缩数据或向量数据。在紧缩数据中，可在逻辑上将寄存器或其他存储位置的多个位划分为数据元素的序列。例如，128位宽的紧缩数据寄存器可具有两个64位数据元素、四个32位数据元素、八个16位数据元素或十六个8位数据元素。数据元素中的每个数据元素可表示可被分别操作和/或独立于彼此被操作的分开的单个数据片段(例如，像素颜色、复数的分量)。

附图说明

通过参考以下描述以及用于说明多个实施例的附图，可最佳地理解本发明。

在附图中：

图1是可操作以执行合并数据元素和索引更新指令的实施例的处理器的实施例的框图。

图2是执行合并数据元素和索引更新指令的实施例的方法的实施例的流程框图。

图3是图示出合并未经掩蔽的数据元素和索引更新操作的实施例的框图。

图4是图示出利用归并掩蔽并且不利用源索引对256位源操作数进行的合并未经掩蔽的数据元素和索引更新操作的实施例的框图。

图5是图示出利用归零掩蔽并且使用源索引对512位源操作数进行的合并未经掩蔽的数据元素和索引更新操作的实施例的框图。

图6是使用合并数据元素和索引更新指令的方法的实施例的流程框图。

图7是合并数据元素和索引更新指令的示例实施例的框图。

图8是紧缩数据寄存器的合适的集合的示例实施例的框图。

图9是掩码寄存器的合适的集合的示例实施例的框图。

图10是图示出掩码寄存器的示例实施例中被用作掩码或用于进行掩蔽的位的数量取决于紧缩数据宽度和数据元素宽度的示图。

图11A-图11C是图示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。

图12A-图12B是图示出根据本发明的实施例的示例性专用向量友好指令格式和操作码字段的框图。

图13A-图13D是图示出根据本发明的实施例的示例性专用向量友好指令格式及其字段的框图。

图14是寄存器架构的实施例的框图。

图15A是图示出有序流水线的实施例以及寄存器重命名的乱序发布/执行流水线的实施例的框图。

图15B是处理器核的实施例的框图，该处理器核包括耦合至执行引擎单元的前端单元，并且执行引擎单元和前端单元两者都耦合至存储器单元。

图16A是单个处理器核以及它与管芯上互连网络的连接及其第二级(L2)高速缓存的本地子集的实施例的框图。

图16B是图16A的处理器核的部分的展开图的实施例的框图。

图17是可具有多于一个的核、可具有集成存储器控制器并且可具有集成图形器件的处理器的实施例的框图。

图18是计算机架构的第一实施例的框图。

图19是计算机架构的第二实施例的框图。

图20是计算机架构的第三实施例的框图。

图21是计算机架构的第四实施例的框图。

图22是根据本发明的实施例的使用软件指令转换器将源指令集中的二进制指令转换为目标指令集中的二进制指令的框图。

具体实施方式

本文中公开了合并数据元素和索引更新指令的实施例、用于执行这些指令的处理器的实施例、当执行这些指令时由处理器执行的方法的实施例、包含用于执行这些指令的一个或多个处理器的系统的实施例、以及提供这些指令的程序或机器可读介质的实施例。在下列描述中，阐述了众多特定细节(例如，特定指令操作、数据格式、处理器配置、微架构细节、操作序列等)。然而，可在没有这些特定细节的情况下实施实施例。在其他实例中，未详细示出公知的电路、结构和技术，以避免使对本说明书的理解模糊。

在计算和/或数据处理中存在许多情形，在这些情形中，能够合并某些数据元素并基于被合并的数据元素的数量来更新索引是有用且有益的。作为示例，下列示例代码：

j＝1

Do i＝1,N//N是循环长度

If(A(i)满足给定条件)then

B(j)＝A(i)

j＝j+1

End if(结束if循环)

End do(结束do循环)

在该代码中，“A”表示数据元素的第一数组，“B”表示数据元素位置的第二数组，“i”是对应于第一数组(A)中的当前位置的循环计数器，“j”是对应于第二数组(B)中的当前位置的索引，“N”是对应于第一数组(A)的尺寸的循环长度。

最初，索引(j)被初始化为第二数组中的第一位置(即，j＝1)。同样地，循环计数器(i)被初始化为第一数组中的第一位置(即，i＝1)。在循环的每次迭代内，作出第一数组中的当前位置“i”处的数据元素A(i)是否满足给定条件的判定。作为一个说明性示例，给定条件可以可能是A(i)是否大于某个给定的值X，但是可以代替地评估各种其他条件。如果A(i)满足给定条件，则第一数组中的当前位置“i”处的数据元素A(i)可被存储到第二数组中的当前位置“j”处的数据元素B(j)。另外，索引“j”可被递增1，以便前进到第二数组中的下一相邻位置。

替代地，如果A(i)不满足给定条件，则上述这两件事都不会发生。相反，循环的下一次迭代可以开始，并且循环计数器“i”可被递增1，以便前进到第一数组(A)中的下一相邻位置，而不对索引(j)进行递增，以使得第二数组(B)中的位置不前进。第二数组(B)中的索引“j”或位置仅在第一数组中的当前位置“i”处的数据元素A(i)满足给定条件并且被对应地存储到第二数组中的当前位置“j”B(j)时被递增。此过程将第一数组(A)的仅那些满足给定条件的数据元素以其原始顺序或排序聚集在一起、压缩、或以其他方式合并到第二数组(B)中的连续的、相邻的或以其他方式被合并的数据元素位置中。

合并某些数据元素并基于所合并的数据元素的数量来更新索引的此类模式用于计算和/或数据处理中的各种目的。作为一个具体示例，该模式倾向于在分子动力学软件中普遍存在，诸如例如，在Amber分子动力学软件包和LAMPPS(大规模原子/分子大规模并行模拟器)分子动力学模拟器中。作为另一示例，当具有公共属性的稀疏数据元素合并到队列中(例如，以便将这些数据元素合并在一起以供高效的后续处理)时，倾向于发现该模式。作为又一示例，当在结构数组(AoS)和数组结构(SoA)布置之间转换时，倾向于发现该模式。作为一个具体示例，这可能是当具有红色(R)、绿色(G)和蓝色(B)像素颜色分量的数组(例如，RGBRGBRGB...)分离成仅具有红色颜色分量的数组(例如，RRR...)时的情况。

图1是可操作以执行合并数据元素和索引更新指令102的实施例的处理器100的实施例的框图。在一些实施例中，该处理器可以是通用处理器(例如，在台式计算机、膝上型计算机或其他计算机中所使用类型的通用微处理器或中央处理单元(CPU))。替代地，该处理器可以是专用处理器。合适的专用处理器的示例包括但不限于网络处理器、通信处理器、密码处理器、图形处理器、协处理器、嵌入式处理器、数字信号处理器(DSP)以及控制器(例如，微控制器)。处理器可具有各种复杂指令集计算(CISC)架构、精简指令集计算(RISC)架构、超长指令字(VLIW)架构、混合架构、其他类型的架构中的任一种，或者具有不同架构的组合(例如，不同的核可具有不同的架构)。在一些实施例中，处理器可包括被设置在至少一个集成电路或半导体管芯上。在一些实施例中，处理器可包括至少某个硬件(例如，晶体管、电容器、二极管、电路、存储微代码的非易失性存储器等等)。

处理器100包括紧缩数据寄存器108的集合、掩码寄存器114的集合以及标量寄存器118的集合。这些寄存器中的每个寄存器可表示可操作以存储数据的管芯上(或集成电路上)存储位置。紧缩数据寄存器可以可操作以存储紧缩数据、向量数据或SIMD数据。掩码寄存器可以可操作以存储掩码。标量寄存器(例如，通用寄存器)可以可操作以存储标量数据。这些寄存器可表示架构上可见或对软件和/或编程者可见的架构寄存器，和/或是由处理器的指令集中的指令指示以标识操作数的寄存器。这些架构寄存器与给定微架构中的其他非架构寄存器(例如，临时寄存器、重排序缓冲器、引退寄存器等)形成对照。可在不同的微架构中、以不同的方式实现这些寄存器，并且这些寄存器不限于任何特定类型的设计。合适类型的寄存器的示例包括但不限于专用物理寄存器、使用寄存器重命名的动态分配的物理寄存器以及它们的组合。合适的紧缩数据寄存器的具体示例包括但不限于图8的紧缩数据寄存器808。合适的掩码寄存器的具体示例包括但不限于图9的掩码寄存器914。合适的标量寄存器的具体示例包括但不限于图14的标量寄存器1425。

在操作期间，处理器100可取出或以其他方式接收合并数据元素和索引更新指令102。该指令可表示处理器的指令集的宏指令、汇编语言指令、机器代码指令或其他指令或控制信号。在一些实施例中，指令可显式地指定(例如，通过一个或多个字段或一组位)或以其他方式指示(例如，隐式地指示)以下各项中的每一项：(1)具有多个数据元素的源紧缩数据110；(2)具有多个掩码元素的源掩码116；(3)结果紧缩数据112将被存储在其中的第一目的地存储位置；以及(4)结果(例如，索引更新)120将被存储在其中的第二目的地存储位置。作为一个示例，指令可具有源和/或目的地指定字段，用于指定用于操作数的寄存器、存储器位置或其他存储位置。替代地，这些操作数中的一个或多个可任选地对于指令是隐式的(例如，对于指令的操作码是隐式的)。

在一些实施例中，源紧缩数据110可任选地被存储在第一紧缩数据寄存器中，并且用于存储结果紧缩数据112的目的地存储位置可任选地是不同的第二紧缩数据寄存器。替代地，在一些实施例中，用于源紧缩数据的紧缩数据寄存器可任选地被重新用作用于结果紧缩数据的目的地存储位置。例如，源/目的地寄存器可被隐式地或隐含地理解为将被重新用作源紧缩数据寄存器和目的地紧缩数据寄存器两者。替代地，目的地存储器位置可任选地用于存储结果紧缩数据112。如所示，在一些实施例中，结果(例如，索引更新)120可任选地被存储在标量寄存器集合中的目的地标量寄存器中。替代地，目的地存储器位置或其他存储位置可任选地用于存储结果(例如，索引更新)120。另外，在一些实施例中，指令可任选地指示源值(例如，源索引)，但这不是必须的。源索引可广泛地被当作源值。例如，在一些实施例中，源/目的地标量寄存器或其他存储位置可被隐式地或隐含地理解为最初用于存储源索引或源值并在稍后用于存储结果(例如，经更新的索引或值)。

再次参考图1，处理器包括解码单元或解码器104。解码单元可接收合并数据元素和索引更新指令并对该指令进行解码。该解码单元可输出一个或多个相对较低级别的指令或控制信号(例如，一个或多个微指令、微操作、微代码进入点、经解码指令或控制信号等)，这一个或多个相对较低级别的指令或控制信号反映、表示相对较高级别的合并数据元素和索引更新指令和/或从相对较高级别的合并数据元素和索引更新指令导出。在一些实施例中，解码单元可包括用于接收指令的至少一个输入结构(例如，端口、互连或接口)、与该输入结构耦合的用于识别指令并对其进行解码的解码逻辑、以及与该解码逻辑耦合的用于输出较低级别的指令或控制信号的至少一个输出结构(例如，端口、互连或接口)。可使用各种不同的机制来实现解码单元，这些机制包括但不限于，微代码只读存储器(ROM)、查找表、硬件实现方式、可编程逻辑阵列(PLA)、适用于实现解码单元的其他机制以及它们的组合。在一些实施例中，解码单元可被包括在管芯上(例如，与执行单元106一起在管芯上)。在一些实施例中，解码单元可包括至少某个硬件(例如，晶体管、集成电路、存储电路级指令或微代码的管芯上只读存储器或其他非易失性存储器等中的一者或多者)。

在一些实施例中，可任选地使用指令仿真器、变换器、变形器、解释器或其他指令转换模块，而不是直接将合并数据元素和索引更新指令提供给解码单元。各种类型的指令转换模块能以软件、硬件、固件、或其组合来实现。在一些实施例中，指令转换模块可位于处理器外部，诸如例如，在分开的管芯上和/或存储器中(例如，作为静态的、动态的或运行时仿真模块)。作为示例，指令转换模块可接收可以是第一指令集中的合并数据元素和索引更新指令，并且可将该合并数据元素和索引更新指令仿真、变换、变形、解释或以其他方式转换为可以是不同的第二指令集中的一个或多个对应的中间指令或控制信号。可将第二指令集中的这一个或多个中间指令或控制信号提供给解码单元(例如，解码单元104)，该解码单元可将它们解码为可由处理器的原生硬件(例如，一个或多个执行单元)执行的一个或多个较低级别的指令或控制信号。

再次参考图1，执行单元106与解码单元104耦合，与紧缩数据寄存器108耦合，与掩码寄存器114耦合，并且与标量寄存器118耦合。在一些实施例中，执行单元可与解码单元一起在管芯或集成电路上。该执行单元可接收表示合并数据元素和索引更新指令和/或从合并数据元素和索引更新指令导出的一个或多个经解码的或以其他方式转换的指令或控制信号。该执行单元还可接收源紧缩数据110、源掩码116，并且(例如，在源值在其中被任选地实现的实施例中)可任选地接收源值(例如，索引)120。

响应于合并数据元素和索引更新指令和/或作为合并数据元素和索引更新指令的结果(例如，响应于从该指令解码出的一个或多个指令或控制信号和/或响应于正在被解码的指令和/或响应于正在被提供给解码器的指令)，执行单元可以可操作以将结果紧缩数据112存储在由该指令指示的第一目的地存储位置中，并且将结果(例如，索引更新)120存储在由该指令指示的第二目的地存储位置中。在一些实施例中，如果任选地使用源值，则结果(例如，索引更新)可覆写最初在同一存储位置中的该源值(例如，源索引)。

在一些实施例中，结果紧缩数据可包括源紧缩数据的被合并在一起的未经掩蔽的数据元素，而没有源紧缩数据的任何经掩蔽的数据元素设置在这些未经掩蔽的数据元素之内。源紧缩数据的未经掩蔽的数据元素可表示源紧缩数据的对应于源掩码中未经掩蔽的掩码元素的那些数据元素。典型地，这些对应的数据元素和掩码元素可处于操作数内的相同的相对位置中(例如，最低有效的数据元素和掩码元素对可彼此对应，最高有效的数据元素和掩码元素对可彼此对应，等等)，但是可以替代地任选地使用其他类型的对应关系。可将未经掩蔽的数据元素收集在一起、集合在一起，使得其彼此相邻和/或连续、联合、归并、组合、压缩或以其他方式合并。构想了供执行单元执行此类合并的各种方式，诸如例如，通过对数据元素进行路由、重复地对数据元素进行移位、复制数据元素、选择数据元素、对数据元素进行混洗或置换、以其他方式移动或重排数据元素、或者这些方式的各种组合。

在至少一些实例中，源紧缩数据可包括经掩蔽的数据元素和未经掩蔽的数据元素两者。源紧缩数据的经掩蔽的数据元素可表示源紧缩数据的对应于源掩码中经掩蔽的掩码元素的那些数据元素。而且，在至少一些实例中，经掩蔽的数据元素中的至少一个可被分散在未经掩蔽的数据元素中的至少一些之内，和/或被设置在未经掩蔽的数据元素中的至少一些之内。例如，源紧缩数据可潜在地包括分散在经掩蔽的数据元素之内的稀疏的、分散的或散开的未经掩蔽的数据元素。然而，在此类实例中，可移动和/或重布置数据元素，以使得所有的未经掩蔽的数据元素被合并在一起，并且没有经掩蔽的数据元素与所合并的未经掩蔽的数据元素一起被设置或散布，也没有经掩蔽的数据元素被设置或散布在所合并的未经掩蔽的数据元素之间。即，仅未经掩蔽的数据元素并且是所有未经掩蔽的数据元素可一起被合并在连续的和/或毗邻的和/或连贯的数据元素位置中。另外，在一些实施例中，来自源紧缩数据的所有的未经掩蔽的数据元素可按照与它们在源紧缩数据中相同的次序或顺序一起被合并在结果紧缩数据中。

在一些实施例中，所合并的未经掩蔽的数据元素可能不完全填充结果紧缩数据。对于确定针对结果紧缩数据的不被用于存储所合并的未经掩蔽的数据元素的部分的值，不同的方式是可能的。在一些实施例中，可执行归零掩蔽和归并掩蔽中的一者。在归并掩蔽中，如果所合并的未经掩蔽的元素的长度小于结果紧缩数据的长度，则结果紧缩数据(例如，目的地紧缩数据寄存器或存储器中的目的地位置)的较高位可以是未经修改的。例如，紧接在结果紧缩数据被存储在目的地存储位置之前最初存在于该目的地存储位置中的数据元素的值可在相同的位置中保持不变，并且与所合并的未经掩蔽的数据元素归并或组合。在归零掩蔽中，如果所合并的未经掩蔽的元素的长度小于结果紧缩数据的长度，则结果紧缩数据(例如，目的地紧缩数据寄存器或目的地存储位置)的较高位可被归零。归并掩蔽或归零掩蔽一般可在目的地存储位置是紧缩数据寄存器时使用。当目的地存储位置是目的地存储器位置时，通常可使用归并掩蔽，以使得后续存储器位置不被归零，但这不是必须的。在一些实施例中，指令可具有用于指示将用于确定结果紧缩数据的不用于存储被合并在一起的未经掩蔽的数据元素的部分的值的多种可能方式中的一种方式的字段。

在一些实施例中，未经掩蔽的数据元素可一起被合并在结果紧缩数据的最低有效或最低阶的部分(例如，以紧缩数据寄存器的位零开始)中。替代地，未经掩蔽的数据元素可一起被合并在结果紧缩数据的最高有效或最高阶的部分中。在一些实施例中，指令可以可操作以指示未经掩蔽的数据元素将被合并在最低有效部分还是最高有效的部分中。例如，指令可具有一个或多个位或者字段，这一个或多个位或者字段可具有用于指定最低有效部分的第一值或者用于指定最高有效部分的第二值。

在一些实施例中，结果(例如，索引更新)120可反映一起被合并在结果紧缩数据中的未经掩蔽的数据元素的数量。在一些实施例中，结果可以是一起被合并在结果紧缩数据中的未经掩蔽的数据元素的数量。例如，如果5个未经掩蔽的数据元素一起被合并在结果紧缩数据中，则数字5可被存储。有代表性地，可由软件或在指令的执行外部以其他方式对实际索引进行更新。在其他实施例中，指令可具有源索引或其他源值，并且结果可以是源索引或其他源值与一起被合并在结果紧缩数据中的未经掩蔽的数据元素的和或组合。例如，如果源索引是50，并且5个未经掩蔽的数据元素一起被合并在结果紧缩数据中，则数字55可被存储。在此情况下，实际更新源索引以将被合并的未经掩蔽的数据元素的数量考虑在内，并且相应地，所存储的结果可实际表示结果经更新的索引。

指令可用于不同尺寸的操作数以及不同尺寸和类型的数据元素。在各实施例中，源紧缩数据和结果紧缩数据可以是64位、128位、256位、512位或1024位的紧缩数据，但是本发明的范围并不限于此。在各实施例中，数据元素可各自为8位、16位、32位或64位的数据元素，并且可各自是整数、定点或浮点格式。在各实施例中，结果(例如，索引更新)可以是8位、16位、32位或64位整数，但是本发明的范围并不限于此。在一些实施例中，执行单元可对针对图3-图5中任一图所示出或所描述的源操作数执行操作并存储结果，但是本发明的范围并不限于此。

在一些实施例中，合并未经掩蔽的数据元素并提供结果(例如，索引更新)的方面对指令(例如，指令的操作码)可以是隐式的和/或固定的，而不是如在混洗指令、置换指令或其他此类灵活指令情况下对于指令是显式地指定和/或灵活的。使用这种专用的隐式的方面可帮助避免需要生成并使用要与灵活指令一起使用的显式控制(例如，显式控制字段)。在一些实施例中，不论经掩蔽的和未经掩蔽的数据元素在源紧缩数据中任何特定布置，未经掩蔽的数据元素都将被合并在一起，这对于指令(例如，指令的操作码)可以是隐式的和/或固定的。

执行单元和/或处理器可包括具体或特定的逻辑(例如，晶体管、集成电路或潜在地与固件(例如，存储在非易失性存储器中的指令)和/或软件组合的其他硬件)，该具体或特定的逻辑可操作以执行合并数据元素和索引更新指令和/或响应于合并数据元素和索引更新指令和/或作为合并数据元素和索引更新指令的结果(例如，响应于从该指令解码出的一个或多个指令或者控制信号)来存储结果。作为示例，执行单元可包括用于执行算术和/或逻辑操作的算术单元、逻辑单元、算术逻辑单元、数字电路，并且可包括数据操纵单元等等。在一些实施例中，执行单元可包括：至少一个输入结构(例如，端口、互连、接口)，用于接收源操作数；电路或逻辑，与至少一个输入结构耦合，用于接收并处理源操作数，并生成结果操作数；以及至少一个输出结构(例如，端口、互连、接口)，与电路或逻辑耦合，用于输出结果操作数中的每个结果操作数。

代替于使用此类单条指令，替代方法可以使用多条单独的指令。作为示例，可执行第一指令以根据掩码将来自源紧缩数据的未经掩蔽的数据元素进行合并，可以执行第二指令以将该掩码移动到通用寄存器，可以执行第三指令(例如，总体计数指令)以对该掩码中的经置位的位的数量进行计数，并且可以执行第四指令以将经置位的位的所计数的数量(例如，表示被合并的数据元素的数量)加到起始索引，从而产生结果经更新的索引。然而，使用四条单独的指令而不是仅使用单条指令会倾向于具有某些缺点。例如，执行三条附加的指令一般将花费附加的执行时间(例如，附加的时钟周期)。而且，这三条附加的指令可能需要被取出由此消耗互连带宽，和/或需要被存储在指令高速缓存中由此消耗指令高速缓存中的空间。进一步地，将掩码移动到通用寄存器中以便执行加法的需求也可能占据或占用通用寄存器。然而，通过使用用于合并数据元素和更新索引两者的单条指令，一般可以避免前述缺点。一般执行单条指令将花费更少的执行时间。而且，三条附加的指令不需要被取出，也不需要被存储在指令高速缓存中。进一步地，不需要将掩码移动到附加的通用寄存器。

另外，在一些实施例中，合并数据元素和索引更新指令的高效的实现方式可花费与合并数据元素而不进行元素更新的指令将需要的周期相同或接近相同的数量的周期，因为后一种类型的指令在一些情况下可能已经在内部确定了被合并的数据元素的数量(例如，执行内部总体计数操作或类似操作)以便能够知晓存储是否将跨越两个高速缓存行。该内部值典型地不用于实际提供或引导索引更新，而仅是内部的，并且一般不在架构上暴露在执行单元外部。然而，在合并数据元素和索引更新指令的情况下，可利用该值或数据。所以，即使在将索引更新操作与合并数据元素操作组合时，当此类内部计算已经被执行时，处理时间的增加也可潜在地倾向于是相对小的。

为了避免使描述模糊，已示出和描述了相对简单的处理器100。然而，处理器可任选地包括其他处理器组件。例如，各种不同的实施例可包括针对图15B、图16A-图16B、图17中的任一图所示出和所描述的组件的各种不同的组合和配置。处理器的所有组件可耦合在一起以允许它们按预期操作。作为示例，考虑图15B，指令高速缓存单元1534可对指令进行高速缓存，指令取出单元1538可取出指令，解码单元1540可对指令进行解码，调度器单元1556可调度相关联的操作，执行单元1562可执行指令，引退单元1554可以引退指令等。

图2是执行合并数据元素和索引更新指令的实施例的方法224的实施例的流程框图。在各实施例中，可由处理器、指令处理装置、数字逻辑设备或集成电路来执行该方法。在一些实施例中，该方法可由图1的处理器100和/或利用图1的处理器100和/或使用图1的指令102来执行。本文中针对处理器100和/或指令102所描述的组件、特征以及特定的任选细节也任选地应用于方法224。替代地，可由类似或不同的处理器或装置和/或在类似或不同的处理器或装置内和/或使用类似或不同的指令来执行方法224。而且，处理器100可执行与方法224相同、类似、或不同的方法。

该方法包括：在框225处，接收合并数据元素和索引更新指令。在各方面中，可在处理器或处理器的部分(例如，指令取出单元、解码单元、总线接口单元等)处接收该指令。在各方面中，可从处理器外和/或管芯外的源(例如，从存储器、互连等)或从处理器上和/或管芯上的源(例如，从指令高速缓存、指令队列等)接收该指令。该指令可指定或以其他方式指示包括数据元素的源紧缩数据，并且指示包括掩码元素的源掩码。掩码元素中的每个掩码元素可对应于(例如，在操作数内的同一相对位置中的)数据元素中的不同数据元素。掩码元素中的每个掩码元素可以是经掩蔽的掩码元素和未经掩蔽的掩码元素中的一者。至少有时，源紧缩数据可包括对应于一个或多个经掩蔽的掩码元素的一个或多个经掩蔽的数据元素，该一个或多个经掩蔽的数据元素设置在对应于未经掩蔽的掩码元素的未经掩蔽的数据元素之内。

在框226处，响应于该指令和/或作为该指令的结果，可将结果紧缩数据存储在由该指令指示的第一目的地存储位置中。在一些实施例中，结果紧缩数据可包括被合并在一起的未经掩蔽的数据元素，而没有一个或多个经掩蔽的数据元素设置在这些被合并在一起的未经掩蔽的数据元素内。

在框227处，可将结果存储在第二目的地存储位置中。在一些实施例中，该结果可反映一起被合并在结果紧缩数据中的未经掩蔽的数据元素的数量。在一个方面中，该结果可以是未经掩蔽的数据元素的数量。在另一方面中，该结果可以是未经掩蔽的数据元素的数量与源值(例如，源索引)的和。

所图示的方法涉及架构操作(例如，那些从软件角度可见的操作)。在其他实施例中，该方法可任选地包括一个或多个微架构操作。作为示例，可乱序地取出、解码指令，可乱序地访问源操作数，可乱序地调度执行指令的操作，并且执行单元可执行微架构操作以实现该指令。

图3是图示出合并未经掩蔽的数据元素和索引更新操作330的实施例的框图，该操作330可响应于合并未经掩蔽的数据元素和索引更新指令的实施例而执行。在一些实施例中，该指令可任选地指定(例如，显式地指定)或以其他方式指示(例如，隐式地指示)源值(例如，源索引)320。其他实施例可任选地省略该源值。

指令可指定(例如，显式地指定)或以其他方式指示(例如，隐式地指示)具有多个紧缩数据元素A0-A3并且任选地包括其他的源紧缩数据310。通常，源紧缩数据中的数据元素的数量可以等于源紧缩数据的位的尺寸除以单个数据元素的位的尺寸。在各实施例中，该源紧缩数据的尺寸可以是64位、128位、256位、512位或1024位，但本发明的范围并不限于此。在各实施例中，每个数据元素的尺寸可以是8位、16位、32位或64位，但本发明的范围并不限于此。其他紧缩数据尺寸和数据元素尺寸也是合适的。在各实施例中，源紧缩数据中可能存在至少四个、至少八个、至少十六个或至少三十二个数据元素。

指令也可指定(例如，显式地指定)或以其他方式指示(例如，隐式地指示)源掩码316。该掩码可表示断言操作数、条件控制操作数、或者用于对是否执行紧缩数据操作(例如，是否选择对应的数据元素以供合并)进行断言、条件控制或掩蔽的掩码。每个掩码元素可具有用于允许该操作的第一值或者用于不允许该操作的不同的第二值。在一些实施例中，掩蔽或断言可按数据元素粒度，以使得可分开地或独立于其他数据元素来对于对不同数据元素的操作进行断言或条件控制。掩码可包括多个掩码元素、断言元素或条件控制元素。在一个方面中，掩码中的此类元素可被包括在与源紧缩数据中的对应数据元素的一对一的对应关系中。即，掩码可具有针对源紧缩数据中的每个对应的数据元素的掩码元素。

数据元素与对应的掩码元素在操作数内的相同的相对位置中通常是方便的，但这不是严格必须的。作为示例，最低有效的掩码元素(如图示中的所示出的最左侧)可对应于最低有效的数据元素(A0)，次低有效的掩码元素可对应于次低有效的数据元素(A1)，依此类推。在该图示中，对应的掩码元素和数据元素纵向对齐。替代地，如果需要，可任选地使用对于对应关系的其他约定，只要执行单元理解使用什么对应关系。

同样如所示，在一些实施例中，每个掩码元素可任选地是单个掩码位，但这不是必须的。替代地，对于每个掩码元素可任选地使用两个或更多个位。例如，每个掩码元素可具有与每个对应的数据元素相同数量的位，并且每个掩码元素的单个位(例如，最高有效位、最低有效位或其他单个位)或者每个掩码元素的所有位可用于掩蔽。在一些实施例中，可将掩码存储在一组架构掩码寄存器中的一个架构掩码寄存器中。替代地，可任选地使用通用寄存器、紧缩数据寄存器、或者其他存储器或存储位置。

根据一个可能的约定，如图示中所示，被清除为二进制零(即，0)的掩码位可表示针对其将不执行对应操作的经掩蔽的或被掩蔽掉的(masked out)掩码元素，而置位为二进制一(即，1)的掩码位可表示针对其将执行对应操作的未经掩蔽的掩码元素。替代地，可任选地代替使用相反的约定。在特定的所图示的示例中，源掩码包括从最低有效的掩码位[0](在左侧)至所图示的最高有效的掩码位[3](在右侧)的位值1、0、0、1。对于该特定示例，仅最低有效的数据元素(A0)和所图示的最高有效的数据元素(A3)是未经掩蔽的，而次低有效的数据元素(A1)和所图示的次高的有效数据元素(A2)是经掩蔽的。在该示例中，源紧缩数据包括分散在未经掩蔽的数据元素(A0和A3)之内和/或设置在未经掩蔽的数据元素(A0和A3)之内的经掩蔽的数据元素(A1和A2)这仅仅是一个示例，并且应当领会，不论经掩蔽和未经掩蔽的数据元素在源紧缩数据中的特定布置如何，相同的概念都适用。

在操作330期间，源紧缩数据310和源掩码316可各自被提供给执行单元306。该执行单元可响应于指令和/或作为该指令的结果而执行操作。可遵从于源掩码的掩蔽、断言、或条件控制来执行该操作。可响应于指令和/或作为该指令的结果而生成结果紧缩数据312，并存储该结果紧缩数据312(例如，存储在目的地紧缩数据寄存器或目的地存储器位置中)。

在一些实施例中，结果紧缩数据可包括来自源紧缩数据的被合并在一起的未经掩蔽的数据元素。在一些实施例中，仅未经掩蔽的数据元素并且是所有未经掩蔽的数据元素可一起被合并在连续的和/或毗邻的和/或连贯的数据元素位置中。在所图示的示例中，未经掩蔽的数据元素(A0和A3)一起被合并在结果紧缩数据的两个最低有效的毗邻的/连贯的数据元素位置中。可不存在与所合并的未经掩蔽的数据元素一起被设置或散布的经掩蔽的数据元素，也不存在设置或散布在所合并的未经掩蔽的数据元素之间的经掩蔽的数据元素。在所图示的示例中，示出经掩蔽的数据元素(A1和A2)两者都不被设置在未经掩蔽的数据元素(A0和A3)之间。另外，在一些实施例中，未经掩蔽的数据元素可按与在源紧缩数据中所按照的相同的次序或顺序。在所图示的示例中，未经掩蔽的数据元素(A0和A3)的次序在源紧缩数据中与在结果紧缩数据中相同。在所图示的示例中，未经掩蔽的数据元素被示出为一起被合并在结果紧缩数据的最低有效的部分中。替代地，未经掩蔽的数据元素可一起被合并在结果紧缩数据的最高有效的部分中。在一些实施例中，指令可以可操作以指示未经掩蔽的数据元素将被合并在最低有效的部分还是最高有效的部分中。

对于结果紧缩数据中不用于存储所合并的未经掩蔽的数据元素的部分可使用不同的方法。在所图示的示例中，该部分由结果紧缩数据的两个最高有效的数据元素位置中的星号(*)示出。在一个或多个实施例中，这些星号用于表示可用于这些位置的预定值338。在一些实施例中，可任选地执行归零掩蔽。在一些实施例中，可任选地执行归并掩蔽。在一些实施例中，指令可具有指示将用于确定针对结果紧缩数据中不被用于存储被合并在一起的未经掩蔽的数据元素的部分的值的多种可能方式(例如，归零掩蔽、归并掩蔽或某种其他方法)中的一种方式的一个或多个位或者字段。在一些实施例中，来自源紧缩数据的经掩蔽的数据元素可仅被丢弃而不被传递到结果紧缩数据。

在操作330期间，响应于指令和/或作为该指令的结果，也可生成结果结果(例如，索引更新)332并存储结果(例如，索引更新)332(例如，存储在目的地标量寄存器或目的地存储器位置中)。如所示，在一些实施例中，当任选地使用源值(例如，索引)时，结果可基于在操作330期间被合并在一起的未经掩蔽的数据元素的数量来更新该源值。在此类情况下，结果索引更新实际上可表示经更新的索引(例如，已被更新以将所合并的数据元素的数量考虑在内的绝对索引)。在所图示的示例中，存在被合并在一起的两个未经掩蔽的数据元素。相应地，对于该示例，初始索引或值(J)可被更新2，并且该经更新的索引或值(J+2)可被存储为结果(例如，作为经更新的索引)。在其他实施例中，如下文针对图4进一步所解释，可能不存在源值(例如，源索引)。

图4是图示出利用归并掩蔽并且不利用源索引或值对256位的源操作数进行的合并未经掩蔽的数据元素和索引更新操作430的实施例的框图，该操作430可响应于合并未经掩蔽的数据元素和索引更新指令的实施例而执行。图4的操作与图3的操作具有某些类似性。为了避免使描述模糊，将主要描述图4的操作的不同和/或附加特性，而不重复相对于图3的操作的所有任选的类似或共同的特性和细节。然而，应当理解，先前所描述的图3的操作特性和细节也可任选地应用于图4的操作，除非另行指出或者以其他方式显而易见。

如在云421处所示出，可任选地不存在源索引或其他值。在该实施例中，指令可指定(例如，显式地指定)或以其他方式指示(例如，隐式地指示)具有八个紧缩32位的数据元素A0-A7的256位的源紧缩数据410。在一个方面中，32位的数据元素可以是32位的整数。在另一方面中，32位的数据元素可以是32位的单精度浮点数。

指令也可指定(例如，显式地指定)或以其他方式指示(例如，隐式地指示)源掩码416。该源掩码可类似于先前所描述的那些源掩码。在所图示的示例中，对应的掩码元素和数据元素纵向对齐。在所图示的示例中，根据一个可能的约定，清除成二进制零(即，0)的掩码位可表示经掩蔽或被掩蔽掉的掩码元素，而置位成二进制一(即，1)的掩码位可表示未经掩蔽的掩码元素。在特定的所图示的示例中，源掩码包括从最低有效的掩码位[0](在左侧)至所图示的最高有效的掩码位[3](在右侧)的位值10111001。对于该特定示例，数据元素A0、A2、A3、A4和A7是未经掩蔽的，而数据元素A1、A5和A6是经掩蔽的。在该示例中，经掩蔽的数据元素(A1、A5和A6)分散在未经掩蔽的数据元素(A0、A2、A3、A4和A7)之内和/或设置在未经掩蔽的数据元素(A0、A2、A3、A4和A7)之内。

在操作430期间，256位的源紧缩数据410和8位的源掩码416可各自被提供给执行单元406。该执行单元可响应于指令和/或作为该指令的结果而执行操作。可响应于指令和/或作为该指令的结果而生成256位的结果紧缩数据412，并存储该256位的结果紧缩数据412(例如，存储在目的地紧缩数据寄存器或目的地存储器位置中)。

在一些实施例中，256位的结果紧缩数据412可包括来自源紧缩数据的被合并在一起的未经掩蔽的数据元素436。在一些实施例中，仅未经掩蔽的数据元素并且是所有未经掩蔽的数据元素可一起被合并在连续的和/或毗邻的和/或连贯的数据元素位置中。在所图示的示例中，未经掩蔽的数据元素(A0、A2、A3、A4和A7)一起被合并在结果紧缩数据的五个最低有效的毗邻的/连贯的数据元素位置中。可不存在与所合并的未经掩蔽的数据元素一起被设置或散布的经掩蔽的数据元素，也不存在被设置或散布在所合并的未经掩蔽的数据元素之间的经掩蔽的数据元素。在所图示的示例中，示出经掩蔽的数据元素(A1、A5和A6)都不被设置在未经掩蔽的数据元素(A0、A2、A3、A4和A7)之间。另外，在一些实施例中，未经掩蔽的数据元素可按与在源紧缩数据中所按照的相同的次序或顺序。在所图示的示例中，未经掩蔽的数据元素(A0、A2、A3、A4和A7)的次序在源紧缩数据中与在结果紧缩数据中相同。在所图示的示例中，未经掩蔽的数据元素被示出为一起被合并在结果紧缩数据的最低有效的部分中。替代地，未经掩蔽的数据元素可代替地一起被合并在结果紧缩数据的最高有效的部分中。在一些实施例中，指令可以可操作以指示未经掩蔽的数据元素将被合并在最低有效的部分还是最高有效的部分中。

在图4的实施例中，对于结果紧缩数据的不用于存储所合并的未经掩蔽的数据元素的部分使用归并掩蔽。在所图示的示例中，三个所归并的数据元素438(B5、B6和B7)被示出在结果紧缩数据的三个最高有效的数据元素位置中。所归并的数据元素B5、B6和B7可表示执行指令或操作之前(例如，紧接在存储结果紧缩数据之前)存储位置(诸如，紧缩数据寄存器或存储器位置)中的初始值。这些初始值可与所合并的未经掩蔽的数据元素进行归并或组合。例如，如响应于指令而生成的所合并的未经掩蔽的数据元素可与初始数据进行归并或组合，从而仅覆写在与所合并的未经掩蔽的数据元素相同的数据元素位置(例如，在所图示的示例中，五个最低有效的数据元素位置)中的那些初始数据元素。

在操作430期间，响应于指令和/或作为该指令的结果，也可生成32位的结果(例如，索引更新)432，并存储该32位的结果(例如，索引更新)432(例如，存储在目的地标量寄存器或目的地存储器位置中)。在图4的实施例中，如在云421处所示，可任选地不存在源索引或值。在此类实施例中，结果(例如，索引更新)432可表示后续将被应用到索引或值的递增或改变(例如，通过指令/操作合并的数据元素的数量)，而不是已经更新的索引或值。例如，索引的更新可在指令的执行范围之外应用。例如，软件可获取结果索引更新和索引，并且将结果索引更新加到或以其他方式应用到该索引，以生成经更新的索引。在所图示的示例中，存在被合并在一起的五个未经掩蔽的数据元素。相应地，对于该示例，值5可被存储为结果(例如，索引更新)。

图5是图示出利用归零掩蔽并使用源索引或值对512位的源操作数进行的合并未经掩蔽的数据元素和索引更新操作530的实施例的框图，该操作530可响应于合并未经掩蔽的数据元素和索引更新指令的实施例而执行。图5的操作与图3的操作具有某些类似性。为了避免使描述模糊，将主要描述图5的操作的不同和/或附加特性，而不重复相对于图3的操作的所有任选的类似或共同的特性和细节。然而，应当理解，先前所描述的图3的操作特性和细节也可任选地应用于图5的操作，除非另行指出或者以其他方式显而易见。

在图5的实施例中，指令可任选地指定(例如，显式地指定)或以其他方式指示(例如，隐式地指示)32位的源值(例如，源索引)520。其他实施例可任选地省略该源值(例如，源索引)。指令还可指定(例如，显式地指定)或以其他方式指示(例如，隐式地指示)具有八个紧缩64位的数据元素A0-A7的512位的源紧缩数据510。在一个方面中，64位的数据元素可以是64位的整数。在另一方面中，64位的数据元素可以是64位的双精度浮点数。

指令也可指定(例如，显式地指定)或以其他方式指示(例如，隐式地指示)源掩码516。该源掩码可类似于先前所描述的那些源掩码。在所图示的示例中，对应的掩码元素和数据元素纵向对齐。在所图示的示例中，根据一个可能的约定，清除成二进制零(即，0)的掩码位可表示经掩蔽或被掩蔽掉的掩码元素，而置位成二进制一(即，1)的掩码位可表示未经掩蔽的掩码元素。在特定的所图示的示例中，源掩码包括从最低有效的掩码位[0](在左侧)至所图示的最高有效的掩码位[3](在右侧)的位值10111001。对于该特定示例，数据元素A0、A2、A3、A4和A7是未经掩蔽的，而数据元素A1、A5和A6是经掩蔽的。在该示例中，经掩蔽的数据元素(A1、A5和A6)分散在未经掩蔽的数据元素(A0、A2、A3、A4和A7)之内和/或设置在未经掩蔽的数据元素(A0、A2、A3、A4和A7)之内。

在操作530期间，512位的源紧缩数据510和8位的源掩码516可各自被提供给执行单元506。该执行单元可响应于指令和/或作为该指令的结果而执行操作。可响应于指令和/或作为该指令的结果而生成512位的结果紧缩数据512，并存储该512位的结果紧缩数据512(例如，存储在目的地紧缩数据寄存器或目的地存储器位置中)。

在一些实施例中，512位的结果紧缩数据512可包括来自源紧缩数据的被合并在一起的未经掩蔽的数据元素536。在一些实施例中，仅未经掩蔽的数据元素并且是所有未经掩蔽的数据元素可一起被合并在连续的和/或毗邻的和/或连贯的数据元素位置中。在所图示的示例中，未经掩蔽的数据元素(A0、A2、A3、A4和A7)一起被合并在结果紧缩数据的五个最低有效的毗邻的/连贯的数据元素位置中。可不存在与所合并的未经掩蔽的数据元素一起被设置或散布的经掩蔽的数据元素，并且不存在设置或散布在所合并的未经掩蔽的数据元素之间的经掩蔽的数据元素。在所图示的示例中，示出经掩蔽的数据元素(A1、A5和A6)都不被设置在未经掩蔽的数据元素(A0、A2、A3、A4和A7)之间。另外，在一些实施例中，未经掩蔽的数据元素可按与在源紧缩数据中所按照的相同的次序或顺序。在所图示的示例中，未经掩蔽的数据元素(A0、A2、A3、A4和A7)的次序在源紧缩数据中与在结果紧缩数据中相同。在所图示的示例中，未经掩蔽的数据元素被示出为一起被合并在结果紧缩数据的最低有效的部分中。替代地，未经掩蔽的数据元素可代替地一起被合并在结果紧缩数据的最高有效的部分中。在一些实施例中，指令可以可操作以指示未经掩蔽的数据元素将被合并在最低有效的部分还是最高有效的部分中。

在图5的实施例中，对于结果紧缩数据的不用于存储所合并的未经掩蔽的数据元素的部分使用归零掩蔽。在归零掩蔽中，如果所合并的未经掩蔽的元素的长度小于结果紧缩数据的长度，则结果紧缩数据(例如，目的地紧缩数据寄存器或目的地存储位置)的较高位可被归零。在所图示的示例中，三个被归零的64位的数据元素538被示出在结果紧缩数据的三个最高有效的数据元素位置中。例如，这些被归零的64位的数据元素中的每一个可具有六十四个被清除的位。

在操作530期间，响应于指令和/或作为该指令的结果，也可生成32位的结果(例如，索引更新)532，并存储该32位的结果(例如，索引更新)532(例如，存储在目的地标量寄存器或目的地存储器位置中)。替代地，也可任选地使用其他尺寸的结果，诸如例如，16位的结果、64位的结果等。如所示，在一些实施例中，当任选地使用源值(例如，源索引)520时，结果可基于在操作330期间被合并在一起的未经掩蔽的数据元素的数量来更新该源值(例如，该源索引)。在所图示的示例中，存在被合并在一起的五个未经掩蔽的数据元素。相应地，对于该示例，源索引或值(J)可被更新5，并且该经更新的索引或值(J+5)可被存储为结果。在此情况下，索引实际上被更新，并且因此，结果索引更新也可被认为是结果经更新的索引。作为示例，结果(例如，经更新的索引)可表示在正在执行的指令的多个或众多实例上的对所有所合并的未经掩蔽的数据元素的运行计数，以便跟踪一起合并在存储器中的数组中的数据元素的尾端，从而知晓向何处存储所合并的未经掩蔽的数据元素的下一段。

图6是使用合并数据元素和索引更新指令的方法660的实施例的流程框图。在框661处，可利用存储器中的第一数组的连续的数据元素部分来加载紧缩数据寄存器。例如，在紧缩数据寄存器容纳十六个数据元素的情况下，来自第一数组的十六个连续的数据元素的第一集合可被加载或存储在紧缩数据寄存器中。在框662处，可作出紧缩数据寄存器的每个数据元素是否满足条件的判定。作为示例，该条件可以是数据元素是否大于给定值。替代地，可任选地使用各种各样的其他条件。在框663处，对于满足条件的每个数据元素，可不对掩码寄存器中的对应的掩码元素进行掩蔽。相反，对于不满足条件的每个数据元素，可对掩码寄存器中的对应的掩码元素进行掩蔽。在框664处，可使用紧缩数据寄存器和掩码寄存器来执行合并数据元素和索引更新指令。在框665处，可作出是否存在要处理的第一数组的附加数据元素的判定。如果存在要处理的第一数组的附加数据元素，则方法可重新访问框661。否则，该方法可结束。

图7是合并数据元素和索引更新指令702的示例实施例的框图。该指令包括操作代码或操作码770。操作码可表示可操作以标识指令和/或要执行的操作的多个位或者一个或多个字段。

指令还包括：源紧缩数据指定符771，用于指定源紧缩数据的存储位置；源掩码指定符772，用于指定源掩码的存储位置；结果(例如，索引更新)指定符773，用于指定结果(例如，索引更新)要被存储在的(并且在一些实施例中，源索引或值最初被存储在的)存储位置；以及目的地结果紧缩数据指定符774，用于指定结果紧缩数据要被存储在的目的地存储位置。作为示例，这些指定符中的每个指定符可包括用于指定用于相关联的操作数的寄存器、存储器位置或其他存储位置的地址的字段或位。替代地，这些存储位置中的一个或多个可任选地对于指令(例如，操作码)是隐式的或固有的，而不是被指定的。例如，指令可具有隐式的固定寄存器作为用于操作数的存储位置。作为另一示例，在一些实施例中，代替于目的地结果紧缩数据指定符774，用于源紧缩数据的存储位置可任选地被隐式地重新用作用于结果紧缩数据的目的地。

在一些实施例中，指令还可包括任选的掩蔽类型指定符775，以指定掩蔽的类型。作为示例，掩蔽类型指定符可包括单个位，该单个位可具有用于指定将使用归并掩蔽的第一值或用于指定将使用归零掩蔽的第二值。替代地，掩蔽操作的类型可任选地被隐式地(例如，对于操作码隐式的或在隐式的控制寄存器中)指示。

在一些实施例中，指令还可包括任选的数据元素尺寸指定符776，以指定数据元素尺寸。作为示例，数据元素尺寸指定符包括用于灵活地指定由操作码支持的多个不同的数据元素尺寸中一个数据元素尺寸的一个或多个位或者字段。作为示例，可使用一个位以在两个不同的尺寸(例如，32位相对于64位)之间进行选择，或者可使用两个位以在高达四个不同的尺寸(例如，8位、16位、32位和64位)之间进行选择。替代地，尺寸可以是隐式的(例如，对于操作码是固定的)。

图示示出了可被包括在合并数据元素和索引更新指令的实施例中的字段类型的示例。替代的实施例可包括所示字段的子集和/或可添加附加字段。所示的字段布置不是必须的，相反，能以各种方式重新布置字段。而且，这些字段中的每个字段可由连续的一组位组成，或者可包括逻辑上表示字段的非连续的或分开的位。在一些实施例中，指令可具有VEX或EVEX编码或格式(例如，如下文进一步所描述)，但这不是必须的。

图8是紧缩数据寄存器的合适的集合808的示例实施例的框图。紧缩数据寄存器包括标记为ZMM0至ZMM31的三十二个512位的紧缩数据寄存器。在所示实施例中，较低的十六个寄存器(即，ZMM0-ZMM15)的较低阶的256位被混叠或覆盖在被标记为YMM0-YMM15的相应的256位的紧缩数据寄存器上，但这不是必需的。类似地，在所示实施例中，寄存器YMM0-YMM15的较低阶的128位被混叠或覆盖在被标记为XMM0-XMM15的相应的128位的紧缩数据寄存器上，但这也不是必需的。512位的寄存器ZMM0至ZMM31可操作用于保存512位的紧缩数据、256位的紧缩数据或128位的紧缩数据。256位的寄存器YMM0-YMM15可操作用于保存256位的紧缩数据或128位的紧缩数据。128位的寄存器XMM0-XMM15可操作用于保存128位的紧缩数据。在一些实施例中，寄存器中的每个寄存器可用于存储紧缩浮点数据或紧缩整数数据。不同的数据元素尺寸被支持，至少包括：8位的字节数据、16位的字数据、32位的双字、32位的单精度浮点数据、64位的四字和64位的双精度浮点数据。在替代实施例中，可使用不同数量的寄存器和/或不同尺寸的寄存器。在其他实施例中，寄存器可以或可以不使用较大寄存器在较小寄存器上的混叠，并且/或者可以或可以不用于存储浮点数据。

图9是掩码寄存器的合适的集合914的示例实施例的框图。在所示实施例中，该集合包括标记为k0至k7的八个寄存器。替代实施例可包括少于八个(例如，两个、四个、六个等)寄存器或多于八个(例如，十六个、三十二个等)寄存器。这些寄存器中的每一个都可用于存储掩码。在所示实施例中，寄存器中的每个寄存器都是64位的。在替代实施例中，寄存器的宽度可比64位更宽(例如，80位、128位等)或比64位更窄(例如，8位、16位、32位等)。寄存器能以不同方式实现，并且不限于任何特定类型的电路或设计。合适的寄存器的示例包括但不限于专用物理寄存器、使用寄存器重命名的动态分配的物理寄存器，以及它们的组合。

在一些实施例中，掩码寄存器914可以是架构寄存器的分开的专用集合。在一些实施例中，指令可在与用于对其他类型的寄存器(例如，紧缩数据寄存器)进行编码或指定的那些指令格式不同的指令格式的不同位或一个或多个不同字段中对掩码寄存器进行编码或指定。作为示例，指令可使用三个位(例如，3位字段)来对八个掩码寄存器k0至k7中的任一个进行编码或指定。在替代实施例中，当具有更少或更多的掩码寄存器时，可分别使用更少或更多的位。在特定实现方式中，仅掩码寄存器k1至k7(而不是k0)可被寻址为用于对紧缩数据操作进行断言或掩码的断言操作数。寄存器k0可用作常规的源或目的地，但可能无法被编码为断言操作数(例如，如果k0被指定，则它具有“无掩码”编码)，但是这不是必需的。

图10是图示出掩码寄存器1014的示例实施例并且示出被用作掩码和/或用于进行掩蔽的位的数量取决于紧缩数据宽度和数据元素宽度的示图。在一些实施例中，仅掩码寄存器中的位的子集可用于进行掩蔽。所图示的掩码寄存器的示例实施例为64位宽，但这不是必须的。取决于紧缩数据宽度和数据元素宽度的组合，可将全部64位或仅64位的子集用作用于进行掩蔽的掩码。一般而言，当使用单个、逐元素的掩蔽控制位时，掩码寄存器中用于进行掩蔽的位的数量等于紧缩数据中的数据元素的数量(例如，以位计的紧缩数据宽度除以以位计的紧缩数据元素宽度)。

示出了若干说明性示例。即，当紧缩数据宽度为512位并且紧缩数据元素宽度为64位时，则仅寄存器的最低阶的8位被用作掩码。当紧缩数据宽度为512位并且紧缩数据元素宽度为32位时，则仅寄存器的最低阶的16位被用作掩码。当紧缩数据宽度为512位并且紧缩数据元素宽度为16位时，则仅寄存器的最低阶的32位被用作掩码。当紧缩数据宽度为512位并且紧缩数据元素宽度为8位时，则寄存器的全部64位被用作掩码。当使用256位的紧缩数据时，对于这些数据元素尺寸，可使用一半的位。当使用128位的紧缩数据时，对于这些数据元素尺寸，可使用所图示的位的数量的四分之一的位。

根据所图示的实施例，经掩蔽的紧缩数据指令可基于该指令的相关联的紧缩数据宽度和数据元素宽度而仅访问和/或利用寄存器的用于掩码的该数量的最低阶或最低有效的位。掩码寄存器的用于进行掩蔽或断言的位或掩码元素可被称为活动的位或活动的掩码元素，而其他位或掩码元素可表示不活动的位或不活动的掩码元素。在所图示的实施例中，寄存器的最低阶的子集或部分用于进行掩蔽，但这不是必须的。在替代实施例中，可任选地使用最高阶的子集或某个其他子集。

指令集可包括一种或多种指令格式。给定的指令格式定义了各种字段(位的数量、位的位置)以指定将要执行的操作(操作码)以及将对其执行该操作的(多个)操作数等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。已经推出和/或发布了被称为高级向量扩展(AVX)(AVX1和AVX2)和利用向量扩展(VEX)编码方案的SIMD扩展集(参见例如2011年10月的64和IA-32架构软件开发者手册；并且参见2011年6月的高级向量扩展编程参考)。

示例性指令格式

本文中所描述的(多条)指令的实施例能以不同的格式体现。另外，在下文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。

VEX指令格式

VEX编码允许指令具有多于两个操作数，并且允许SIMD向量寄存器长于128位。VEX前缀的使用提供了三操作数(或者更多操作数)句法。例如，先前的两操作数指令执行诸如A＝A+B之类的覆写源操作数的操作。VEX前缀的使用使操作数能执行诸如A＝B+C之类的非破坏性操作。

图11A图示出示例性AVX指令格式，该示例性AVX指令格式包括VEX前缀1102、实操作码字段1130、Mod R/M字节1140、SIB字节1150、位移字段1162以及IMM8 1172。图11B图示出来自图11A的哪些字段构成完整操作码字段1174和基础操作字段1142。图11C图示出来自图11A的哪些字段构成寄存器索引字段1144。

VEX前缀(字节0-2)1102以三字节的形式进行编码。第一字节是格式字段1140(VEX字节0，位[7:0])，该格式字段1140包含显式的C4字节值(用于区分C4指令格式的唯一值)。第二－第三字节(VEX字节1-2)包括提供专用能力的数个位字段。具体地，REX字段1105(VEX字节1，位[7-5])由VEX.R位字段(VEX字节1，位[7]–R)、VEX.X位字段(VEX字节1，位[6]–X)以及VEX.B位字段(VEX字节1，位[5]–B)组成。这些指令的其他字段对如在本领域中已知的寄存器索引的较低的三个位(rrr、xxx以及bbb)进行编码，以使得可通过增加VEX.R、VEX.X以及VEX.B来形成Rrrr、Xxxx以及Bbbb。操作码映射字段1115(VEX字节1，位[4:0]–mmmmm)包括用于对隐含的前导操作码字节进行编码的内容。W字段1164(VEX字节2，位[7]–W)——由记号VEX.W表示，并且提供取决于该指令的不同功能。VEX.vvvv 1120(VEX字节2，位[6:3]-vvvv)的作用可包括如下：1)VEX.vvvv对以反转(1补码)的形式被指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)VEX.vvvv对针对某些向量移位以1补码的形式被指定的目的地寄存器操作数进行编码；或者3)VEX.vvvv不对任何操作数进行编码，该字段被预留并且应当包含1111b。如果VEX.L 1168尺寸字段(VEX字节2，位[2]-L)＝0，则它指示128位向量；如果VEX.L＝1，则它指示256位向量。前缀编码字段1125(EVEX字节2，位[1:0]-pp)提供了用于基础操作字段的附加位。

实操作码字段1130(字节3)还被称为操作码字节。操作码的部分在该字段中被指定。

MOD R/M字段1140(字节4)包括MOD字段1142(位[7-6])、Reg字段1144(位[5-3])、以及R/M字段1146(位[2-0])。Reg字段1144的作用可包括下列各项：对目的地寄存器操作数或源寄存器操作数(Rrrr的rrr)进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段1146的作用可包括下列各项：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)－比例字段1150(字节5)的内容包括用于存储器地址生成的SS1152(位[7-6])。先前已经针对寄存器索引Xxxx和Bbbb参考了SIB.xxx 1154(位[5-3])和SIB.bbb1156(位[2-0])的内容。

位移字段1162和立即数字段(IMM8)1172包含地址数据。

通用向量友好指令格式

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。

图12A-图12B是图示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图12A是图示根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图12B是图示根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式1200定义A类和B类指令模板，这两者都包括无存储器访问1205的指令模板和存储器访问1220的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图12A中的A类指令模板包括：1)在无存储器访问1205的指令模板内，示出无存储器访问的完全舍入控制型操作1210的指令模板、以及无存储器访问的数据变换型操作1215的指令模板；以及2)在存储器访问1220的指令模板内，示出存储器访问的时效性1225的指令模板和存储器访问的非时效性1230的指令模板。图12B中的B类指令模板包括：1)在无存储器访问1205的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作1212的指令模板以及无存储器访问的写掩码控制的vsize型操作1217的指令模板；以及2)在存储器访问1220的指令模板内，示出存储器访问的写掩码控制1227的指令模板。

通用向量友好指令格式1200包括以下列出的按照在图12A-12B中图示的顺序的如下字段。

格式字段1240——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段1242——其内容区分不同的基础操作。

寄存器索引字段1244——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)个寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。

修饰符(modifier)字段1246——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问1205的指令模板与存储器访问1220的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段1250——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段1268、α字段1252和β字段1254。扩充操作字段1250允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。

比例字段1260——其内容允许用于存储器地址生成(例如，用于使用(2^比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。

位移字段1262A——其内容用作存储器地址生成的一部分(例如，用于使用(2^比例*索引+基址+位移)的地址生成)。

位移因数字段1262B(注意，位移字段1262A直接在位移因数字段1262B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2^比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段1274(稍后在本文中描述)和数据操纵字段1254C确定。位移字段1262A和位移因数字段1262B不用于无存储器访问1205的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段1262A和位移因数字段1262B是任选的。

数据元素宽度字段1264——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。

写掩码字段1270——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持归并-写掩蔽，而B类指令模板支持归并-写掩蔽和归零-写掩蔽两者。当归并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段1270允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段1270的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段1270的内容间接地标识要执行的掩蔽)的本发明的实施例，但是替代实施例替代地或附加地允许掩码写字段1270的内容直接指定要执行的掩蔽。

立即数字段1272——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。

类字段1268——其内容在不同类的指令之间进行区分。参考图12A-图12B，该字段的内容在A类和B类指令之间进行选择。在图12A-图12B中，圆角方形用于指示特定的值存在于字段中(例如，在图12A-图12B中分别用于类字段1268的A类1268A和B类1268B)。

A类指令模板

在A类非存储器访问1305的指令模板的情况下，α字段1252被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作1210和无存储器访问的数据变换型操作1215的指令模板分别指定舍入1252A.1和数据变换1252A.2)的RS字段1252A，而β字段1254区分要执行所指定类型的操作中的哪一种。在无存储器访问1205的指令模板中，比例字段1260、位移字段1262A和位移比例字段1262B不存在。

无存储器访问的指令模板——完全舍入控制型操作

在无存储器访问的完全舍入控制型操作1210的指令模板中，β字段1254被解释为其(多个)内容提供静态舍入的舍入控制字段1254A。尽管在本发明的所述实施例中舍入控制字段1254A包括抑制所有浮点异常(SAE)字段1256和舍入操作控制字段1258，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段1258)。

SAE字段1256——其内容区分是否禁用异常事件报告；当SAE字段1356的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。

舍入操作控制字段1258——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段1258允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1250的内容覆盖(override)该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作1215的指令模板中，β字段1254被解释为数据变换字段1254B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问1220的指令模板的情况下，α字段1252被解释为驱逐提示字段1252B，其内容区分要使用驱逐提示中的哪一个(在图13A中，对于存储器访问时效性1225的指令模板和存储器访问非时效性1330的指令模板分别指定时效性的1252B.1和非时效性的1252B.2)，而β字段1254被解释为数据操纵字段1254C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问1220的指令模板包括比例字段1260，并任选地包括位移字段1262A或位移比例字段1262B。

向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。

存储器访问的指令模板——时效性的时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板——非时效性的非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段1252被解释为写掩码控制(Z)字段1252C，其内容区分由写掩码字段1270控制的写掩蔽应当是归并还是归零。

在B类非存储器访问1205的指令模板的情况下，β字段1254的一部分被解释为RL字段1257A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作1212的指令模板和无存储器访问的写掩码控制VSIZE型操作1217的指令模板分别指定舍入1257A.1和向量长度(VSIZE)1257A.2)，而β字段1254的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问1205的指令模板中，比例字段1260、位移字段1262A和位移比例字段1262B不存在。

在无存储器访问的写掩码控制部分舍入控制型操作1210的指令模板中，β字段1254的其余部分被解释为舍入操作字段1259A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。

舍入操作控制字段1259A——正如舍入操作控制字段1258，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段1259A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1250的内容覆盖该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作1217的指令模板中，β字段1254的其余部分被解释为向量长度字段1259B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。

在B类存储器访问1220的指令模板的情况下，β字段1254的一部分被解释为广播字段1257B，其内容区分是否要执行广播型数据操纵操作，而β字段1254的其余部分被解释为向量长度字段1259B。存储器访问1220的指令模板包括比例字段1260，并任选地包括位移字段1262A或位移比例字段1262B。

针对通用向量友好指令格式1200，示出完整操作码字段1274包括格式字段1240、基础操作字段1242和数据元素宽度字段1264。尽管示出了其中完整操作码字段1274包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段1274包括少于所有的这些字段。完整操作码字段1274提供操作代码(操作码)。

扩充操作字段1250、数据元素宽度字段1264和写掩码字段1270允许逐指令地以通用向量友好指令格式指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本发明的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。

示例性专用向量友好指令格式

图13是图示根据本发明的实施例的示例性专用向量友好指令格式的框图。图13示出专用向量友好指令格式1300，其指定各字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式1300是专用的。专用向量友好指令格式1400可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。图示来自图12的字段，来自图13的字段映射到来自图12的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式1200的上下文中参考专用向量友好指令格式1300描述了本发明的实施例，但是本发明不限于专用向量友好指令格式1300，除非另有声明。例如，通用向量友好指令格式1200构想了各种字段的各种可能的尺寸，而专用向量友好指令格式1300示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式1200中数据元素宽度字段1264被图示为一位字段，但是本发明不限于此(即，通用向量友好指令格式1200构想数据元素宽度字段1264的其他尺寸)。

通用向量友好指令格式1200包括以下列出的按照图13A中图示的顺序的如下字段。

EVEX前缀(字节0-3)1302——以四字节形式进行编码。

格式字段1240(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段1240，并且它包含0x62(在本发明的一个实施例中，为用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段1305(EVEX字节1，位[7-5])——由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(1257BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过增加EVEX.R、EVEX.X和EVEX.B来形成Rrrr、Xxxx和Bbbb。

REX’字段1210——这是REX’字段1210的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MODR/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段1315(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38或0F 3)进行编码。

数据元素宽度字段1264(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv 1320(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段1320对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U 1268类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段1325(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码器的PLA之前被扩展成传统SIMD前缀(因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令)。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段1252(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是针对上下文的。

β字段1254(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示)——如前所述，此字段是针对上下文的。

REX’字段1210——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段1270(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器的索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩蔽硬件的硬件来实现)。

实操作码字段1330(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段1340(字节5)包括MOD字段1342、Reg字段1344和R/M字段1346。如先前所述的，MOD字段1342的内容将存储器访问操作和非存储器访问操作区分开。Reg字段1344的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段1346的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)——如先前所述的，比例字段1250的内容用于存储器地址生成。SIB.xxx 1354和SIB.bbb1356——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段1262A(字节7-10)——当MOD字段1342包含10时，字节7-10是位移字段1262A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段1262B(字节7)——当MOD字段1342包含01时，字节7是位移因数字段1262B。该字段的位置与以字节粒度工作的传统x86指令集8位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段1262B是disp8的重新解释；当使用位移因数字段1262B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数字段1262B替代传统x86指令集8位位移。由此，位移因数字段1262B以与x86指令集8位位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。

立即数字段1272如先前所述地操作。

完整操作码字段

图13B是图示根据本发明的一个实施例的构成完整操作码字段1274的具有专用向量友好指令格式1300的字段的框图。具体地，完整操作码字段1274包括格式字段1240、基础操作字段1242和数据元素宽度(W)字段1264。基础操作字段1242包括前缀编码字段1225、操作码映射字段1215和实操作码字段1230。

寄存器索引字段

图13C是图示根据本发明的一个实施例的构成寄存器索引字段1244的具有专用向量友好指令格式1300的字段的框图。具体地，寄存器索引字段1244包括REX字段1305、REX’字段1310、MODR/M.reg字段1344、MODR/M.r/m字段1346、VVVV字段1320、xxx字段1354和bbb字段1356。

扩充操作字段

图13D是图示根据本发明的一个实施例的构成扩充操作字段1250的具有专用向量友好指令格式1300的字段的框图。当类(U)字段1268包含0时，它表明EVEX.U0(A类1268A)；当它包含1时，它表明EVEX.U1(B类1268B)。当U＝0且MOD字段1342包含11(表明无存储器访问操作)时，α字段1252(EVEX字节3，位[7]–EH)被解释为rs字段1252A。当rs字段1252A包含1(舍入1252A.1)时，β字段1254(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段1254A。舍入控制字段1254A包括一位SAE字段1256和两位舍入操作字段1258。当rs字段1252A包含0(数据变换1252A.2)时，β字段1254(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段1254B。当U＝0且MOD字段1342包含00、01或10(表明存储器访问操作)时，α字段1252(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段1252B，并且β字段1254(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段1254C。

当U＝1时，α字段1252(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段1252C。当U＝1且MOD字段1342包含11(表明无存储器访问操作)时，β字段1254的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段1257A；当它包含1(舍入1257A.1)时，β字段1254的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段1259A，而当RL字段1257A包含0(VSIZE1257.A2)时，β字段1254的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为向量长度字段1259B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段1342包含00、01或10(表明存储器访问操作)时，β字段1254(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段1259B(EVEX字节3，位[6-5]–L_1-0)和广播字段1257B(EVEX字节3，位[4]–B)。

示例性寄存器架构

图14是根据本发明的一个实施例的寄存器架构1400的框图。在所图示的实施例中，有32个512位宽的向量寄存器1410；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式1300对这些被覆盖的寄存器堆操作，如在以下表格中所图示。

换句话说，向量长度字段1259B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段1259B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式1300的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。

写掩码寄存器1415——在所图示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器1415的尺寸是16位。如先前所述，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地禁止写掩蔽用于那条指令。

通用寄存器1425——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点栈寄存器堆(x87栈)1445，在其上面重叠了MMX紧缩整数平坦寄存器堆1450——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。

本发明的替代实施例可以使用更宽的或更窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。

示例性核架构、处理器和计算机架构

处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和乱序核框图

图15A是图示根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图15B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图15A-图15B中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。

在图15A中，处理器流水线1500包括取出级1502、长度解码级1504、解码级1506、分配级1508、重命名级1510、调度(也被称为分派或发布)级1512、寄存器读取/存储器读取级1514、执行级1516、写回/存储器写入级1518、异常处置级1522和提交级1524。

图15B示出处理器核1590，该处理器核1590包括前端单元1530，该前端单元1530耦合到执行引擎单元1550，并且前端单元1530和执行引擎单元1550两者都耦合到存储器单元1570。核1590可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核1590可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。

前端单元1530包括分支预测单元1532，该分支预测单元1532耦合到指令高速缓存单元1534，该指令高速缓存单元1534耦合到指令转换后备缓冲器(TLB)1536，该指令转换后备缓冲器1536耦合到指令取出单元1538，该指令取出单元1538耦合到解码单元1540。解码单元1540(或解码器)可对指令解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1540可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核1590包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元1540中，或以其他方式在前端单元1530内)。解码单元1540耦合到执行引擎单元1550中的重命名/分配器单元1552。

执行引擎单元1550包括重命名/分配器单元1552，该重命名/分配器单元1552耦合到引退单元1554和一个或多个调度器单元的集合1556。(多个)调度器单元1556表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元1556耦合到(多个)物理寄存器堆单元1558。(多个)物理寄存器堆单元1558中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元1558包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元1558由引退单元1554重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元1554和(多个)物理寄存器堆单元1558耦合到(多个)执行集群1560。(多个)执行集群1560包括一个或多个执行单元的集合1562以及一个或多个存储器访问单元的集合1564。执行单元1562可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元1556、(多个)物理寄存器堆单元1558和(多个)执行集群1560示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元1564的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。

存储器访问单元的集合1564耦合到存储器单元1570，该存储器单元1570包括数据TLB单元1572，该数据TLB单元1572耦合到数据高速缓存单元1574，该数据高速缓存单元1574耦合到第二级(L2)高速缓存单元1576。在一个示例性实施例中，存储器访问单元1564可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元1570中的数据TLB单元1572。指令高速缓存单元1534还耦合到存储器单元1570中的第二级(L2)高速缓存单元1576。L2高速缓存单元1576耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线1500：1)指令取出1538执行取出级1502和长度解码级1504；2)解码单元1540执行解码级1506；3)重命名/分配器单元1552执行分配级1508和重命名级1510；4)(多个)调度器单元1556执行调度级1512；5)(多个)物理寄存器堆单元1558和存储器单元1570执行寄存器读取/存储器读取级1514；执行集群1560执行执行级1516；6)存储器单元1570和(多个)物理寄存器堆单元1558执行写回/存储器写入级1518；7)各单元可牵涉到异常处置级1522；以及8)引退单元1554和(多个)物理寄存器堆单元1558执行提交级1524。

核1590可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1590包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如超线程化技术中的同时多线程化)。

尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元1534/1574以及共享的L2高速缓存单元1576，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图16A-图16B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。

图16A是根据本发明的实施例的单个处理器核以及它至管芯上互连网络1602的连接及其第二级(L2)高速缓存的本地子集1604的框图。在一个实施例中，指令解码器1600支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1606允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1608和向量单元1610使用分开的寄存器集合(分别为标量寄存器1612和向量寄存器1614)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存1606读回，但是本发明的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集1604是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集1604的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集1604中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集1604中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图16B是根据本发明的实施例的图16A中的处理器核的一部分的展开图。图16B包括L1高速缓存1604的L1数据高速缓存1606A部分，以及关于向量单元1610和向量寄存器1614的更多细节。具体地，向量单元1610是16宽向量处理单元(VPU)(见16宽ALU 1628)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1620支持对寄存器输入的混合，通过数值转换单元1622A-B支持数值转换，并且通过复制单元1624支持对存储器输入的复制。写掩码寄存器1626允许断言所得的向量写入。

具有集成存储器控制器和图形器件的处理器

图17是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1700的框图。图17中的实线框图示具有单个核1702A、系统代理1710、一个或多个总线控制器单元的集合1716的处理器1700，而虚线框的任选增加图示具有多个核1702A-N、系统代理单元1710中的一个或多个集成存储器控制器单元的集合1714以及专用逻辑1708的替代处理器1700。

因此，处理器1700的不同实现可包括：1)CPU，其中专用逻辑1708是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1702A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核1702A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1702A-N是大量通用有序核。因此，处理器1700可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1700可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。

存储器层次结构包括核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元的集合1706、以及耦合到集成存储器控制器单元的集合1714的外部存储器(未示出)。共享高速缓存单元的集合1706可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1712将集成图形逻辑1708、共享高速缓存单元的集合1706以及系统代理单元1710/(多个)集成存储器控制器单元1714互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1706与核1702A-N之间维持一致性。

在一些实施例中，一个或多个核1702A-N能够实现多线程化。系统代理1710包括协调和操作核1702A-N的那些部件。系统代理单元1710可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核1702A-N以及集成图形逻辑1708的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。

核1702A-N在架构指令集方面可以是同构的或异构的；即，核1702A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图18-图21是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。

现在参考图18，所示出的是根据本发明一个实施例的系统1800的框图。系统1800可以包括一个或多个处理器1810、1815，这些处理器耦合到控制器中枢1820。在一个实施例中，控制器中枢1820包括图形存储器控制器中枢(GMCH)1890和输入/输出中枢(IOH)1850(其可以在分开的芯片上)；GMCH 1890包括存储器和图形控制器，存储器1840和协处理器1845耦合到该存储器和图形控制器；IOH 1850将输入/输出(I/O)设备1860耦合到GMCH1890。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1840和协处理器1845直接耦合到处理器1810，并且控制器中枢1820与IOH1850处于单个芯片中。

附加的处理器1815的任选性在图18中通过虚线来表示。每一处理器1810、1815可包括本文中描述的处理核中的一个或多个，并且可以是处理器1700的某一版本。

存储器1840可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1820经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接1895来与(多个)处理器1810、1815进行通信。

在一个实施例中，协处理器1845是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢1820可以包括集成图形加速器。

在物理资源1810、1815之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。

在一个实施例中，处理器1810执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1810将这些协处理器指令识别为具有应当由附连的协处理器1845执行的类型。因此，处理器1810在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1845。(多个)协处理器1845接受并执行所接收的协处理器指令。

现在参见图19，所示出的是根据本发明的实施例的第一更具体的示例性系统1900的框图。如图19中所示，多处理器系统1900是点对点互连系统，并且包括经由点对点互连1950耦合的第一处理器1970和第二处理器1980。处理器1970和1980中的每一个都可以是处理器1800的某一版本。在本发明的一个实施例中，处理器1970和1980分别是处理器1910和1815，而协处理器1938是协处理器1845。在另一实施例中，处理器1970和1980分别是处理器1810和协处理器1845。

处理器1970和1980示出为分别包括集成存储器控制器(IMC)单元1972和1982。处理器1970还包括作为其总线控制器单元的一部分的点对点(P-P)接口1976和1978；类似地，第二处理器1980包括P-P接口1986和1988。处理器1970、1980可以经由使用点对点(P-P)接口电路1978、1988的P-P接口1950来交换信息。如图19中所示，IMC 1972和1982将处理器耦合到相应的存储器，即存储器1932和存储器1934，这些存储器可以是本地附连到相应处理器的主存储器的部分。

处理器1970、1980可各自经由使用点对点接口电路1976、1994、1986、1998的各个P-P接口1952、1954来与芯片组1990交换信息。芯片组1990可以任选地经由高性能接口1939来与协处理器1938交换信息。在一个实施例中，协处理器1938是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。

共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。

芯片组1990可以经由接口1996耦合到第一总线1916。在一个实施例中，第一总线1916可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是本发明的范围不限于此。

如图19中所示，各种I/O设备1914可连同总线桥1918一起耦合到第一总线1916，该总线桥1918将第一总线1916耦合到第二总线1920。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1915耦合到第一总线1916。在一个实施例中，第二总线1920可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线1920，这些设备包括例如键盘和/或鼠标1922、通信设备1927以及存储单元1928，该存储单元1928诸如可包括指令/代码和数据1930的盘驱动器或者其他大容量存储设备。此外，音频I/O 1924可以被耦合到第二总线1920。注意，其他架构是可能的。例如，代替图19的点对点架构，系统可以实现多分支总线或其他此类架构。

现在参考图20，示出的是根据本发明的实施例的第二更具体的示例性系统2000的框图。图19和20中的类似元件使用类似的附图标记，并且从图20中省略了图19的某些方面以避免混淆图19的其他方面。

图20图示处理器1970、1980可分别包括集成存储器和I/O控制逻辑(“CL”)1972和1982。因此，CL 1972、1982包括集成存储器控制器单元，并包括I/O控制逻辑。图20图示不仅存储器1932、1934耦合到CL 1972、1982，而且I/O设备2014也耦合到控制逻辑1972、1982。传统I/O设备2015被耦合到芯片组1990。

现在参考图21，示出的是根据本发明的实施例的SoC 2100的框图。图17中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图21中，(多个)互连单元2102被耦合到：应用处理器2110，其包括一个或多个核的集合202A-N的集合以及(多个)共享高速缓存单元1706；系统代理单元1710；(多个)总线控制器单元1716；(多个)集成存储器控制器单元1714；一个或多个协处理器的集合2120，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元2130；直接存储器访问(DMA)单元2132；以及用于耦合到一个或多个外部显示器的显示单元2140。在一个实施例中，(多个)协处理器2120包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如，图19中图示的代码1930)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。

程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

因此，本发明的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图22是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图22示出可使用x86编译器2204来编译高级语言2202形式的程序，以生成可由具有至少一个x86指令集核的处理器2216原生执行的x86二进制代码2206。具有至少一个x86指令集核的处理器2216表示通过兼容地执行或以其他方式执行以下各项来执行与具有至少一个x86指令集核英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器2204表示可操作用于生成x86二进制代码2206(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器2216上执行。类似地，图22示出可以使用替代的指令集编译器2208来编译高级语言2202形式的程序，以生成可以由不具有至少一个x86指令集核的处理器2214(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码2210。指令转换器2212用于将x86二进制代码2206转换成可以由不具有x86指令集核的处理器2214原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码2210相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器2212通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码2206的软件、固件、硬件或其组合。

也可任选地将针对图3-图5、图7-图10中任一图所描述的组件、特征和细节应用于图1-图2中的任一图。针对本文中所公开的处理器中的任一处理器(例如，处理器100)所描述的组件、特征和细节可任选地应用于在实施例中可任选地由此类处理器和/或利用此类处理器执行的本文中所公开的方法中的任一方法(例如，方法224)。在一些实施例中，本文中所描述的处理器中的任一处理器(例如，处理器100)可任选地被包括在本文中所公开的系统(例如，图18-图21的系统中的任何一者)中的任何一者中。另外，本文中所公开的指令中的任一指令(例如，指令102)在一些实施例中可任选地具有本文中所示出的指令格式(例如，针对图11-图13所描述的格式)的特征或细节中的任何特征或细节。

本文中所公开的处理器组件可被称为用于执行操作。例如，解码器可以用于对指令进行解码，执行单元可以用于存储结果，等等。为了清楚起见，应当理解这些表达不暗示处理器组件处于操作或使用中，而是指代如果处理器组件处于操作中或者当处理器组件处于操作中时它们能够做或能用于做什么，但是在本文中的处理器或装置权利要求中，理解这些处理器组件当前不处于操作或使用中。

在说明书和权利要求书中，可能已经使用了术语“耦合的”和/或“连接的”及其衍生词。这些术语不旨在互为同义词。相反，在多个实施例中，“连接的”可用于指示两个或更多元件彼此直接物理和/或电接触。“耦合的”可意指两个或更多个元件彼此直接物理和/或电接触。然而，“耦合的”也可意指两个或更多个元件彼此并不直接接触，但是仍然彼此协作或相互作用。例如，执行单元可通过一个或多个中间组件与寄存器和/或解码单元耦合。在附图中，箭头用于示出连接和耦合。

可能已经使用了术语“和/或”。如本文中所使用的，术语“和/或”意思是一个或另一个或两者(例如，A和/或B意思是：A或B，或者A和B两者)。

在以上描述中，为了提供对实施例的透彻理解，已阐述了特定的细节。然而，可以在没有这些特定细节中的一些的情况下来实施其他实施例。本发明的范围不是由以上所提供的具体示例来确定的，而仅由所附权利要求确定。在其他实例中，已经以框图形式和/或没有细节的形式示出了公知的电路、结构、设备和操作，以避免使对说明书的理解变得模糊。在认为合适的地方，已在附图之间重复了附图标记或附图标记的结尾部分以指示可能任选地具有类似或相同特性的对应或类似的元件，除非另外指定或是显而易见的。

某些操作可由硬件组件执行，或者能以机器可执行或电路可执行指令来具体化，这些机器可执行指令或电路可执行指令可用于使得和/或者导致机器、电路、或硬件组件(例如，处理器、处理器的部分、电路等)利用执行这些操作的指令来编程。这些操作还可任选地由硬件和软件的组合执行。处理器、机器、电路或硬件可包括专用或特定电路或其他逻辑(例如，可能与固件和/或软件组合的硬件)，该专用或特定电路或其他逻辑用于执行和/或处理指令，并且响应于该指令而存储结果。

一些实施例包括制品(例如，计算机程序产品)，该制品包括机器可读介质。该介质可包括以机器可读形式提供(例如，存储)信息的机制。机器可读介质可提供或在其上存储有指令或指令序列，如果和/或当由机器执行该指令或指令序列时，该指令或指令序列可操作用于使该机器执行和/或导致所述机器执行本文中所公开的一种或多种操作、方法或技术。

在一些实施例中，机器可读介质可包括有形的和/或非暂态的机器可读存储介质。例如，非暂态机器可读存储介质可包括软盘、光存储介质、光盘、光学数据存储设备、CD-ROM、磁盘、磁光盘、只读存储器(ROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、随机存取存储器(RAM)、静态RAM(SRAM)、动态RAM(DRAM)、闪存、相变存储器、相变数据存储材料、非易失性存储器、非易失性数据存储设备、非暂态存储器、或非暂态数据存储设备等。非暂态机器可读存储介质不由暂态的传播信号组成。在一些实施例中，存储介质可包括有形介质，该有形介质包括诸如例如半导体材料、相变材料、磁性固体材料、固体数据存储材料等之类的固态物质或材料。替代地，可任选地使用非有形暂态计算机可读传输介质诸如例如，电、光、声或其他形式的传播信号——诸如，载波，红外信号和数字信号。

合适机器的示例包括但不限于通用处理器、专用处理器、数字逻辑电路、集成电路等。合适的机器的另一些示例包括包含处理器、数字逻辑电路或集成电路的计算机系统或其他电子设备。此类计算机系统或电子设备的示例包括但不限于台式计算机、膝上型计算机、笔记本计算机、平板计算机、上网本、智能电话、蜂窝电话、服务器、网络设备(例如，路由器和交换机)、移动互联网设备(MID)、媒体播放器、智能电视、上网机、机顶盒和视频游戏控制器。

贯穿本说明书对例如“一个实施例”、“实施例”、“一个或多个实施例”、“一些实施例”的引用例如指示可将特定的特征包括在本发明的实施中，但是不一定要求这么做。类似地，在该描述中，为了使本公开流畅并辅助对各创造性方面的理解，有时将各种特征一起归组在单个实施例、附图或对它们的描述中。然而，不应当将这种公开方法解读为反映本发明需要比每项权利要求中所明确记载的特征更多的特征的意图。相反，如所附权利要求所反映，创造性方面在于少于单个的公开实施例的所有特征。因此，将具体实施方式后所附的权利要求明确地结合到该具体实施方式中，并且每一项权利要求独立地作为本发明的单独的实施例而存在。

示例实施例

下列示例涉及进一步的实施例。可在一个或多个实施例中的任何地方使用示例中的细节。

示例1是一种处理器，该处理器包括解码单元，该解码单元用于对指令进行解码。该指令用于指示包括数据元素的源紧缩数据，并且该指令用于指示要包括掩码元素的源掩码。掩码元素中的每个掩码元素对应于数据元素中的不同数据元素。掩码元素中的每个掩码元素是经掩蔽的掩码元素和未经掩蔽的掩码元素中的一者。执行单元与解码单元耦合。该执行单元响应于指令而用于将结果紧缩数据存储在第一目的地存储位置中。在源紧缩数据包括设置在与未经掩蔽的掩码元素对应的未经掩蔽的数据元素内的、与一个或多个经掩蔽的掩码元素对应的一个或多个经掩蔽的数据元素的情况下，结果紧缩数据将包括被合并在一起的未经掩蔽的数据元素，而没有一个或多个经掩蔽的数据元素设置在被合并在一起的未经掩蔽的数据元素之内。执行单元还用于将结果存储在第二目的地存储位置中，该结果用于反映一起被合并在结果紧缩数据中的未经掩蔽的数据元素的数量。

示例2包括如示例1所述的处理器，其中，执行单元响应于指令而用于将结果存储在第二目的地存储位置中，该结果是一起被合并在结果紧缩数据中的未经掩蔽的数据元素的数量。

示例3包括如示例1所述的处理器，其中，解码单元用于对用于指示源值的指令进行解码，并且其中，执行单元响应于该指令而用于将结果存储在第二目的地存储位置中，该结果是源值与一起被合并在结果紧缩数据中的未经掩蔽的数据元素的数量的和。

示例4包括如示例1至3中任一项所述的处理器，其中，执行单元响应于指令而用于存储结果紧缩数据，在该结果紧缩数据中不被用于被合并在一起的未经掩蔽的数据元素的部分包括全部被归零的数据元素。

示例5包括如示例1至3中任一项所述的处理器，其中，执行单元响应于指令而用于存储结果紧缩数据，在该结果紧缩数据中不被用于被合并在一起的未经掩蔽的数据元素的部分包括紧接在该结果紧缩数据被存储到第一目的地存储位置之前最初存在于第一目的地存储位置的部分中的数据元素。

示例6包括如示例1至5中任一项所述的处理器，其中，解码单元用于对要具有用于指示多种可能的方式中的一种方式的字段的指令进行解码，所述一种方式用于确定针对结果紧缩数据的不被用于被合并在一起的未经掩蔽的数据元素的部分的值。

示例7包括如示例1至6中任一项所述的处理器，其中，执行单元响应于指令而用于存储结果紧缩数据，其中，未经掩蔽的数据元素用于一起被合并在第一目的地存储位置的最低有效的部分中。

示例8包括如示例1至6中任一项所述的处理器，其中，执行单元响应于指令而用于存储结果紧缩数据，其中，未经掩蔽的数据元素用于一起被合并在第一目的地存储位置的最高有效的部分中。

示例9包括如示例1至8中任一项所述的处理器，进一步包括：紧缩数据寄存器，与执行单元耦合；通用寄存器，与执行单元耦合；以及掩码寄存器，与执行单元耦合。而且，任选地其中，解码单元用于对用于指示被存储在掩码寄存器中的一个掩码寄存器中的源掩码的指令进行解码。

示例10包括如示例1至9中任一项所述的处理器，其中，解码单元用于对用于指示在其中每个掩码元素是不同的单个位的源掩码的指令进行解码，并且其中，对于每个经掩蔽的掩码元素，该单个位将被清除成零，并且对于每个未经掩蔽的掩码元素，该单个位将被置位成一。

示例11包括如示例1至10中任一项所述的处理器，进一步包括与执行单元耦合的掩码寄存器，该掩码寄存器用于存储源掩码，并且其中，仅该掩码寄存器的位的子集将被用于源掩码。

示例12包括如示例1至11中任一项所述的处理器，其中，解码单元用于对具有操作码的指令进行解码，该操作码用于指示不论经掩蔽的数据元素和未经掩蔽的数据元素在源紧缩数据中的任何特定布置如何，这些未经掩蔽的数据元素都将被合并在一起。

示例13是一种由处理器执行的方法，该方法包括在处理器处接收指令。该指令指示包括数据元素的源紧缩数据，并且指示包括掩码元素的源掩码。掩码元素中的每个掩码元素对应于数据元素中的不同数据元素。掩码元素中的每个掩码元素是经掩蔽的掩码元素和未经掩蔽的掩码元素中的一者。源紧缩数据包括设置在未经掩蔽的数据元素内的一个或多个经掩蔽的数据元素，该一个或多个经掩蔽的数据元素对应于一个或多个经掩蔽的掩码元素，该未经掩蔽的数据元素对应于未经掩蔽的掩码元素。该方法包括响应于指令而将结果紧缩数据存储在第一目的地存储位置中。结果紧缩数据包括被合并在一起的未经掩蔽的数据元素，而没有一个或多个经掩蔽的数据元素设置在被合并在一起的这些未经掩码的数据元素之内。该方法还包括将结果存储在第二目的地存储位置中，该结果反映一起被合并在结果紧缩数据中的未经掩蔽的数据元素的数量。

示例14包括如示例13所述的方法，其中，将结果存储在第二目的地存储位置中包括存储一起被合并在结果紧缩数据中的未经掩蔽的数据元素的数量。

示例15包括如示例13所述的方法，其中，接收包括：接收还指示源值的指令，并且其中，将结果存储在第二目的地存储位置中包括：存储该源值与一起被合并在结果紧缩数据中的未经掩蔽的数据元素的数量的和。

示例16包括如示例13至15中任一项所述的方法，其中，存储结果紧缩数据包括：存储不被用于被合并在一起的未经掩蔽的数据元素的部分，该部分包括全部被归零的数据元素。

示例17包括如示例13至15中任一项所述的方法，其中，存储结果紧缩数据包括：存储不被用于被合并在一起的未经掩蔽的数据元素的部分，该部分包括紧接在结果紧缩数据被存储到第一目的地存储位置之前最初存在于该第一目的地存储位置的部分中的数据元素。

示例18包括如示例13至17中任一项所述的方法，其中，接收包括：接收具有用于指示多种可能的方式中的一种方式的字段的指令，所述一种方式用于确定针对结果紧缩数据的不被用于被合并在一起的未经掩蔽的数据元素的部分的值。

示例19包括如示例13至18中任一项所述的方法，其中，存储结果紧缩数据包括：将所合并的未经掩蔽的数据元素存储在第一目的地存储位置的最低有效的部分中。

示例20是一种计算机系统，该计算机系统包括：总线或其他互连；以及与互连耦合的处理器。该处理器用于接收指令。该指令用于指示包括数据元素的源紧缩数据，并且该指令用于指示包括掩码元素的源掩码。掩码元素中的每个掩码元素对应于数据元素中的不同数据元素。掩码元素中的每个掩码元素是经掩蔽的掩码元素和未经掩蔽的掩码元素中的一者。处理器响应于指令而用于将结果紧缩数据存储在第一目的地存储位置中。在源紧缩数据包括设置在与未经掩蔽的掩码元素对应的未经掩蔽的数据元素内的、与一个或多个经掩蔽的掩码元素对应的一个或多个经掩蔽的数据元素的情况下，结果紧缩数据包括被合并在一起的未经掩蔽的数据元素，而没有一个或多个经掩蔽的数据元素设置在被合并在一起的未经掩蔽的数据元素内。该处理器还用于将结果存储在第二目的地存储位置中，该结果用于反映一起被合并在结果紧缩数据中的未经掩蔽的数据元素的数量。计算机系统进一步包括与互连耦合的动态随机存取存储器(DRAM)。

示例21是如示例20所述的计算机系统，其中，指令用于指示源值，并且其中，结果被存储在第二目的地存储位置中，该结果是源值与一起被合并在结果紧缩数据中的未经掩蔽的数据元素的数量的和。

示例22是一种制品，该制品任选地包括非暂态机器可读存储介质。该非暂态机器可读存储介质存储包括第一指令的多条指令。第一指令如果由机器执行，则用于使该机器执行包括以下各项的操作：访问包括数据元素的源紧缩数据；以及访问包括掩码元素的源掩码。掩码元素中的每个掩码元素对应于数据元素中的不同数据元素。掩码元素中的每个掩码元素是经掩蔽的掩码元素和未经掩蔽的掩码元素中的一者。操作进一步包括：将结果紧缩数据存储在第一目的地存储位置中。在源紧缩数据包括设置在与未经掩蔽的掩码元素对应的未经掩蔽的数据元素内的、与一个或多个经掩蔽的掩码元素对应的一个或多个经掩蔽的数据元素的情况下，结果紧缩数据包括被合并在一起的未经掩蔽的数据元素，而没有一个或多个经掩蔽的数据元素设置在被合并在一起的未经掩蔽的数据元素内。操作进一步包括：将结果存储在第二目的地存储位置中，该结果反映一起被合并在结果紧缩数据中的未经掩蔽的数据元素的数量。

示例23包括如示例22所述的制品，其中，第一指令用于指示源值，并且其中，该第一指令如果由机器执行则用于使该机器执行包括以下各项的操作：将结果存储在第二目的地存储位置中，该结果是源值与一起被合并在结果紧缩数据中的未经掩蔽的数据元素的数量的和。

示例24包括如示例22至23中任一项所述的制品，其中，非暂态机器可读存储介质包括以下各项中的一项：动态随机存取存储器(DRAM)、闪存、硬盘驱动器、光盘以及磁带。

示例25包括一种处理器，该处理器包括用于对指令进行解码的装置。该指令用于指示包括数据元素的源紧缩数据，并且该指令用于指示包括掩码元素的源掩码。掩码元素中的每个掩码元素对应于数据元素中的不同数据元素。掩码元素中的每个掩码元素是经掩蔽的掩码元素和未经掩蔽的掩码元素中的一者。用于响应于指令而将结果紧缩数据存储在第一目的地存储位置中的装置。在源紧缩数据包括设置在与未经掩蔽的掩码元素对应的未经掩蔽的数据元素内的、与一个或多个经掩蔽的掩码元素对应的一个或多个经掩蔽的数据元素的情况下，结果紧缩数据包括被合并在一起的未经掩蔽的数据元素，而没有一个或多个经掩蔽的数据元素设置在被合并在一起的未经掩蔽的数据元素内。用于响应于指令而将结果存储在第二目的地存储位置中的装置，该结果用于反映一起被合并在结果紧缩数据中的未经掩蔽的数据元素的数量。

示例26包括示例1至12中的任一项的处理器，进一步包括：任选的分支预测单元，用于预测分支；以及任选的指令预取单元，与分支预测单元耦合，指令预取单元用于预取包括该指令的多条指令。该处理器还可任选地包括：任选的第一级(L1)指令高速缓存，与指令预取单元耦合，该L1指令高速缓存用于存储包括该指令的多条指令；任选的L1数据高速缓存，用于存储数据；以及任选的第二级(L2)高速缓存，用于存储数据和指令。处理器还可任选地包括指令取出单元，与解码单元、L1指令高速缓存以及L2高速缓存耦合，用于在一些情况下从L1指令高速缓存和L2高速缓存中的一个取出指令，并且用于将指令提供给解码单元。处理器还可任选地包括：寄存器重命名单元，用于对寄存器重命名；任选的调度器，用于调度已经从指令解码出的一个或多个操作以供执行；以及任选的提交单元，用于提交指令的执行结果。

示例27包括芯片上系统，包括：至少一个互连，示例1至12中的任一项的处理器，与至少一个互连耦合；任选的图形处理单元(GPU)，与至少一个互连耦合；任选的数字信号处理器(DSP)，与至少一个互连耦合；任选的显示控制器，与至少一个互连耦合；任选的存储器控制器，与至少一个互连耦合；任选的无线调制解调器，与至少一个互连耦合；任选的图像信号处理器，与至少一个互连耦合；任选的兼容通用串行总线(USB)3.0的控制器，与至少一个互连耦合；任选的兼容蓝牙4.1的控制器，与至少一个互连耦合；以及任选的无线收发机控制器，与至少一个互连耦合。

示例28是一种处理器或其他装置，该处理器或其他装置可操作以执行示例13至19中任一项所述的方法。

示例29是一种处理器或其他装置，该处理器或其他装置包括用于执行示例13至19中任一项所述的方法的装置。

示例30是任选地非暂态和/或有形机器可读介质，其任选地存储或以其他方式提供包括第一指令的多条指令，该第一指令如果和/或当由处理器、计算机系统、电子设备、或其他机器执行时可操作以使机器执行示例13至19中任一项所述的方法。

示例31是基本上如本文中所述的处理器或其他装置。

示例32是可操作以执行基本上如本文中所述的任何方法的处理器或其他装置。

示例33是可操作以执行基本上如本文中所述的任何指令的处理器或其他装置。

Claims

1.一种处理器，包括：

解码单元，用于对指令进行解码，所述指令用于指示包括数据元素的源紧缩数据，并且所述指令用于指示包括掩码元素的源掩码，所述掩码元素中的每个掩码元素对应于所述数据元素中的不同数据元素，所述掩码元素中的每个掩码元素是经掩蔽的掩码元素和未经掩蔽的掩码元素中的一者；以及

执行单元，与所述解码单元耦合，所述执行单元响应于所述指令而用于：

将结果紧缩数据存储在第一目的地存储位置中，其中，在所述源紧缩数据包括设置在与未经掩蔽的掩码元素对应的未经掩蔽的数据元素内的、与一个或多个经掩蔽的掩码元素对应的一个或多个经掩蔽的数据元素的情况下，所述结果紧缩数据包括被合并在一起的所述未经掩蔽的数据元素，而没有所述一个或多个经掩蔽的数据元素设置在所述被合并在一起的未经掩蔽的数据元素内；以及

将结果存储在第二目的地存储位置中，所述结果用于反映一起被合并在所述结果紧缩数据中的所述未经掩蔽的数据元素的数量。

2.如权利要求1所述的处理器，其中，所述执行单元响应于所述指令而用于将所述结果存储在所述第二目的地存储位置中，所述结果是一起被合并在所述结果紧缩数据中的所述未经掩蔽的数据元素的所述数量。

3.如权利要求1所述的处理器，其中，所述解码单元用于对用于指示源值的所述指令进行解码，并且其中，所述执行单元响应于所述指令而用于将所述结果存储在所述第二目的地存储位置中，所述结果是所述源值与一起被合并在所述结果紧缩数据中的所述未经掩蔽的数据元素的所述数量的和。

4.如权利要求1所述的处理器，其中，所述执行单元响应于所述指令而用于存储所述结果紧缩数据，在所述结果紧缩数据中不被用于被合并在一起的所述未经掩蔽的数据元素的部分包括全部被归零的数据元素。

5.如权利要求1所述的处理器，其中，所述执行单元响应于所述指令而用于存储所述结果紧缩数据，在所述结果紧缩数据中不被用于被合并在一起的所述未经掩蔽的数据元素的部分包括紧接在所述结果数据元素被存储到所述第一目的地存储位置之前最初存在于所述第一目的地存储位置的部分中的数据元素。

6.如权利要求1所述的处理器，其中，所述解码单元用于对具有用于指示多种可能方式中的一种方式的字段的所述指令进行解码，所述一种方式用于确定针对所述结果紧缩数据的不被用于被合并在一起的所述未经掩蔽的数据元素的部分的值。

7.如权利要求1至6中任一项所述的处理器，其中，所述执行单元响应于所述指令而用于存储所述结果紧缩数据，在所述结果紧缩数据中，所述未经掩蔽的数据元素用于一起被合并在所述第一目的地存储位置的最低有效的部分中。

8.如权利要求1至6中任一项所述的处理器，其中，所述执行单元响应于所述指令而用于存储所述结果紧缩数据，在所述结果紧缩数据中，所述未经掩蔽的数据元素用于一起被合并在所述第一目的地存储位置的最高有效的部分中。

9.如权利要求1至6中任一项所述的处理器，进一步包括：

紧缩数据寄存器，与所述执行单元耦合；

通用寄存器，与所述执行单元耦合；以及

掩码寄存器，与所述执行单元耦合；

其中，所述解码单元用于对用于指示被存储在所述掩码寄存器中的一个掩码寄存器中的所述源掩码的所述指令进行解码。

10.如权利要求1至6中任一项所述的处理器，其中，所述解码单元用于对用于指示在其中每个掩码元素都是不同的单个位的所述源掩码的所述指令进行解码，并且其中，对于每个经掩蔽的掩码元素，单个位被清除成零，并且对于每个未经掩蔽的掩码元素，单个位被置位成一。

11.如权利要求1至6中任一项所述的处理器，进一步包括与所述执行单元耦合的掩码寄存器，所述掩码寄存器用于存储所述源掩码，并且其中，仅所述掩码寄存器的位的子集将被用于所述源掩码。

12.如权利要求1至6中任一项所述的处理器，其中，所述解码单元用于对具有操作码的所述指令进行解码，所述操作码用于指示不论所述经掩蔽的数据元素和所述未经掩蔽的数据元素在所述源紧缩数据中的任何特定布置如何，所述未经掩蔽的数据元素都用于被合并在一起。

13.一种由处理器执行的方法，包括：

在所述处理器处接收指令，所述指令指示包括数据元素的源紧缩数据并且指示包括掩码元素的源掩码，所述掩码元素中的每个掩码元素对应于所述数据元素中的不同数据元素，所述掩码元素中的每个掩码元素是经掩蔽的掩码元素和未经掩蔽的掩码元素中的一者，所述源紧缩数据包括设置在未经掩蔽的数据元素内的一个或多个经掩蔽的数据元素，所述一个或多个经掩蔽的数据元素对应于一个或多个经掩蔽的掩码元素，所述未经掩蔽的数据元素对应于未经掩蔽的掩码元素；

响应于所述指令而将结果紧缩数据存储在第一目的地存储位置中，所述结果紧缩数据包括被合并在一起的所述未经掩蔽的数据元素，而没有所述一个或多个经掩蔽的数据元素设置在被合并在一起的所述未经掩蔽的数据元素内；以及

将结果存储在第二目的地存储位置中，所述结果反映一起被合并在所述结果紧缩数据中的所述未经掩蔽的数据元素的数量。

14.如权利要求13所述的方法，所述将所述结果存储在所述第二目的地存储位置中包括：存储一起被合并在所述结果紧缩数据中的所述未经掩蔽的数据元素的所述数量。

15.如权利要求13所述的方法，其中，所述接收包括：接收还指示源值的所述指令，并且其中，所述将所述结果存储在所述第二目的地存储位置中包括：存储所述源值与一起被合并在所述结果紧缩数据中的所述未经掩蔽的数据元素的所述数量的和。

16.如权利要求13所述的方法，其中，所述存储所述结果紧缩数据包括：存储不被用于被合并在一起的所述未经掩蔽的数据元素的部分，所述部分包括全部被归零的数据元素。

17.如权利要求13所述的方法，其中，所述存储所述结果紧缩数据包括：存储不被用于被合并在一起的所述未经掩蔽的数据元素的部分，所述部分包括紧接在所述结果紧缩数据被存储到所述第一目的地存储位置之前最初存在于所述第一目的地存储位置的部分中的数据元素。

18.如权利要求13所述的方法，其中，所述接收包括：接收具有用于指示多种可能的方式中的一种方式的字段的所述指令，所述一种方式用于确定针对所述结果紧缩数据的不被用于被合并在一起的所述未经掩蔽的数据元素的部分的值。

19.如权利要求13所述的方法，其中，所述存储所述结果紧缩数据包括：将所合并的所述未经掩蔽的数据元素存储在第一目的地存储位置的最低有效的部分中。

20.一种制品，包括非暂态机器可读存储介质，所述非暂态机器可读存储介质存储多条指令，所述多条指令包括第一指令，所述第一指令如果由机器执行则用于使所述机器执行包括以下各项的操作：

访问包括数据元素的源紧缩数据；

访问包括掩码元素的源掩码，所述掩码元素中的每个掩码元素对应于所述数据元素中的不同数据元素，所述掩码元素中的每个掩码元素是经掩蔽的掩码元素和未经掩蔽的掩码元素中的一者；

将结果紧缩数据存储在第一目的地存储位置中，其中，在所述源紧缩数据包括设置在与未经掩蔽的掩码元素对应的未经掩蔽的数据元素内的、与一个或多个经掩蔽的掩码元素对应的一个或多个经掩蔽的数据元素的情况下，所述结果紧缩数据包括被合并在一起的所述未经掩蔽的数据元素，而没有所述一个或多个经掩蔽的数据元素设置在合并在一起的所述未经掩蔽的数据元素之内；以及

21.如权利要求20所述的制品，其中，所述第一指令用于指示源值，并且其中，所述第一指令如果由所述机器执行则用于使所述机器执行包括以下各项的操作：将所述结果存储在所述第二目的地存储位置中，所述结果是所述源值与一起被合并在所述结果紧缩数据中的所述未经掩蔽的数据元素的所述数量的和。

22.如权利要求20至21中任一项所述的制品，其中，所述非暂态机器可读存储介质包括以下各项中的一项：动态随机存取存储器(DRAM)、闪存、硬盘驱动器、光盘以及磁带。

23.一种处理器，包括：

用于对指令进行解码的装置，所述指令用于指示包括数据元素的源紧缩数据，并且所述指令用于指示包括掩码元素的源掩码，所述掩码元素中的每个掩码元素对应于所述数据元素中的不同数据元素，所述掩码元素中的每个掩码元素是经掩蔽的掩码元素和未经掩蔽的掩码元素中的一者；

用于响应于所述指令而将结果紧缩数据存储在第一目的地存储位置中的装置，其中，在所述源紧缩数据包括设置在与未经掩蔽的掩码元素对应的未经掩蔽的数据元素内的、与一个或多个经掩蔽的掩码元素对应的一个或多个经掩蔽的数据元素的情况下，所述结果紧缩数据包括被合并在一起的所述未经掩蔽的数据元素，而没有所述一个或多个经掩蔽的数据元素设置在被合并在一起的所述未经掩蔽的数据元素内；以及

用于响应于所述指令而将结果存储在第二目的地存储位置中的装置，所述结果用于反映一起被合并在所述结果紧缩数据中的所述未经掩蔽的数据元素的数量。

24.一种设备，包括用于执行如权利要求13至19中的任一项所述的方法的装置。

25.一种电子设备，包括：互连；如权利要求1至6中任一项所述的处理器，与所述互连耦合；以及动态随机存取存储器(DRAM)，与所述互连耦合。