CN109904184A - 具有降低暗电流的隔离结构的图像传感器 - Google Patents
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Abstract
本发明提出一种具有多种隔离结构的图像传感器，所述图像传感器的各感光器件之间及多个晶体管之间设置有不同形式的隔离结构，各感光器件及各晶体管之间可以采用离子注入方式隔离，STI或LOCOS隔离，或部分采用STI或LOCOS隔离的方式。基于上述多种隔离方式，还可以包括浅层注入隔离的第三隔离方式。本发明提出的隔离设计方案，能有效降低像素电路的暗电流，并可进一步提高电路的转换增益，提升图像传感器的性能。
Description
技术领域
本发明涉及图像传感器技术领域，尤其涉及一种具有多种隔离设计结构，以降低像素电路暗电流，提升像素电路性能的图像传感器。
背景技术
CMOS图像传感器是通过将光学图像信号转换成电信号的半导体装置。通常的图像传感器像由感光器件及3或4个晶体管构成的3T或4T像素电路。感光器件一般为光电二极管，像素阵列中的多个光电二极管之间需要采用隔离结构，例如STI隔离(Shallow TrenchIsolation,浅沟槽隔离)或LOCOS隔离(Local Oxidation of Silicon，硅的局部氧化)，除了感光器件之间，像素电路的各晶体管之间，像素阵列的每个像素单元之间也应设置有隔离结构，以降低各器件或电路之间的信号串扰及漏电流等问题。
STI隔离容易在形成沟槽结构的蚀刻工艺期间的损伤而导致晶格位错造成缺陷产生较高的暗电流，以致出现不希望的固定噪声，同时像素电路中过大的暗电流会降低CMOS图像传感器的动态范围。
改善或减少图像传感器像素电路的暗电流，将感光器件的晶格缺陷区最小化，提高像素电路的转换增益，提升图像传感器像素电路的性能是本发明专利所要解决的技术问题。
发明内容
本发明目的提供一种具有降低暗电流的隔离结构的图像传感器，所述图像传感器包括包括位于半导体衬底上的多个像素单元构成的像素阵列，每个所述像素单元包括：
一个或多个感光器件，所述感光器件之间设置有第一隔离结构；所述多个感光器件可以为光电二极管，或其他多种形式的感光器件；
多个晶体管，所述多个晶体管之间分别设置有第二隔离结构；
所述图像传感器所设置的第一隔离结构和第二隔离结构可以相同，也可以不同；所述第一隔离结构和所述第二隔离结构不同时，所述第二隔离结构为STI隔离或部分STI隔离，或者所述第二隔离结构为LOCOS隔离或部分LOCOS隔离；
所述多个晶体管包括传输晶体管，复位晶体管，源极跟随晶体管，还可以包括行选择晶体管，以及转换增益控制晶体管；
所述图像传感器包括按行和列布局的多个像素单元，多个像素单元之间采用离子注入方式隔离，STI隔离或LOCOS隔离；
可选的，所述图像传感器的第一隔离结构和第二隔离结构都采用离子注入方式隔离；
可选的，所述图像传感器的第一隔离结构采用离子注入方式隔离，第二隔离结构采用STI隔离或者LOCOS隔离；
可选的，所述图像传感器的源极跟随晶体管与浮动扩散点之间采用STI隔离，所述图像传感器像素单元的多个感光器件之间及其他晶体管之间采用离子注入方式隔离；
可选的，所述图像传感器的源极跟随晶体管与浮动扩散点之间采用LOCOS隔离，所述图像传感器像素单元的多个感光器件之间及其他晶体管之间采用离子注入方式隔离；
可选的，所述图像传感器的多个感光器件之间及多个晶体管之间还包括第三隔离结构，所述第三隔离结构为浅层注入隔离，如P-隔离方式；
可选的，所述图像传感器的多个感光器件与多个传输晶体管连接构成多个感光像素单元，多个感光像素单元可构成共享结构；如两个感光像素单元构成共享结构，或四个感光像素单元构成的共享结构；
可选的，所述图像传感器的多个感光器件和多个传输晶体管设置于一个半导体芯片的衬底上，其他多个晶体管设置于另一个半导体芯片的衬底上，以形成堆叠式图像传感器设计；
可选的，所述图像传感器可以设计为FSI图像传感器或BSI图像传感器，两种不同形式的传感器均可以采用上述多种隔离结构设计。
本发明提出的具有降低暗电流的隔离结构的图像传感器，在像素电路设计中采用多种隔离结构，或多种隔离结构的组合方式，如离子注入隔离方式或者离子注入方式和STI隔离(或LOCOS隔离)相结合的隔离方式，以降低像素电路中产生的暗电流。对于像素电路中源极跟随体管与浮动扩散点的隔离可以单独采用STI(或LOCOS隔离)实现部分隔离的方式，以进一步提高像素电路的转换增益，提升图像传感器的性能。同时，在本发明给出的图像传感器的隔离结构设置中，还可以包括一层浅层注入隔离方式，进一步增强感光器件及晶体管之间的隔离。本发明给出的多种隔离方式，能有效降低图像传感器的像素电路中的暗电流，提高图像传感器的性能。
附图说明
图1为现有技术中4T结构的图像传感器像素电路图；
图2为本发明给出的图像传感器的第一实施例隔离结构示意图；
图3为采用本发明实施一隔离结构的一种图像传感器布局图示意图；
图4为本发明给出的图像传感器的第二实施例隔离结构示意图；
图5为本发明给出的图像传感器的第三实施例隔离结构示意图；
图6为采用本发明实施三隔离结构的一种图像传感器布局图示意图，及
图7为本发明给出的图像传感器的第四实施例隔离结构示意图。
具体实施方式
以下结合各附图对本专利提出的发明内容进行详细的说明。本发明给出的多个附图为示意说明的目的，各实施例及各附图中示出的各器件/晶体管的比例、尺寸、厚度等均不对本发明给出的内容构成限制。图1为现有技术中基于4T结构图像传感器的电路图，如图1中所示，感光器件为光电二极管PD，曝光结束后经光电效应累积的电子通过传输晶体管TX转移到浮动扩散点FD。复位晶体管RST和源极跟随晶体管SF连接到浮动扩散点FD。像素信号经源极跟随晶体管SF放大后经行选择晶体管RS输出至相应列线。本发明所提出具有降低暗电流的隔离结构的图像传感器，其可实施保护的像素电路包含但不限于图1中给出的像素电路。本发明提出的具有多种隔离结构的图像传感器，其像素阵列所包含的像素单元可以是共享结构或非共享结构多种形式。例如，两个或四个光电二极管及其连接的传输晶体管分别连接到浮动扩散点FD构成共享结构感光像素单元。在本发明所述的图像传感器的多个晶体管，除上述像素电路中记载的复位晶体管，源极跟随晶体管，行选择晶体管，还可以包括提高像素电路转换增益的转换增益控制晶体管等。
图2为本发明给出的图像传感器的第一实施例隔离结构示意图，图2中图像传感器的感光器件为光电二极管PD，本实施例中感光器件还可以为钉扎型光电二极管(pinnedphotodiode)，多种类型的感光器件并不对本发明内容构成限制。图2中仅给出图像传感器的部分截面图示，在图像传感器设计中，包含按行和列布局设置的多个像素单元，每个像素单元包括一个或多个光电二极管及多个晶体管。本实施例图示中，多个晶体管包括复位晶体管RST，源极跟随晶体管SF，及行选择晶体管RS。如图2中所示，位于半导体衬底上的光电二极管PD及多个晶体管，多个光电二极管PD之间需要设置隔离结构以防止各感光像素之间信号串扰，本实施例中多个光电二极管之间的第一隔离结构以及多个晶体管之间的第二隔离结构均采用离子注入方式形成P阱隔离。在有些应用中，其隔离结构采用STI隔离(或LOCOS隔离)以降低像素电路中隔离占用面积及漏电流。STI隔离结构容易因在形成浅沟槽结构的蚀刻工艺期间的损伤而导致晶格位错造成缺陷产生较高的暗电流，以致出现不希望的固定噪声，同时像素电路中过大的暗电流会降低CMOS图像传感器的动态范围，从而影响图像传感器的性能，离子注入方式隔离能有效避免或降低上述问题。图像传感器所包含的多个像素单元之间也可以采用离子注入方式隔离，或者采用常用的STI隔离结构进行像素之间的隔离，以降低像素单元之间的信号串扰。采用离子注入方式隔离实现过程中，通常采用B或BF2(硼或二氟化硼)作为离子注入，能量范围约为10kev至1100kev，离子注入的剂量约为3e11至1e13。在光电二极管之间以及多个晶体管之间采用离子注入方式隔离结构能有效降低像素电路中产生的暗电流，改善像素电路性能。
图3给出了一个具有四共享感光像素单元的图像传感器的布局结构示意图，如图3中所示，图像传感器的隔离结构全部采用实施例一中所提出的离子注入的隔离方式。采用此种隔离方式，能有效降低应用实施例中图像传感器像素电路中的暗电流，进一步提升图像传感器的性能。
图4为本专利给出的图像传感器的第二实施例中采用的隔离结构示意图。本实施例中，像素单元中的多个光电二极管PD之间采用离子注入的方式作为第一隔离结构，多个晶体管之间采用STI隔离(或LOCOS隔离)作为第二隔离结构。以避免在各晶体管之间采用离子注入方式隔离时，由于离子注入的剂量或其他不确定因素导致各晶体管之间，或晶体管源漏极构成短接，在某些应用中多个晶体管之间采用STI隔离，以保证像素电路各晶体管正常工作。同时，多个晶体管均采用STI隔离，其工艺实现偏差小，各晶体管的匹配性会比较好，可以进一步改善及提升像素电路的性能。
图5为本发明给出的图像传感器的第三实施例隔离结构示意图，如图4中所示，图像传感器的各光电二极管PD之间采用离子注入方式形成第一隔离结构，多个晶体管，如复位晶体管，行选择晶体管等之间也采用离子注入方式隔离。源极跟随晶体管SF与浮动扩散点FD之间采用STI隔离结构。采用这种部分STI隔离的方式，可以改善浮动扩散点电容，提升像素电路的转换增益，从而提升图像传感器的性能。图6为采用上述实施例三中隔离结构的一个图像传感器布局结构示意图，如图6中所示，图像传感器具有四路感光像素共享结构，PD1和TX1，PD2和TX2，PD3和TX3及PD4和TX4分别连接到浮动扩散点FD并共享复位晶体管RST，源极跟随晶体管SF及行选择晶体管RS。如图6中所示，源极跟随晶体管SF设置于两部分浮动扩散点之间，源极跟随晶体管SF和两侧浮动扩散点FD之间空白处示意为采用STI隔离(或LOCOS隔离)，图像传感器的多个光电二极管之间以及其他多个晶体管之间采用离子注入方式隔离，如P阱隔离。此种设计方式能有效改善浮动扩散点电容，提升像素电路的转换增益。
图7为本发明给出的图像传感器的第四实施例隔离结构示意图，如图7中所示，除上述各实施例中给出的离子注入方式隔离和STI隔离(或LOCOS隔离)及其组合方式外，还可以包括第三隔离结构，为浅层注入隔离，如P-隔离。浅层注入隔离一般采用B或BF2作为离子注入，能量范围约为10kev至30kev。浅层注入隔离可以设置于多个光电二极管之间或多个晶体管之间，以进一步改善像素电路中暗电流问题。
上述各实施例中，包含多种隔离结构的设置方式的图像传感器，可根据具体应用，将感光器件光电二极管以及传输晶体管设置位于一个半导体芯片衬底上，其余的多个晶体管可设置于另一半导体芯片衬底上，以便于形成堆叠式传感器设计。此应用例中，不限于多个器件之间的隔离结构的具体形式，上述给出的各种隔离方式均可适用于堆叠式图像传感器产品设计方案。
本专利提出的具有降低暗电流的隔离结构的图像传感器，可以设计为前照式图像传感器或背照式图像传感器，多种隔离结构的设置均适用于上述两种图像传感器设计，多种隔离结构不对上述两种形式图像传感器构成限制。
本发明专利给出的各实施例及附图，是为了说明的目的，在不背离本发明更广泛的主旨和范围下，不同形式的等效修改是可行的。根据上述详细的说明可对本发明专利的实施例进行修改。用于权利要求中的术语不应解释为限定于本发明具体实施内容和权利要求部分中所揭露的具体实施例。相反地，权利要求中完整确定的范围应解释为根据权利要求解释确立的声明。本专利的说明书和各个附图应看作是解释性的，而不是约束性的。
Claims (10)
1.一种具有降低暗电流的隔离结构的图像传感器，其特征在于，所述图像传感器包括位于半导体衬底上的多个像素单元构成的像素阵列，每个所述像素单元包括：
一个或多个感光器件，所述感光器件之间设置有第一隔离结构；
多个晶体管，所述多个晶体管之间分别设置有第二隔离结构；
其中，所述图像传感器的所述第一隔离结构和所述第二隔离结构相同或不同；所述第一隔离结构和所述第二隔离结构不同时，所述第二隔离结构为STI隔离或部分STI隔离，或者所述第二隔离结构为LOCOS隔离或部分LOCOS隔离。
2.根据权利要求1所述的具有降低暗电流的隔离结构的图像传感器，其特征在于，所述多个感光器件之间及所述多个晶体管之间包括第三隔离结构，所述第三隔离结构为浅层注入隔离。
3.根据权利要求1所述的具有降低暗电流的隔离结构的图像传感器，其特征在于，所述第一隔离结构和所述第二隔离结构为离子注入方式隔离。
4.根据权利要求1所述的具有降低暗电流的隔离结构的图像传感器，其特征在于，所述第一隔离结构为离子注入方式隔离，所述第二隔离结构为STI隔离。
5.根据权利要求1所述的具有降低暗电流的隔离结构的图像传感器，其特征在于，每个所述像素单元包括浮动扩散点，所述多个晶体管包括源极跟随晶体管，所述源极跟随晶体管与所述浮动扩散点之间采用STI隔离，所述像素单元的感光器件之间以及其他多个晶体管之间采用离子注入方式隔离。
6.根据权利要求1所述的具有降低暗电流的隔离结构的图像传感器，其特征在于，所述第一隔离结构为离子注入方式隔离，所述第二隔离结构为LOCOS隔离。
7.根据权利要求1所述的具有降低暗电流的隔离结构的图像传感器，其特征在于，每个所述像素单元包括浮动扩散点，所述多个晶体管包括源极跟随晶体管，所述源极跟随晶体管与所述浮动扩散点之间采用LOCOS隔离，所述像素单元的感光器件之间以及其他多个晶体管之间采用离子注入方式隔离。
8.根据权利要求1所述的具有降低暗电流的隔离结构的图像传感器，其特征在于，所述图像传感器包括按行和列布局的多个像素单元，所述多个像素单元之间为离子注入方式隔离，STI隔离或LOCOS隔离。
9.根据权利要求1所述的具有降低暗电流的隔离结构的图像传感器，其特征在于，包括所述多个感光器件构成的感光像素单元具有共享结构。
10.根据权利要求1所述的具有降低暗电流的隔离结构的图像传感器，其特征在于，所述图像传感器为FSI图像传感器或BSI图像传感器。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: Room 612, 6th floor, No. 111 Building, Xiangke Road, Shanghai Pudong New Area Free Trade Pilot Area, 201203 Applicant after: Starway (Shanghai) Electronic Technology Co.,Ltd. Address before: Room 612, 6th floor, No. 111 Building, Xiangke Road, Shanghai Pudong New Area Free Trade Pilot Area, 201203 Applicant before: Siteway (Shanghai) Electronic Technology Co.,Ltd. |
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| CB02 | Change of applicant information | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |