CN109845092A

CN109845092A - 用于晶体振荡器的快速唤醒

Info

Publication number: CN109845092A
Application number: CN201880003779.9A
Authority: CN
Inventors: 穆罕默德·阿布迪娜; 艾哈迈德·埃米拉; 费萨尔·侯赛因
Original assignee: Shenzhen Huiding Technology Co Ltd
Current assignee: Shenzhen Goodix Technology Co Ltd
Priority date: 2018-07-06
Filing date: 2018-12-17
Publication date: 2019-06-04
Anticipated expiration: 2038-12-17
Also published as: CN109845092B

Abstract

描述了用于晶体振荡器电路的快速唤醒的技术。实施例在与锁相环(phase‑locked loop，PLL)耦合的晶体振荡器的环境中进行操作。例如，在进入睡眠模式之前，实施例保留先前获得的粗码，用于粗调所述PLL的压控振荡器。在唤醒时，以啁啾模式配置所述PLL，其中所述保留的粗码和扫描电压用于以所述晶体振荡器的目标激励频率或以接近目标激励频率的频率生成啁啾信号。所述啁啾信号可以用于将能量注入所述晶体振荡器，从而使得所述晶体振荡器相对快速地从睡眠模式转变为稳态振荡。

Description

用于晶体振荡器的快速唤醒

技术领域

本发明一般涉及时钟电路。更具体地，本发明的实施例涉及用于与锁相环电路耦合的晶体振荡器参考时钟的快速唤醒。

背景技术

各种类型的振荡器通常用于提供在电子应用中使用的参考信号。它们的压电特性使它们成为电子电路中的频率决定性元件。当电压施加到晶体附近的电极上或晶体上的电极上时，晶体振荡器，尤其是由石英晶体制成的晶体振荡器，会被电场扭曲。这种特性称为电致伸缩或逆压电。当场被移除时，以精确频率振荡的石英，在返回其先前形状时生成电场，并且可以生成能用作精确的时钟信号的振荡电压。

通常，晶体振荡电路包括晶体振荡器、与晶体振荡器并联耦合的反相器、以及耦合到反相器的输入和输出并且接地的电容器。为了节省功率，晶体振荡电路包括启用/禁用机制。在某些时候(例如，当从属电子设备处于睡眠模式，或类似情况下)，可以禁用晶体振荡器。可以通过注入由噪声和/或瞬态电源响应组成的能量来启动晶体振荡器。通常，由导通时的噪声或瞬态条件、负电阻引起的小信号包络扩展和大信号幅度限制，决定晶体振荡器的启动时间。

众所周知，晶体电阻不是恒定的，其通常在启动时比在稳态下振荡时更高。晶体电阻可以与振荡器的Q因子有关，其可以决定施加到晶体的功率大小，以使其在特定振幅下保持振荡。随着电阻减小，在特定幅度下维持振荡所消耗的功率量也减少。晶体电阻的变化导致在启动时使用的功率比在稳态操作时实现最佳噪声性能所需的功率大。然而，降低功率以在稳态下实现最佳噪声性能增加了晶体振荡器从启动到稳态的时间量。因此，在晶体振荡器的功率效率和启动时间之间往往存在设计折衷。

发明内容

实施例提供了用于快速唤醒晶体振荡器电路的电路、设备和方法。实施例在晶体振荡器与锁相环(phase-locked loop，PLL)耦合的环境中进行操作。例如，在进入睡眠模式之前，实施例保留先前获得的粗码，用于粗调所述PLL的压控振荡器。在唤醒时，以啁啾(Chirp)模式配置所述PLL，在啁啾模式下，所述保留的粗码和扫描电压用于在所述晶体振荡器的目标激励频率处或接近于目标激励频率处生成啁啾信号。所述啁啾信号可以用于将能量注入所述晶体振荡器，从而使得所述晶体振荡器相对快速地从睡眠模式转变为稳态振荡。

根据一组实施例，提供了一种快速唤醒时钟系统的方法，所述时钟系统具有与PLL耦合的晶体振荡器。所述方法包括：将所述PLL设置为啁啾模式，从而将所述PLL的压控振荡器(voltage controlled oscillator，VCO)的控制电压输入配置为由扫描电压控制；当所述PLL处于所述啁啾模式时：获取用于所述VCO的保留的粗码，所述保留的粗码先前被确定为晶体振荡器的先前唤醒例程中使用的最终的粗码，所述最终的粗码对应于所述VCO的粗调输出频率，所述粗调输出频率接近由所述晶体振荡器在所述晶体振荡器稳态操作时输出的参考频率的预定倍数；根据所述粗调输出频率，应用所述保留的粗码以调谐所述VCO生成的PLL输出信号的PLL输出频率；由PLL以啁啾频率向所述晶体振荡器输出啁啾信号，所述啁啾频率由所述VCO频率除以预定倍数得到以接近所述参考频率；在预定电压范围内扫描所述扫描电压，从而在包括所述晶体振荡器的目标激励频率的频率范围内扫描所述啁啾频率，使得以所述目标激励频率输出所述啁啾信号激励所述晶体振荡器以所述参考频率进行振荡；和，响应于检测到所述晶体振荡器的稳态操作，将PLL设置为操作模式，使得在所述正常操作模式中，所述VCO的控制电压由所述PLL的反馈环路调节，作为以所述参考频率接收来自所述晶体振荡器的参考时钟信号的函数。

根据另一组实施例，提供了具有快速振荡器唤醒的时钟信号生成系统。所述系统包括PLL，其包括：参考输入，用于与晶体振荡器的参考输出耦合，以参考频率接收来自所述晶体振荡器的参考时钟信号；反馈环路，用于生成PLL输出信号作为预定倍数的所述参考时钟信号，所述反馈环路包括环路调节块和压控振荡器(VCO)块，由所述VCO块以PLL输出频率生成所述PLL输出信号作为控制电压输入的函数；啁啾输出，用于将啁啾信号传送到所述晶体振荡器的啁啾输入，使得所述啁啾信号具有啁啾频率，所述啁啾频率从PLL输出信号的PLL输出频率除以所述预定倍数以接近所述参考时钟信号；和模式选择器，用于在啁啾模式和操作模式之间进行选择，使得：当所述模式选择器处在所述啁啾模式下，所述控制电压输入与扫描电压耦合，使得所述PLL输出频率是保留的粗码和所述扫描电压的函数，并且在预定电压范围内扫描所述扫描电压使得所述啁啾频率在包括所述晶体振荡器的目标激励的频率范围内进行扫描，所述保留的粗码预先确定为在所述PPL的先前唤醒例程中使用的最终的粗码，使得所述最终的粗码对应于所述VCO块的粗调输出频率，所述VCO块的粗调输出频率接近在所述晶体振荡器的稳态操作时所述参考时钟信号的所述预定倍数。在所述模式选择器处于所述操作模式时，所述控制电压输入与所述环路调节块耦合，使得所述PLL输出频率是所述参考频率的函数。

根据另一组实施例，提供了用于快速唤醒时钟系统的系统，所述时钟系统具有与PLL耦合的晶体振荡器。所述系统包括处理器和处理器可读存储器，其上存储有指令，所述指令在被执行时使所述处理器执行步骤。所述步骤包括：接收唤醒指令以将所述时钟系统从睡眠模式唤醒；响应于所述唤醒指令，将PLL设置为啁啾模式，从而：将保留的粗码应用于所述VCO，以将由所述VCO生成的PLL输出信号的PLL输出频率调谐到粗调输出频率，所述粗调输出频率先前被确定为接近由所述晶体振荡器在所述晶体振荡器稳态操作时输出的参考频率的预定倍数；配置所述PLL的压控振荡器(VCO)的控制电压输入以由扫描电压调节；和在预定电压范围内扫描所述扫描电压，从而在包括所述晶体振荡器的目标激励频率的频率范围内扫描啁啾信号的啁啾频率，所述啁啾频率由所述VCO频率除以所述预定倍数以接近所述参考频率，使得由所述PPL以所述目标激励频率向所述晶体振荡器输出所述啁啾信号激励所述晶体振荡器以所述参考频率进行振荡；和，响应于检测到所述晶体振荡器的稳态操作，将PLL设置为操作模式，从而将所述VCO的控制电压配置为由所述PLL的反馈环路调节，作为以所述参考频率接收来自所述晶体振荡器的参考时钟信号的函数。

附图说明

本文提及并构成其一部分的附图示出了本公开的实施例。附图与说明书一起用于解释本发明的原理。

图1示出了传统的时钟信号生成器电路，其具有与一个或多个锁相环(PLL)电路耦合的晶体振荡器电路；

图2示出了反映时钟信号生成器电路的操作的示例性波形；

图3示出了用于时钟信号生成的常规技术；

图4A和4B示出了用以说明与例如图3中的方法相关的扫描的简化图；

图5示出了根据各种实施例的用于促进快速振荡器唤醒的示例性时钟信号生成系统；

图6示出了根据各种实施例的时钟信号生成系统的示例性实施方式的框图；

图7示出了反映图5或图6的时钟信号生成器系统的操作的示例性波形；

图8示出了用以说明与例如图5-7中的方法相关的扫描的简化图；和

图9示出了根据各种实施例的用于时钟系统的快速唤醒的示例性方法的流程图。

在附图中，相同的组件和/或特征可以具有相同的参考标记。此外，可以通过在参考标记之后加上区分相似组件的第二标记来区分相同类型的各种组件。如果在说明书中仅使用第一参考标记，则该说明书适用于具有相同第一参考标记的任何一个类似组件，而与第二参考标记无关。

具体实施方式

在以下描述中，提供了许多具体细节以便完全理解本发明。然而，本领域技术人员应该理解，可以在没有一个或多个这些细节的情况下实现本发明。在其他示例中，出于简洁的目的，将不描述本领域中已知的特征和技术。

在许多电子应用中，期望以特定频率生成稳定的时钟信号。根据期望的一个或多个频率、精度，对环境条件的容忍度(例如，噪声、温度变化等)和/或其他因素，可以使用各种类型的振荡器来生成这样的时钟信号。一种常见的方法是使用晶体振荡器电路，其具有晶体和其他组件，这些组件被共同调谐以在期望的参考频率下共振。由这种电路以参考频率输出的信号可以直接使用，或者可以传递给其他信号生成组件。例如，晶体振荡器的输出可以传递到锁相环电路，该锁相环电路可以执行各种功能，例如将参考频率相乘以输出更高频率的时钟信号，和/或改善特定条件下的频率稳定性。

图1示出了传统的时钟信号生成器电路100，其具有与一个或多个锁相环(PLL)电路耦合的晶体振荡器电路110。晶体振荡器电路110可以以各种方式实现。例如，晶体振荡器电路110可以包括石英晶体，当电压施加到晶体附近或晶体上的电极时，石英晶体被电场扭曲。该特性称为电致伸缩或逆压电。当场被移除时，以精确频率振荡的石英在返回其先前形状时生成电场，可生成可用作精确的时钟参考信号的振荡电压。

通常，晶体振荡器电路110可包括晶体振荡器、与晶体振荡器并联耦合的反相器、以及电容器，该电容器耦合到反相器的输入和输出并接地。为了节省功率，晶体振荡电路包括启用/禁用机制。在某些时间(例如，当从属电子设备处于睡眠模式或类似情况下时)，可以禁用晶体振荡器电路110(有时被称为进入“睡眠”或进入“睡眠模式”)。可以通过注入由噪声和/或瞬态电源响应组成的能量来启动晶体振荡器(例如“唤醒”、“启动”等)。可以通过生效使能信号(XO_EN 105)来启动这种唤醒例程。晶体振荡器的启动时间通常由导通时的噪声或瞬态条件、负电阻引起的小信号包络扩展、和大信号幅度限制决定。

晶体电阻不是恒定的，其通常在启动时比在稳态下振荡时更高。晶体电阻可以与振荡器的“Q因子”有关，其可以决定施加到晶体的功率大小，以使其在特定振幅下保持振荡。随着电阻减小，在特定幅度下维持振荡所消耗的功率量也减少。晶体电阻的变化导致在启动时使用的功率比在稳态操作时实现最佳噪声性能所需的功率大。然而，降低功率以在稳态下实现最佳噪声性能增加了晶体振荡器从启动到稳态的时间量。因此，在晶体振荡器的功率效率和启动时间之间往往存在设计折衷。传统的振荡器电路使用各种方法来解决该设计权衡。一种这样的方法是，在晶体振荡器的唤醒周期开始时注入相对高的能量，这可以引起更快的扩展并且可以缩短晶体振荡器达到其期望频率的时间。这种方法可能是有效的，但它也可以使用相当大量的功率。此外，由于部件和环境参数的大的变化，这种方法可以涉及在大范围的频率上注入相对高的能量，以确保晶体振荡器电路110在其共振频率下被激励。因此，在许多应用中，这些方法可能是次优的，或者可能是不实用的。

在所示的常规电路100中，晶体振荡器电路110生成参考时钟信号，该参考时钟信号用作PLL的输入参考信号。PLL包括所谓的“耦合PLL”(coupled PLL，CPLL)电路120，其具有由晶体振荡器电路110驱动的频率参考，以及用于调谐CPLL电路120的数字PLL(digitalPLL，DPLL)电路150。CPLL电路120通常包括相位比较块125、环路滤波器块130和压控振荡器(VCO)块135。这些组件通常布置在反馈环路中，以根据CPLL电路120作为参考接收的输入信号(表示为CPLL_IN 115)来调节由CPLL电路120生成的输出信号(表示为CPLL_OUT 160)。在一些实施例中，反馈环路包括分频器块140。例如，CPLL电路120可以被设计为生成CPLL_OUT 160以使其输出频率是CPLL_IN 115的输入频率的倍数(例如，CPLL_IN 115为32兆赫，CPLL_OUT 160为192兆赫，速度快6倍。在这种情况下，分频器块140可以将输出频率除以相同的倍数以生成反馈信号(CPLL_OUTD 142)，使得CPLL_OUTD 142的频率接近CPLL_IN 115的频率(例如，当CPLL电路120达到稳态操作时，CPLL_IN 115和CPLL_OUTD 142的频率应基本相等)。

相位比较块125可包括任何合适的组件，例如相位/频率检测器(phase/frequencydetector，PFD)等，其接收CPLL_IN 115并将CPLL_IN 115与环路中的反馈信号进行比较(CPLL_OUT 160或CPLL_OUTD 142)。相位比较块125的输出是比较的函数并且被馈送到环路滤波器块130。环路滤波器块130可以包括用于促进反馈环路上的滤波的任何合适的组件，例如电荷泵和低通滤波器。环路滤波器块130的输出可以用作用于控制VCO块135的控制电压。VCO块135可以包括环形振荡器和/或任何其他合适的VCO的实施方式。VCO块135的输出可以是CPLL_OUT 160。

许多常规PLL包括附加的数字调谐电路，其可以迭代地找到粗码和/或精码以设置VCO块135的参数。在所示的实施方式中，DPLL块150可以迭代地确定粗码(B)154，该粗码(B)154对VCO块135进行粗调。在一些实施方式中，可以通过生效DPLL_EN 152信号来启用DPLL块150，其可使得DPLL块150搜索实现接近CPLL_IN 115的所需倍数的CPLL_OUT 160的B 154的值。例如，如图所示，DPLL块150可以包括与CPLL_OUT 160和CPLL_IN 115耦合的输入，使得DPLL块150可以在不依赖于CPLL电路120的反馈环路的情况下找到B 154的最优值。当DPLL块为B154设定最优值时，可以将DPLL_DONE 156信号传送到CPLL电路120(例如，到环路滤波器块130)以指示数字调谐阶段完成。以这种方式，数字调谐阶段可以将VCO块135调谐到生成接近期望的输出频率的参数，使得反馈环路可以更容易且可靠地锁定到精确的期望输出频率。

由于增加的情形的原因，图2示出了反映时钟信号生成器电路的操作的示例性波形200。示例性波形200仅旨在提供说明书的一般环境和清晰度。这样，波形200被简化并且不旨在传达准确的比例、定时等。此外，如下所示，一些波形示出电压，而其他波形示出频率。在图1的常规时钟信号生成器电路100的情形中，所示波形200可以反映冷唤醒例程(例如，振荡器电路的初始唤醒、完全断电后的第一次唤醒等)或热唤醒例程(例如，在振荡器处于睡眠模式之后的唤醒)。在这样的情形中，冷唤醒例程和热唤醒例程可能看起来与所示波形200基本相同。在本文描述的新型时钟信号生成器电路的情形中，所示波形可以反映冷唤醒例程；但是如本文所述，热唤醒例程方式操作不同。

如图所示，唤醒例程可以通过生效XO_EN 105开始(例如，当XO_EN 105的电压电平从低(LOW)转到高(HIGH)过度时)。作为响应，可以开始启动晶体振荡器电路110。因此晶体振荡器电路110的输出和CPLL_IN 115的频率(f_{CPLL_IN} 210)在一段时间内是瞬态的。经过一段时间(A)，晶体已达到其稳态共振，使得f_{CPLL_IN} 210也处于稳态参考频率。

一旦f_{CPLL_IN} 210达到稳态，就可以通过生效CPLL_EN 122(例如，将CPLL_EN 122的电压电平从低切换到高)来启用CPLL电路120。在启用CPLL电路120之后，CPLL电路120可以开始自由运行，例如，没有可用的锁定等。在此期间，CPLL电路120的输出频率(即，CPLL_OUT 160的频率，表示为f_CPLLOUT 220)处于过渡状态。

在某个时间(B)，可以通过生效DPLL_EN 152(例如，将DPLL_EN 152的电压电平从低切换到高)来启用DPLL块150。此时，B 154被设置为某个初始值，设置VCO块135的初始调谐，并使f_CPLLOUT 220跳转到某个初始频率。由于f_CPLLOUT 220的初始频率是VCO块135的初始粗码设置的函数，所以初始频率可以高于或低于目标f_CPLLOUT 220。如图所示，DPLL块150可以开始迭代，在每次迭代中尝试B 154的不同值，并使f_CPLLOUT 220在目标f_CPLLOUT 220上有效地调整归零。

在时间(C)处，已经找到154的最终值作为B 154的值，其使得f_CPLLOUT 220最接近目标f_CPLLOUT 220。此时，DPLL块150可以向CPLL电路120传送DPLL_DONE 156信号以指示数字调谐阶段完成。在完成数字调谐阶段时，期望f_CPLLOUT 220足够接近目标f_CPLLOUT 220，使得CPLL电路120能够在剩余路径中将f_CPLLOUT 220调节到目标f_CPLLOUT 220。例如，响应于数字调谐阶段完成，允许CPLL电路120根据其反馈环路开始自调节，以实现并保持将CPLL_OUT 160锁定到目标f_CPLLOUT 220。这被表示为VCO块135(VC 132)的控制电压和f_CPLLOUT 220在时间(D)之前快速将稳态值调整归零，对应于CPLL_OUT 160被锁定到目标f_CPLLOUT 220。

作为示例，在时间(A)处达到的稳态f_{CPLL_IN} 210可以是32兆赫(MHz)，并且CPLL电路120的目标输出频率是192MHz(即，在唤醒例程结束时，期望f_CPLLOUT 220是f_{CPLL_IN} 210的六倍)。在时间(B)处，数字调谐阶段的开始，f_CPLLOUT 220可以最初跳到240MHz；并且到时间(C)之前，数字调谐阶段的结束，f_CPLLOUT 220可能已经达到194MHz的粗调频率(距目标大约百分之一)。在时间(C)和时间(D)之间，CPLL电路120可以实现锁定，使V_C 132从0.5伏特到0.45伏特的稳态电平，并使f_CPLLOUT 220精确地达到192MHz。

如图2的波形200所示，这种唤醒程序可以有效地使时钟信号生成器电路的振荡器达到精确的目标频率。然而，波形200还示出了在时间(A)之前可能存在较长的相对长的时间，在此期间晶体振荡器电路110的输出不能用作可靠的参考信号。这种相对长的瞬态时间可以明显延长依赖于这种参考时钟信号的电路的唤醒时间，这在某些情况下是不可取的。

已经使用各种技术来缩短晶体振荡器电路110的瞬态时间。图3示出了一种这样的常规技术。这种技术的实现在题为“促进晶体振荡器启动时间的电路和方法(Circuit AndMethod For Facilitating Startup Time of Crystal Oscillator)”的美国专利申请No.15/853,942中有所描述。如图所示，在晶体振荡器电路110中插入辅助振荡器310，并且可以通过控制电压315来控制辅助振荡器310的频率。辅助振荡器310可以用于注入高能量信号以激励晶体振荡器电路110中的晶体以开始共振。在晶体振荡器电路110达到其稳态振荡之后，可以关闭辅助振荡器310。

使这种激励有效通常取决于以相对精确的频率注入相对高的能量。如果注入的能量不是精确到正确的频率，则它可能根本不影响晶体振荡器电路110的启动时间。然而，精确的频率可随工艺、电压、温度等的变化而变化很大。因此，这样的方法可以依赖于扫描示例，对于设计为以32MHz振荡的晶体振荡器电路110，这种方法可以包括扫描控制电压315以覆盖辅助振荡器310的从5MHz到100MHz等的范围。在一些应用中，在大范围的频率上注入相对较高的能量是不可取的。例如，这种方法可以使用可观的功率，这可能不适用对于功率受限的应用。

例如，图4A和4B示出了用以说明与例如图3中的方法相关的扫描的简化图400。图4A的图表400a示出了控制电压315在大范围内扫描。响应于此，图4B的曲线图400b示出了在相应的大范围内扫描由辅助振荡器310注入的能量410的频率。如图所示，存在用于激励晶体振荡器电路110的一些未知目标频率(Ftgt)。由于目标频率未知，因此可能必须在从最小频率(Fmin)到最大频率(Fmax)的相对大的范围内扫描能量410的频率，即使有用的频率范围(即，在该范围中，注入的能量将影响晶体振荡器电路110的启动时间)是相对小的范围。因此，在有用范围内不足量的能量可能是可用的。

图5示出了根据各种实施例的用于促进快速振荡器唤醒的示例性时钟信号生成系统500。时钟信号生成系统500可以实现为锁相环(PLL)505。一些实现可以进一步包括晶体振荡器110。如图所示，PLL 505可以包括参考输入115以与晶体振荡器110的参考输出耦合，从而以参考频率接收来自晶体振荡器110的参考时钟信号。PLL 505还可以包括反馈环路，以生成PLL输出信号160作为预定倍数的参考时钟信号。反馈环路可以包括环路调节块510、模式选择器块520和压控振荡器(VCO)块135。由VCO块135以作为控制电压输入132的函数的PLL输出频率生成PLL输出信号160。

实施例包括啁啾输出525，用于将啁啾信号传送到晶体振荡器110的啁啾输入。啁啾信号具有啁啾频率，该啁啾频率是PLL输出频率的函数。例如，一些实施例包括分频器块140，其接收PLL输出信号160并输出具有由PLL输出信号的PLL输出频率除以预定倍数得到的频率的信号。通常，分频器块140将PLL输出频率除以的倍数与PLL 505将参考时钟信号相乘以的倍数相同，以生成PLL输出信号160。例如，在稳态操作时，参考时钟信号具有32MHz的参考频率，PLL输出信号160具有192MHz的PLL输出频率(例如，假设为6倍)，并且分频器块140的输出具有32MHz的频率(即，除以六倍)。在这种情况下，啁啾信号可以是分频器块140的输出，使得啁啾频率近似于参考频率。

模式选择器块520的实施例可以在啁啾模式和操作模式之间进行选择。例如，模式选择器块520可以是多路复用器等，以将输出与多个输入中的所选择的一个耦合。如图所示，模式选择器块520可以具有与VCO块135的控制电压输入132耦合的输出、与扫描器块515耦合的第一控制输入以及与环路调节块510耦合的第二控制输入。在这样的配置中，控制电压输入132可以通过扫描器块515的输出或环路调节器块510的输出经由模式选择器块520选择性地控制。

如本文所述，当模式选择器块520处于啁啾模式时，控制电压输入132与扫描器块515的输出耦合，扫描器块515的输出是扫描电压。在这样的配置中，PLL输出频率160实际上是保留的粗码554和扫描电压的函数，并且在预定电压范围内扫描该扫描电压使得啁啾频率在包括晶体振荡器110的目标激励频率的频率范围内进行扫描。保留的粗码554预先确定为在时钟信号生成系统500的先前唤醒例程中使用的最终的粗码，使得最终的粗码对应于VCO块135的粗调输出频率，该粗调输出频率接近在晶体振荡器110的稳态操作时参考时钟信号的预定倍数。当模式选择器块520处于操作模式时，控制电压输入132与环路调节块510耦合，使得PLL输出频率是参考频率的函数。

图6示出了根据各种实施例的时钟信号生成系统600的示例性实施方式的框图。时钟信号生成系统600可以是图5的时钟信号生成系统500的一个实施方式。时钟信号生成系统600可包括与锁相环(PLL)电路耦合的晶体振荡器110。具体地，PLL电路可以具有与晶体振荡器110的参考信号输出耦合的参考信号输入(CPLL_IN 115)，通过该参考信号输入以参考频率接收参考时钟信号；并且PLL电路可以具有与晶体振荡器110的啁啾输入耦合的啁啾输出525，通过该啁啾输出以啁啾频率传送啁啾信号。生成所传送的啁啾信号从而以目标激励频率将能量注入晶体振荡器110，该目标激励频率激励晶体振荡器110的晶体以其稳态频率开始振荡，并且在处于睡眠模式之后具有明显较短的瞬态时间。

所示的PLL电路包括“耦合PLL”(CPLL)605，其与晶体振荡器110耦合以根据晶体振荡器110生成的参考时钟信号生成PLL输出信号(CPLL_OUT 160)，以及数字PLL(DPLL)150，DPLL 150与CPLL 605耦合以至少部分地调谐CPLL 605的VCO块135。例如，作为唤醒例程的一部分，DPLL 150可以迭代地生成粗调谐码(B)，用于粗调VCO块135。最终确定B的值，该值使VCO块135的输出频率达到目标PLL输出频率的百分之几的变化内。如图所示，CPLL 605通常被布置为具有相位/频率检测器(PFD)块610、电荷泵和低通滤波器(CP/LPF)块620、模式选择器块520、VCO块135以及分频器块140的反馈环路。通常，反馈环路生成CPLL_OUT 160，其作为接收的参考时钟信号(CPLL_IN 115)的函数，并且通过使用反馈来调制生成的CPLL_OUT160以控制VCO块135的控制电压输入(V_C 132)。如参考图5所述，CPLL 605的实施例可以生成CPLL_OUT 160以使PLL输出频率是CPLL_IN 115的输入频率的倍数；并且分频器块140可以将PLL输出频率除以相同的倍数以生成反馈信号(CPLL_OUTD 142)，该反馈信号具有的频率接近在稳态操作时CPLL_IN 115的频率。CPLL_OUTD 142可以用作啁啾信号并且可以通过啁啾输出525被传送到晶体振荡器110。

一些实施例还包括处理器650(例如，实现为单个处理器、处理器的一部分、一组处理器或以任何其他合适的方式)和存储器658。存储器658可以是任何合适的板上或板外处理器可读的存储器，其上存储有指令。当执行指令时，使得处理器控制时钟信号生成系统600的组件。处理器650用于响应于控制输入并根据指令输出控制信号。例如，处理器650可以包括一个或多个晶体振荡器输出控制(XO Ctrl)652、一个或多个CPLL输出控制(CPLLctrl)654以及一个或多个DPLL输出控制(DPLL Ctrl)656。处理器650的这些和/或其他输出和输入可以与组件的各种控制耦合，例如晶体振荡器使能105、CPLL使能122、DPLL使能152、DPLL完成156等。实施例可以响应于接收唤醒指令来生成一些或所有控制信号，以将时钟信号生成系统600从睡眠模式唤醒。

在一些实施例中，响应于接收唤醒指令，实施例可以将模式选择器块520设置为啁啾模式。在啁啾模式中，模式选择器块520可以用于将VCO块135的控制电压输入132与扫描器块515输出的扫描电压耦合，使得控制电压输入132由扫描电压调节。实施例还将保留的粗码554应用于VCO块135，以将CPLL_OUT 160的PLL输出频率调谐到粗调的输出频率，该粗调的输出频率先前被确定为接近由晶体振荡器110在晶体振荡器110的稳态操作时输出的参考频率的预定倍数。在这种配置中，PLL输出频率接近目标PLL输出频率(根据粗调)，但是可以通过调节控制电压输入132处的扫描电压在一定范围内进行调节。因此，实施例可以在预定电压范围内扫描该扫描电压，从而在包括晶体振荡器110的目标激励频率的频率范围内扫描啁啾信号的啁啾频率。如上所述，啁啾频率由PLL输出频率有效地除以预定倍数得到以接近参考频率，使得以目标激励频率将啁啾信号输出到晶体振荡器110来激励晶体振荡器110在参考频率下振荡。

当确定(例如，当处理器650检测到)晶体振荡器110已经达到稳态振荡时，实施例可以将模式选择器块520设置为操作模式。在操作模式中，模式选择器块520可以有效地将VCO块135的控制电压输入132耦合到CPLL 605的反馈环路中，从而通过CPLL 605的操作来反馈调节控制电压输入132。例如，可以经由模式选择器块520将控制电压输入132耦合到CP/LPF块620的输出。

如上所述，可以由DPLL 150生成保留的粗码554。例如，DPLL 150可以通过迭代多个候选粗码来生成保留的粗码554，以将候选粗码中之一确定为对应的在晶体振荡器110的稳态操作中最接近于预定倍数的参考时钟信号的VCO块135的粗调输出频率。在一些实施例中，DPLL 150具有始终开启域，其可以有效地存储保留的粗码(例如，通过在时钟信号生成系统600进入睡眠模式之前有效地将B的值保持在最后确定的值处)。在这样的实施方式中，通过从DPLL 150的始终开启域调用保留的粗码554来获得保留的粗码554。在其他实施方式中，保留的粗码554可以存储在任何合适的数据存储630中。此外，在一些实施例中，在模式选择器块520处于操作模式时，DPLL 150可以进一步更新保留的粗码554，通过重新迭代多个候选粗码，以确定候选粗码中的更新的一个为对应于VCO块135的粗调输出频率，该粗调输出频率在晶体振荡器110的稳态操作中最接近于预定倍数的参考时钟信号。例如，每当时钟信号生成系统600进入睡眠模式时，更新的粗码变为将在下一个唤醒例程中使用的保留的粗码554。

图7示出了反映图5或6的时钟信号生成器系统的操作的示例性波形700。为了有助于比较，类似的波形以与它们在图2中示出的方式类似的方式示出。因此，示例性波形700仅旨在提供描述的一般清晰度，并且不旨在限制特定实施例或传达准确的比例、定时等。如图所示，可以以对应于啁啾模式的第一状态下的模式选择信号710开始热唤醒例程。

如参考图6所示，在啁啾模式中，VCO块135的控制电压输入132由保留的粗码554粗调，并且进一步由扫描电压调节。这反映在图7中。在唤醒例程开始时，B 154已经设置为保留的B值(‘01011’)。这样，当CPLL_EN 122启用CPLL时，PLL输出频率(f_CPLLOUT 220)在时间(A)跳转到已经接近目标f_CPLLOUT 220的初始频率(即，粗调频率)。

在时间(B)时，可以在预定义的电压范围(由V_C 132中的扫描所指示的)内扫描扫描电压，使得f_CPLLOUT 220进行扫描(由f_CPLLOUT 220中的扫描所指示的)，从而导致啁啾频率在一个频率范围内进行扫描。因为初始f_CPLLOUT 220由粗调频率设置，所以可以知道初始啁啾频率接近晶体振荡器110的目标激励频率，即使不知道目标激励频率(例如，由于过程、电压、温度和/或其他因素，目标激励频率可能已经发生了变化)。因此，即使使用相对小的扫描电压范围，实施方式也可以确保频率范围包括目标激励频率。

例如，图8示出了用以说明与例如图5-7中的方法相关的扫描的简化图800。曲线图800示出了响应于在预定电压范围内扫描该扫描电压经由啁啾输出525注入的能量810的频率。如图所示，尽管用于激励晶体振荡器电路110的目标激励频率(Ftgt)是未知的，但是扫描的啁啾频率的频率范围相对较小。具体地，频率范围的大部分(从某个Ftgt-Δ到某个Ftgt+Δ)导致可能激励晶体振荡器110的振荡的能量。这可以与图4B进行比较，其中只有大范围的一小部分提供有用的能量。相比之下，通过在明显更小的频率范围内注入能量，新方法可以使用明显更少的功率，同时确保该范围包括目标激励频率。作为示例，对于大约32MHz的目标激励频率，使用本文描述的新方法，整个啁啾频率范围可以仅包括大约30-35MHz之间的频率。

返回图7，使用啁啾信号来激励晶体振荡器110可以使晶体振荡器110达到稳态振荡，并具有明显减小的瞬态时间(例如，如f_CPLLIN 210波形所示)。如所指示的，当f_CPLLIN 210达到稳定状态时，在时间(C)之前，模式选择信号710可以切换到对应于操作模式的第二状态(例如，类似于CPLL的正常操作)。如上所述，在操作模式中，VCO块135的控制电压输入132由CPLL的反馈环路调节，其响应于晶体振荡器110的输出(即，具有f_CPLLIN 210的频率)。这可以允许CPLL自调节，从粗调f_CPLLOUT 220移动到锁定至目标频率的f_CPLLOUT 220。这反映在时间(D)中，在此期间V_C 132和f_CPLLOUT 220快速反馈调节到目标f_CPLLOUT 220，并在时间(E)之前达到稳态。

在系统达到稳态操作后，一些实施例确定更新的粗码。例如，从时间(F)开始，可以启用DPLL(指示为启动DPLL_EN 152)，使DPLL迭代一系列候选粗码(通过改变B 154的值所指示的并反映在f_CPLLOUT 220的变化水平中)。最终，DPLL可以采用相同或不同的粗略代码。值得注意的是，虽然本文描述了粗码，但是一些实施例可以附加地或替代地使用精码。

图9示出了根据各种实施例的用于时钟系统的快速唤醒的示例性方法900的流程图。如本文所述，时钟系统可包括与锁相环(PLL)耦合的晶体振荡器。实施例从阶段904开始，通过将PLL设置为啁啾模式，使得将PLL的VCO的控制电压输入配置为由扫描电压调节。一些实施例从阶段902开始，通过在时钟系统处于睡眠模式时，接收用于启动时钟系统的热唤醒例程的指令。在这样的实施例中，可以响应于接收指令，来执行在阶段904将PLL设置为啁啾模式。

实施例可以在PLL处于啁啾模式的情况下，继续执行阶段908-920。在阶段908，实施例可以获取用于VCO的保留的粗码。该保留的粗码可以预先确定为在晶体振荡器的先前唤醒例程中使用的最终的粗码，由此最终的粗码对应于VCO的粗调输出频率，其接近在晶体振荡器的稳态操作时由晶体振荡器输出的参考频率的预定倍数(例如，6)。例如，VCO的粗调输出频率接近所述晶体振荡器的稳态操作时所述参考频率的预定倍数以在所述参考频率的预定倍数的5％(或1％或2％等)变化以内。作为一个示例，粗调输出频率约为194MHz，并且参考频率的预定倍数是192MHz(6*32MHz)，使得粗调输出频率在参考频率的预定倍数的大约1-2％的变化范围内。先前的唤醒例程可以是冷唤醒例程或热唤醒例程。在一些实施方式中，保留的粗码存储在与PLL耦合的数字锁相环(DPLL)的始终开启域中。例如，PLL包括与晶体振荡器耦合的CPLL部分以及用于粗调CPLL部分的VCO的DPPL部分。在这样的实施方式中，在阶段908获取保留的粗码可以包括从DPLL的始终开启域中重新调用保留的粗码。

在阶段912，实施例可以根据粗调输出频率应用保留的粗码以调谐由VCO生成的PLL输出信号的PLL输出频率。在阶段916，实施例可以以啁啾频率输出(例如，通过PLL向晶体振荡器)啁啾信号，该啁啾信号由VCO频率除以预定倍数得到以接近参考频率。在阶段920，实施例可以在预定电压范围内扫描扫描电压，从而在包括晶体振荡器的目标激励频率的频率范围内扫描啁啾频率，使得以目标激励频率输出啁啾信号来激励晶体振荡器以参考频率振荡。

在阶段924，实施例可以响应于检测到晶体振荡器的稳态操作而将PLL设置为操作模式，使得在正常操作模式中，VCO的控制电压由PLL的反馈环路调节，作为以参考频率接收晶体振荡器的参考时钟信号的函数。在一些实施方式中，当PLL处于操作模式时，方法900可以通过启用DPLL的迭代调谐例程来更新保留的粗码。例如，然后更新的粗码可以用作后续唤醒例程中保留的粗码。

应当理解，当元件或组件在本文中被称为“连接到”或“耦合到”另一元件或组件时，它可以连接或耦合到另一元件或组件，或者也可以存在中间元件或组件。相比之下，当元件或组件被称为“直接连接到”或“直接耦合到”另一元件或组件时，则它们之间不存在中间元件或组件。应当理解，尽管这里可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件，但是这些元件、组件、区域不应受这些术语的限制。这些术语仅用于将一个元件、组件与另一个元件、组件区分开来。因此，在不脱离本发明的教导的情况下，下面讨论的第一元件、组件可以被称为第二元件、组件。如本文所使用的，术语“逻辑低”、“低状态”、“低电平”、“逻辑低电平”、“低”或“0”可互换使用。术语“逻辑高”、“高状态”、“高电平”、“逻辑高电平”、“高”或“1”可互换使用。

如本文所用的，术语“一”、“一个”和“该”可包括单数和复数参考。将进一步理解，当在本说明书中使用时，术语“包括”、“包含”、“具有”及其变体，指定所述特征、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其他特征、步骤、操作、元件、组件和/或其组合。相比之下，在本说明书中使用的术语“由...组成”指定所述特征、步骤、操作、元件和/或组件，并且排除了附加特征、步骤、操作、元件和/或组件。此外，如本文所使用的，词语“和/或”可以指代并涵盖一个或多个相关所列项目的任何可能组合。

虽然本文参考示例性实施例描述了本发明，但是并不旨在从限制意义上来解释本说明书。相反，示例性实施例的目的是使本领域技术人员更好地理解本发明的精神。为了不模糊本发明的范围，省略了众所周知的工艺和制造技术的许多细节。参考说明书后，对于本领域技术人员来说，对示例性实施例以及其他实施例的各种修改是显而易见的。因此，所附权利要求旨在涵盖任何这样的修改。

此外，可以有利地使用本发明的优选实施例的一些特征而无需相应地使用其他特征。因此，前面的描述应该被认为仅仅是对本发明原理的说明，而不是对其的限制。本领域技术人员将理解落入本发明范围内的上述实施例的变型。因此，本发明不限于上面讨论的特定实施例和图示，而是由所附权利要求及其等同物进行限制。

Claims

1.一种快速唤醒时钟系统的方法，所述时钟系统具有与锁相环PLL耦合的晶体振荡器，所述方法包括：

将所述PLL设置为啁啾模式，从而将所述PLL的压控振荡器VCO的控制电压输入配置为由扫描电压调节；

当所述PLL处于所述啁啾模式时：

获取用于所述VCO的保留的粗码，所述保留的粗码先前被确定为在所述晶体振荡器的先前唤醒例程中使用的最终的粗码，所述最终的粗码对应于所述VCO的粗调输出频率，所述粗调输出频率接近由所述晶体振荡器在所述晶体振荡器的稳态操作时输出的参考频率的预定倍数；

根据所述粗调输出频率，应用所述保留的粗码以调谐所述VCO生成的PLL输出信号的PLL输出频率；

由所述PLL以啁啾频率向所述晶体振荡器输出啁啾信号，所述啁啾频率由所述VCO频率除以预定倍数得到以接近所述参考频率；以及

在预定电压范围内扫描所述扫描电压，从而在包括所述晶体振荡器的目标激励频率的频率范围内扫描所述啁啾频率，使得以所述目标激励频率输出所述啁啾信号激励所述晶体振荡器以所述参考频率进行振荡；和

响应于检测到所述晶体振荡器的稳态操作，将所述PLL设置为操作模式，使得在所述正常操作模式中，所述VCO的控制电压由所述PLL的反馈环路调节，作为以所述参考频率接收来自所述晶体振荡器的参考时钟信号的函数。

2.根据权利要求1所述的方法，还包括：

在所述时钟系统处于睡眠模式时，接收用于启动所述时钟系统的热唤醒例程的指令，

其中，响应于接收所述指令，执行将所述PLL设置为所述啁啾模式。

3.根据权利要求1所述的方法，其中：

将所述保留的粗码存储在与所述PLL耦合的数字锁相环DPLL的始终开启域中；以及

所述获取包括从所述DPLL的始终开启域重新调用所述保留的粗码。

4.根据权利要求3所述的方法，还包括：

通过启用与所述PLL耦合的数字锁相环DPLL的迭代调谐例程，在所述PLL处于所述正常操作模式下，更新所述保留的粗码。

5.根据权利要求1所述的方法，其中，所述先前唤醒例程是冷唤醒例程。

6.根据权利要求1所述的方法，其中，所述VCO的粗调输出频率接近所述晶体振荡器的稳态操作时所述参考频率的预定倍数以在所述参考频率的预定倍数的5％变化以内。

7.根据权利要求1所述的方法，其中，所述预定倍数是6。

8.一种具有快速振荡器唤醒的时钟信号生成系统，所述系统包括：

锁相环PLL，所述PLL包括：

参考输入，用于与晶体振荡器的参考输出耦合，以参考频率接收来自所述晶体振荡器的参考时钟信号；

反馈环路，用于生成PLL输出信号作为预定倍数的所述参考时钟信号，所述反馈环路包括环路调节块和压控振荡器VCO块，由所述VCO块以PLL输出频率生成所述PLL输出信号作为控制电压输入的函数；

啁啾输出，用于将啁啾信号传送到所述晶体振荡器的啁啾输入，使得所述啁啾信号具有啁啾频率，所述啁啾频率由PLL输出信号的PLL输出频率除以所述预定倍数以接近所述参考时钟信号；和

模式选择器，用于在啁啾模式和操作模式之间进行选择，使得：

当所述模式选择器处在所述啁啾模式下，所述控制电压输入与扫描电压耦合，使得所述PLL输出频率是保留的粗码和所述扫描电压的函数，并且在预定电压范围内扫描所述扫描电压使得所述啁啾频率在包括所述晶体振荡器的目标激励频率的频率范围内进行扫描，所述保留的粗码预先确定为在所述PPL的先前唤醒例程中使用的最终的粗码，使得所述最终的粗码对应于所述VCO块的粗调输出频率，所述VCO块的粗调输出频率接近在所述晶体振荡器的稳态操作时所述参考时钟信号的所述预定倍数；和

在所述模式选择器处于所述操作模式时，所述控制电压输入与所述环路调节块耦合，使得所述PLL输出频率是所述参考频率的函数。

9.根据权利要求8所述的系统，还包括：

所述晶体振荡器，具有与所述PLL的参考输入耦合的所述参考输出，以及与所述PLL的所述啁啾输出耦合的所述啁啾输入。

10.根据权利要求8所述的系统，其中，所述PLL还包括：

分频器块，用于生成作为所述PLL输出信号的函数的反馈信号，使得所述反馈信号具有由所述PLL输出信号的所述频率除以所述预定倍数得到的反馈频率，所述分频器块还向所述环路调节块传送所述反馈信号。

11.根据权利要求10所述的系统，其中，所述啁啾信号是所述反馈信号。

12.根据权利要求8所述的系统，其中：

所述模式选择器包括多路复用器，所述多路复用器具有与所述扫描电压耦合的第一控制输入、与所述环路调节块耦合的第二控制输入、与所述VCO块的所述控制电压耦合的控制输出、以及选择器输入，

使得当所述选择器输入处于第一状态时，所述多路复用器将所述第一控制输入与所述控制输出耦合，并且当所述选择器输入处于第二状态时，所述多路复用器将所述第二控制输入与所述控制输出耦合。

13.根据权利要求8所述的系统，其中，所述PLL还包括：

数字锁相环DPLL，用于通过迭代多个候选粗码来生成所述保留的粗码，以确定所述候选粗码中的一个对应于所述VCO块的所述粗调输出频率，所述VCO块的所述粗调输出频率最接近在所述晶体振荡器的稳态操作时的所述参考时钟信号的预定倍数。

14.根据权利要求13所述的系统，其中：

所述DPLL具有始终开启域，所述始终开启域中存储有所述保留的粗码，并且在所述模式选择器处于所述啁啾模式时，从所述DPLL的所述始终开启域获取所述保留的粗码。

15.根据权利要求13所述的系统，其中，当所述模式选择器处于所述操作模式时：

所述DPLL还通过重新迭代所述多个候选粗码来更新所述保留的粗码，以确定所述候选粗码中的更新的一个对应于所述VCO块的所述粗调输出频率，所述粗调输出频率最接近在所述晶体振荡器的稳态操作时的所述参考时钟信号的预定倍数。

16.根据权利要求8所述的系统，其中，所述环路调节块包括：

相位频率检测器，用于生成比较信号作为比较所述参考时钟信号和反馈信号的函数，所述反馈信号为所述PLL输出信号的函数；和

环路滤波器，用于生成控制输出信号作为所述比较信号的函数，

其中，在所述模式选择器处于所述操作模式的情况下，所述控制电压输入由所述控制输出信号驱动。

17.根据权利要求8所述的系统，其中，所述先前唤醒例程是冷唤醒例程。

18.根据权利要求8所述的系统，其中，所述VCO块的粗调输出频率接近所述晶体振荡器的稳态操作时所述参考频率的预定倍数以在所述参考频率的预定倍数的5％变化以内。

19.根据权利要求8所述的系统，其中所述预定倍数是6。

20.一种用于快速唤醒时钟系统的系统，所述时钟系统具有与锁相环PLL耦合的晶体振荡器，所述系统包括：

处理器；

处理器可读存储器，其上存储有指令，所述指令在被执行时使所述处理器执行包括以下的步骤：

接收唤醒指令以将所述时钟系统从睡眠模式唤醒；

响应于所述唤醒指令，将所述PLL设置为啁啾模式，

从而执行：

将保留的粗码应用于所述VCO，以将由所述VCO生成的PLL输出信号的PLL输出频率调谐到粗调输出频率，所述粗调输出频率先前被确定为接近由所述晶体振荡器在所述晶体振荡器稳态操作时输出的参考频率的预定倍数；

配置所述PLL的压控振荡器VCO的控制电压输入以由扫描电压调节；和

在预定电压范围内扫描所述扫描电压，从而在包括所述晶体振荡器的目标激励频率的频率范围内扫描啁啾信号的啁啾频率，所述啁啾频率由所述VCO频率除以所述预定倍数以接近所述参考频率，使得由所述PPL以所述目标激励频率向所述晶体振荡器输出所述啁啾信号激励所述晶体振荡器以所述参考频率进行振荡；和

响应于检测到所述晶体振荡器的稳态操作，将所述PLL设置为操作模式，从而将所述VCO的控制电压配置为由所述PLL的反馈环路调节，作为以所述参考频率接收来自所述晶体振荡器的参考时钟信号的函数。