CN109841502A - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN109841502A
CN109841502A CN201811251209.XA CN201811251209A CN109841502A CN 109841502 A CN109841502 A CN 109841502A CN 201811251209 A CN201811251209 A CN 201811251209A CN 109841502 A CN109841502 A CN 109841502A
Authority
CN
China
Prior art keywords
layer
unit
photoresist
trunk polymer
polymer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811251209.XA
Other languages
English (en)
Inventor
张简玉琳
陈建志
郑雅如
张庆裕
林进祥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN109841502A publication Critical patent/CN109841502A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09D—COATING COMPOSITIONS, e.g. PAINTS, VARNISHES OR LACQUERS; FILLING PASTES; CHEMICAL PAINT OR INK REMOVERS; INKS; CORRECTING FLUIDS; WOODSTAINS; PASTES OR SOLIDS FOR COLOURING OR PRINTING; USE OF MATERIALS THEREFOR
    • C09D125/00—Coating compositions based on homopolymers or copolymers of compounds having one or more unsaturated aliphatic radicals, each having only one carbon-to-carbon double bond, and at least one being terminated by an aromatic carbocyclic ring; Coating compositions based on derivatives of such polymers
    • C09D125/02—Homopolymers or copolymers of hydrocarbons
    • C09D125/04—Homopolymers or copolymers of styrene
    • C09D125/06—Polystyrene
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09D—COATING COMPOSITIONS, e.g. PAINTS, VARNISHES OR LACQUERS; FILLING PASTES; CHEMICAL PAINT OR INK REMOVERS; INKS; CORRECTING FLUIDS; WOODSTAINS; PASTES OR SOLIDS FOR COLOURING OR PRINTING; USE OF MATERIALS THEREFOR
    • C09D125/00—Coating compositions based on homopolymers or copolymers of compounds having one or more unsaturated aliphatic radicals, each having only one carbon-to-carbon double bond, and at least one being terminated by an aromatic carbocyclic ring; Coating compositions based on derivatives of such polymers
    • C09D125/02—Homopolymers or copolymers of hydrocarbons
    • C09D125/16—Homopolymers or copolymers of alkyl-substituted styrenes
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09D—COATING COMPOSITIONS, e.g. PAINTS, VARNISHES OR LACQUERS; FILLING PASTES; CHEMICAL PAINT OR INK REMOVERS; INKS; CORRECTING FLUIDS; WOODSTAINS; PASTES OR SOLIDS FOR COLOURING OR PRINTING; USE OF MATERIALS THEREFOR
    • C09D125/00—Coating compositions based on homopolymers or copolymers of compounds having one or more unsaturated aliphatic radicals, each having only one carbon-to-carbon double bond, and at least one being terminated by an aromatic carbocyclic ring; Coating compositions based on derivatives of such polymers
    • C09D125/18—Homopolymers or copolymers of aromatic monomers containing elements other than carbon and hydrogen
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09D—COATING COMPOSITIONS, e.g. PAINTS, VARNISHES OR LACQUERS; FILLING PASTES; CHEMICAL PAINT OR INK REMOVERS; INKS; CORRECTING FLUIDS; WOODSTAINS; PASTES OR SOLIDS FOR COLOURING OR PRINTING; USE OF MATERIALS THEREFOR
    • C09D133/00—Coating compositions based on homopolymers or copolymers of compounds having one or more unsaturated aliphatic radicals, each having only one carbon-to-carbon double bond, and at least one being terminated by only one carboxyl radical, or of salts, anhydrides, esters, amides, imides, or nitriles thereof; Coating compositions based on derivatives of such polymers
    • C09D133/04—Homopolymers or copolymers of esters
    • C09D133/06—Homopolymers or copolymers of esters of esters containing only carbon, hydrogen and oxygen, the oxygen atom being present only as part of the carboxyl radical
    • C09D133/10—Homopolymers or copolymers of methacrylic acid esters
    • C09D133/12—Homopolymers or copolymers of methyl methacrylate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Materials Engineering (AREA)
  • Wood Science & Technology (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials For Photolithography (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明实施例提供一种半导体装置的制造方法，包括形成一底层(underlying)结构；形成一表面接枝层于底层结构上；以及形成一光刻胶层于表面接枝层上。其中，表面接枝层包括一涂布材料，包括：一主链聚合物；一表面接枝单元，与主链聚合物的一端耦合；以及一黏着单元，不同于表面接枝单元且耦合至主链聚合物作为一侧链。

Description

半导体装置的制造方法
技术领域
本发明实施例是关于半导体装置的制造方法，且特别涉及一种光刻胶图案化的方法和材料。
背景技术
随着半导体工业进入纳米技术工艺节点以追求更高的装置密度、更高的性能、和更低的成本，制造和设计问题带来的挑战变得更大。光刻操作是半导体工艺中的关键操作之一。
发明内容
根据本发明的一实施例，提供一种半导体装置的制造方法，包括：形成一底层(underlying)结构；形成一表面接枝层于底层结构上；以及形成一光刻胶层于表面接枝层上。其中，表面接枝层包括一涂布材料，包括：一主链聚合物；一表面接枝单元，与主链聚合物的一端耦合；以及一黏着单元，不同于表面接枝单元且耦合至主链聚合物作为一侧链。
根据本发明的另一实施例，提供一种半导体装置的制造方法，包括：形成一底层结构；形成一第一层于底层结构上；形成一第二层于第一层上，第二层包括一硅基材料；形成一表面接枝层于第二层上；以及形成一光刻胶层于表面接枝层上。其中，表面接枝层包括一涂布材料，包括：一主链聚合物；一表面接枝单元，与主链聚合物的一端耦合；以及一黏着单元，不同于表面接枝单元且耦合至主链聚合物作为一侧链。
又根据本发明的另一实施例，提供一种涂布材料，包括：一主链聚合物；一表面接枝单元，与主链聚合物的一端耦合；以及一黏着单元，不同于表面接枝单元且耦合至主链聚合物作为一侧链。
为让本发明实施例的上述和其他目的、特征、和优点能更明显易懂，下文特举出一些实施例，并配合说明书附图，作详细说明。
附图说明
图1A和1B为根据本发明一些实施例示出一涂布材料的概念结构。
图2A和2B为根据本发明一些实施例示出一涂布材料的概念结构。
图3A、3B、3C、3D示出各种极性切换单元。
图4为根据本发明一实施例示出循序(sequential)半导体装置制造方法的各种阶段之一。
图5为根据本发明一实施例示出循序半导体装置制造方法的各种阶段之一。
图6为根据本发明一实施例示出循序半导体装置制造方法的各种阶段之一。
图7为根据本发明一实施例示出循序半导体装置制造方法的各种阶段之一。
图8为根据本发明一实施例示出循序半导体装置制造方法的各种阶段之一。
附图标记说明
A～黏着单元
B～辅助有机单元/耐蚀刻基团
C～酸成分和/或酸淬灭剂
D～氟基化合物
G～表面接枝单元
P～极性切换单元
10～基板
15～底层结构
22～第一层间介电(ILD)层
24～蚀刻停止层
26～第二层间介电层
28～硬掩模层
30～多层结构
32～底层
34～中间层
36～表面接枝层
38～光刻胶层。
具体实施方式
本发明实施例可配合附图及详细说明阅读以便了解。要强调的是，依照工业上的标准实施，各个部件(feature)并未按照比例绘制。事实上，为了清楚地讨论，可能任意的放大或缩小各个部件的尺寸。
可理解以下公开的内容提供许多不同的实施例或是例子来实施本发明实施例的不同部件。以下描述具体的组件及其排列的例子以简化本发明实施例。当然这些仅是例子且不该以此限定本发明实施例的范围。例如，尺寸和组件并不限于所公开的范围和数值，但可取决于工艺条件和/或所需的装置性质。此外，在描述中提及第一个组件形成于第二个组件之上时，其可能包括第一个组件与第二个组件直接接触的实施例，也可能包括两者之间有其他组件形成而没有直接接触的实施例。为简明起见，各部件可依不同比例任意绘制。
此外，其中可能用到与空间相关的用词，像是“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些关系词为了便于描述附图中一个(些)组件或特征与另一个(些)组件或特征之间的关系。这些空间关系词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。此外，用词“由…组成(made of)”可意味着“包括(comprises)”或“由…组成(consisting of)”。
半导体装置包括内连接结构，所述内连接结构包括多个具有导电图案的图案(导线)层并将一部分晶粒中的各部件内连接至晶粒的其他部件。在各实施例中，内连接结构是由导电材料(像是金属)形成，且半导体装置包括数个内连接层。在一些实施例中，金属内连接线将晶体管阵列连接至其他阵列或其他部件。
不同层中的内连接层图案也通过在一个或多个在内连接层之间垂直延伸的导孔(vias)彼此耦合。在一些实施例中，内连接层图案与外部特征耦合，并且可以表示位线、信号线、字线、以及各种输入/输出连接。在本发明一些实施例中，每一个内连接结构是由一镶嵌工艺形成，一层金属间介电(inter-metal dielectric；IMD)层沉积于其中，以导电材料(例如：铜或铝或各种合金)填充并形成沟槽和导孔，且通过化学机械研磨(CMP)使表面平坦化，但在其他实施例中使用其他图案化技术。
可受益于本发明一个或多个实施例的装置示例为半导体装置。半导体装置包括一鳍式场效应晶体管(FinFET)和其他MOS晶体管。其他类型的晶体管，像是环栅(gate-all-around；GAA)FET也受益于本发明实施例。半导体装置可还包括一静态随机存取存储器(SRAM)和/或其他逻辑电路，像是电阻器、电容器和电感器的被动组件，以及主动组件。半导体装置可包括多个可内连接的半导体装置(例如：晶体管)。然而，可理解的是，除了特别声明外，本发明不应限于特定类型的装置。
当使用包括三维鳍状结构的FinFET时，会在层间介电(inter-layer dielectric；ILD)层上导致不均匀性，这会影响光刻操作的性能。为了解决这些问题，已经开发出多层光刻胶图案化系统(resist patterning system)。
在多层光刻胶图案化系统中，三层光刻胶图案化系统使用一底层、一中间层、和一光刻胶层。随着图案的临界尺寸不断地缩小，光刻性能变差。例如，光刻胶(resist)残渣、光刻胶剥落、光刻胶图案崩陷是待解决的主要问题。
在本发明实施例中，黏着促进层提供于光刻胶图案和中间层之间。特别地，当中间层是由硅基材料组成时，黏着促进层可提升中间层和光刻胶图案之间的光刻胶黏着性(resist adhesion)。
在本发明实施例中，比起三层系统，在光刻胶层和具有高蚀刻选择性的薄沉积中间层之间具有一表面接枝层的四层(terea-layer)(例如：四层)系统可为光刻胶提供更多的蚀刻预算。此外，预期表面接枝前驱(priming)材料提供像是表面修饰的功能，且比起旋涂材料对蚀刻加载控制具有更好的一致性。
图1A和1B为根据本发明一些实施例示出当光刻胶为正型显影光刻胶时，一涂布材料的概念结构，而图2A和2B为根据本发明一些实施例示出当光刻胶为负型显影光刻胶时，一涂布材料的概念结构。
黏着促进层为一涂布材料且包括由涂布方法形成的一有机材料。涂布材料包括一主链聚合物、与主链聚合物耦合的一表面接枝单元、以及与主链聚合物耦合的一黏着单元，如图1A至2B所示。
对于正型显影光刻胶和负型显影光刻胶而言，在一些实施例中，主链聚合物包括选自由聚甲基丙烯酸甲酯(poly-methyl methacrylate；PMMA)、聚苯乙烯(polystyrene；PS)、和聚羟基苯乙烯(polyhydroxystyrene；PHS)所组成群中的至少一种聚合物。可利用其他包含芳香环的有机聚合物。主链聚合物包括与其耦合的各种功能单元(functionalunits)。在一些实施例中，主链聚合物的分子量在大约1000至大约20000的范围内。
其中一个功能单元为一表面接枝单元G。表面接枝单元可为自交联(self-crosslinked)或与中间层的一表面材料交联以用于性能控制。例如，可通过表面接枝单元提高耐溶剂性。在一些实施例中，表面接枝单元G包括选自由-NH、-OH、-SH、和-COOH所组成群中的一种。在一些特定实施例中，表面接枝单元G与主链聚合物的一端耦合，如图1A至2B所示。
另一个功能单元为一黏着单元A，其促进中间层和光刻胶图案之间的黏着强度。在一些实施例中，黏着单元包括选自由酮(R1-O-R2)、醚(R1-(C＝O)-R2)、酰胺(R1-(C＝O)-NH2或R1-(C＝O)-NH-R2)、羧酸(R1-COOH)、及醇(R1-OH)所组成群中的一个或多个单元。R1和R2独立地包括H、甲基、乙基、丙基、异丙基、丁基、叔丁基、戊基、环戊基、己基、或环己基。结构的每个位置上的R1和R2可以相同或不同。在一些特定的实施例中，黏着单元A耦合至主链聚合物作为一侧链，如图1A至2B所示。
对于与负型显影光刻胶一起使用的涂布材料，如图2A和2B所示，涂布材料进一步包括耦合至主链聚合物作为一侧链的极性切换单元(polarity switching unit)P。极性切换单元P包括一酸不稳定单元(acid labile unit；ALU)。例如，可使用图3A中所示的化合物、图3B中所示的1,2-烷基-环戊基(1,2alkyl-cyclopentyl)、图3C中所示的1,2-烷基-环己基(1,2alkyl-cyclohexyl)、和/或图3D所示的1,2-烷基-金刚烷基(1,2alkyl-admantyl)。图3B～3D中的R3包括甲基、乙基、丙基、异丙基、丁基、叔丁基、戊基、环戊基、己基、或环己基的一种。在其他实施例中，极性切换单元是选自由t-BOC保护的聚羟基苯乙烯(polyhydroxystyrene)、甲基丙烯酸甲基金刚烷基酯(methyl adamantyl methacrylate；MAdMA)、乙基金刚烷基甲基丙烯酸酯(ethyl adamantyl methacrylate；EAdMA)、及丙基金刚烷基甲基丙烯酸酯(propyl adamantyl methacrylate；PAdMA)所组成群中的至少一种。
对于正型显影光刻胶和负型显影光刻胶两者而言，涂布材料进一步包括耦合至主链聚合物作为侧链的一酸性成分和/或一酸淬灭剂(quencher)C，如图1A至2B所示。酸性成分包括例如：三苯基锍盐(triphenylsulfonium)、全氟丁基磺酸盐(nonaflate)、和/或三氟甲磺酸盐(triflate)。酸淬灭剂包括像是胺的化合物，包括：多胺，像是二胺、三胺、或四胺，以及季铵化合物、三烷基铵化合物、酰胺、脲、tBOC封闭(tBOC-blocked)的胺、或其类似物。在一些实施例中，酸淬灭剂包括例如：n-Boc-吡咯、1,8-二吖双环[5.4.0]十一-7-烯(1,8-diazabicyclo[5,4,0]undec-7-ene)、和/或1,5-二氮杂双环[4,3,0]壬-5-烯(1,5-diazabicyclo[4,3,0]non-5-ene)。酸性成分和酸淬灭剂可为正常型、热反应型、和/或光反应型。
涂布材料还包括一种或多种促进耐蚀刻性(etching resistivity)和/或黏着强度的辅助有机单元B。辅助有机单元B可与主链聚合物耦合作为一侧链，并且包括金刚烷基(adamantantyl)、次苄基(benzenyl)、和/或降莰烯(norbornene)中的一种或多种。
在一些实施例中，耐蚀刻基团(etching resistance group)B包括像是硅、氮化硅、Ti、TiN、Al、氧化铝、及SiON的无机材料。无机材料可以作为细颗粒包含在内。
此外，在一些实施例中，涂布材料还包括表面活性剂和/或氟基化合物D，其可帮助涂布均匀性和表面张力的控制。在一些实施例中，表面活性剂和/或氟基化合物D并未与主链聚合物耦合。化合物D包括1H,1H,2H-全氟-1-己烯(1H,1H,2H-Perfluoro-1-hexene)和2-(全氟烷基)硬脂酸乙酯(2-(Perfluoroalkyl)ethyl stearate)的一种或多种。
将具有上述功能单元和/或一种或多种添加剂的主链聚合物溶解在溶剂中。溶剂包括例如：乙二醇醚，像是2-甲氧基乙基醚(二甘醇二甲醚)、乙二醇单甲基醚、和丙二醇单甲基醚；丙二醇单甲醚乙酸酯；乳酸盐，像是乳酸甲酯和乳酸乙酯；丙酸酯，像是丙酸甲酯、丙酸乙酯、乙氧基丙酸乙酯、和甲基-2-羟基异丁酸酯；赛珞苏酯(cellosolve esters)，像是乙酸甲赛璐苏(methyl cellosolve acetate)；芳香烃，像是甲苯和二甲苯；及酮，像是丙酮、甲基乙基酮、环己酮、和2-庚酮。可以使用两种或多种溶剂。在一些实施例中，溶剂的含量在大约80wt％至99wt％的范围内，以涂布材料的总重量为基准。在一些实施例中，涂布材料的黏度在大约0.2厘泊至大约3000厘泊的范围内。相对于表面接枝单元G、黏着单元A、极性切换单元P、辅助有基单元B、酸性成分和/或酸淬灭剂C、及表面活性剂和/或氟基化合物D的总合(G+A+P+B+C+D)，表面接枝单元G的含量在大约10wt％至90wt％的范围内。相对于G+A+P+B+C+D的总合，黏着单元A的含量在大约10wt％至90wt％的范围内。相对于G+A+P+B+C+D的总合，极性切换单元P、辅助有机单元B、酸性成分和/或酸淬灭剂C、及表面活性剂和/或氟基化合物D的含量分别在大约0wt％至80wt％的范围内。
图4～8为根据本发明一实施例示出半导体装置制造方法的各种阶段。可理解的是，可以在图4～8所示的工艺之前、期间、和之后提供附加的操作，且对于该方法附加的实施例，以下所述的一些操作可被置换或删除。操作/工艺的顺序可以互换。
半导体装置包括内连接结构，所述内连接结构包括多个具有导电图案的图案(导线)层以及多个接触孔/导孔用以将半导体芯片(晶粒)中的一部分/部件连接至芯片的其他部分/部件。在各实施例中，内连接和导孔结构是由导电材料(像是金属)形成，且半导体装置包括数个内连接层。
不同层中的内连接层图案也通过在一个或多个在内连接层之间垂直延伸的导孔(vias)彼此耦合。在一些实施例中，内连接层图案与外部特征耦合，并且可以表示位线、信号线、字线、以及各种输入/输出连接。在本发明一些实施例中，每一个内连接结构是由一镶嵌工艺形成，一层金属间介电(IMD)层沉积于其中，以导电材料(例如：铜或铝或各种合金)填充并形成沟槽和导孔，且通过化学机械研磨(CMP)使表面平坦化，但在其他实施例中使用其他图案化技术。由于光刻工艺的解析极限(resolution limit)，使用多个图案化光刻工艺来形成密集排列的内连接和/或导孔。
在光刻操作中，由于紧密的焦点界线(focus margin)，底(underlying)层/结构的平坦度为关键。因此，当底层/结构不平坦时，有必要在施加光刻胶之前以一个或多个平坦化层使不平坦性平坦化。
如图4所示，底层结构15位于一底层(underlying layer)之上。在一些实施例中，底层为一基板10。在一实施例中，基板10为一硅基板。或者，基板可包括另一种元素半导体，像是锗；一化合物半导体，包括像是SiC和SiGe的第IV-IV族化合物半导体、像是GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP的第III-V族化合物半导体；或前述的组合。也可使用像是非晶Si或非晶SiC、或像是氧化硅的绝缘材料的非晶质(amorphous)基板作为基板。基板可包括已经适当地掺杂有杂质(例如，p-型或n-型导电性)的各种区域。
底层结构15包括各种装置、结构、层和/或组件。底层装置的例子可包括静态随机存取存储器(SRAM)和/或其他逻辑电路，像是电阻器、电容器和电感器的被动组件，以及像是P-沟道场效应晶体管(PFET)、N-沟道FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管的主动组件，例如：FinFET、双极性接面晶体管(BJT)、高电压晶体管、高频率晶体管、其他存储单元、及前述的组合。半导体装置可包括多个可内连接的半导体装置(例如：晶体管)。然而，可理解的是，本发明不限于特定类型的装置。
这些底层装置被一个或多个第一层间介电(ILD)层22覆盖。第一层间介电层22包括：氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂硅酸盐玻璃(FSG)、或低介电常数(low-k)介电材料、或任何其他合适的介电材料。可以通过化学气相沉积(CVD)或其他合适的成膜工艺形成第一层间介电层。所形成的第一层间介电层可以经历平坦化工艺，像是回蚀刻工艺和/或化学机械研磨工艺。
在形成第一层间介电层22之后，在第一层间介电层22之上形成一蚀刻停止层24。蚀刻停止层24包括任何已知的蚀刻停止材料，包括但不限于：氧化硅、氮化硅、氮氧化硅、氧化铝、氮化铝、氟化铝、氮化钛、氧化钽、氟化镁、和钛硅氮化物。在一些实施例中，蚀刻停止层24的厚度在大约1nm至大约10nm的范围内。可以通过化学气相沉积(CVD)、原子层沉积(ALD)、或任何其他合适的成膜方法形成蚀刻停止层24。
此外，在蚀刻停止层24之上形成一第二层间介电层26。在一些实施例中，第二层间介电质26是由低介电常数介电材料组成。所述“低介电常数(low-k)”材料是指介电常数小于SiO2的介电常数(大约3.9)的材料。合适的低介电常数介电材料包括基本上为陶瓷聚合物的可流动氧化物，像是氢硅倍半氧烷(hydrogen silsesquioxane；HSQ)。HSQ-型可流动氧化物由于其流动性和填充小型开口的能力而用于金属导线之间的间隙填充。附加的低介电常数介电质包括有机低介电常数材料，通常具有大约2.0至大约3.8的介电常数。有机低介电常数材料包括：聚(芳香)醚(poly(arylene)ether)、BCB(二乙烯基硅氧烷双苯并环丁烯；divinylsiloxane bis-benzocyclobutene)、和有机掺杂二氧化硅玻璃(organic-dopedsilica glasses；OSG)(也称为碳掺杂玻璃)。其他合适类型的低介电常数介电质是氟掺杂硅酸盐玻璃(fluorine-doped silicate glasses；FSG)和SiCOH。FSG包括由前驱气体SiF4、SiH4、和N2O形成的介电质以及由前驱气体SiF4、四乙氧基硅烷(TEOS)、和O2形成的介电质。由TEOS和SiF4形成的介电质被称为氟化TEOS或FTEOS。在一些实施例中，第二层间介电层26的厚度在大约10nm至大约100nm的范围内。
此外，在第二层间介电层之上形成一硬掩模层28。硬掩模层28包括一绝缘材料，像是氧化硅、氮化硅、或像是TiN或TaN的金属基材料。在一些实施例中，硬掩模层28的厚度在大约1nm至大约10nm的范围内。
此外，在一些实施例中，在硬掩模层28之上形成一抗反射层(未示出)，以在随后的工艺步骤期间改善光刻图案的保真度。在一些特定实施例中，抗反射层是包括一有机材料的无氮抗反射材料。在其他实施例中，抗反射层包括TiN。在一些实施例中，抗反射涂层的厚度在大约1nm至大约10nm的范围内。在一些实施例中，使用TiN层作为硬掩模层和抗反射层。
在形成硬掩模层28(和抗反射涂层)之后，在硬掩模层28(和抗反射涂层)之上形成多层结构30，如图4所示。多层结构30包括一底层32、一中间层34、和一表面接枝层36。
在一些实施例中，底层32是由一有机材料组成。有机材料可包括多个未交联的单体或聚合物。通常，底层32可包含可图案化和/或具有经调整以提供抗反射性能的组成物的材料。用于底层32的示例性材料包括碳主链聚合物(carbon backbone polymer)。底层32用于使结构平坦化，因为底层结构可能不均匀，这取决于在基板10上形成的底层结构15的结构。在一些实施例中，通过一旋涂工艺形成底层32。在其他实施例中，通过另一种合适的沉积工艺形成底层32。在一些实施例中，底层32的厚度在大约80nm至大约120nm的范围内。
中间层34可具有为光刻工艺提供抗反射性质和/或硬掩模性质的组成物。在一些实施例中，中间层34包括一含硅层(例如，硅硬掩模材料)。在一些实施例中，中间层34包括氧化硅(例如，旋涂玻璃(SOG))、氮化硅、氮氧化硅、多晶硅、和/或非晶硅。可通过旋涂工艺、化学气相沉积(CVD)、物理气相沉积(PVD)、和/或其它合适的沉积工艺形成中间层34。
在其他实施例中，中间层34包括一含硅聚合物。含硅聚合物包括一有机聚合物和一交联剂。在一些特定实施例中，含硅聚合物还包括发色团(染料)、光酸产生剂、碱淬灭剂、和/或碳氟化合物。中间层34可含有溶剂残留物。有机聚合物主链可为聚羟基苯乙烯(PHS)、聚甲基丙烯酸甲酯(PMMA)、聚醚、及前述的组合、及其他包含芳香环的有机聚合物。中间层34可为含硅聚合物的混合物或双层。在一些实施例中，两种或更多种含硅聚合物具有包含不同含硅单体的主链。中间层34可为含硅聚合物和不含硅的有机聚合物的混合物或双层。可通过旋涂法沉积含硅聚合物。在一些实施例中，使用两层不同的含硅聚合物层，并且在一较为亲水的含硅聚合物膜上形成一较为疏水的含硅聚合物膜。
中间层34可包括一耐蚀刻分子。耐蚀刻分子包括低的大西数(Onishi number)结构、双键、三键、硅、氮化硅、Ti、TiN、Al、氧化铝、和/或SiON。
使用于中间层34中的含硅聚合物包括交联基团。交联基团可以是有机的、无机的、或有机/无机基团的混合物，并且可通过化学或照射工艺被切断(cleaved)。有机和无机交联基团可通过在80℃至300℃加热而与光刻胶交联。该结构可为一非环状结构或一环状结构。环状结构可为一芳香族或一非芳香环，其可包含一功能单元，像是-I、-Br、-Cl、-NH2、-COOH、-OH、-SH、-N3、-S(＝O)-、烯烃、炔烃、亚胺、醚、乙烯基醚、缩醛(acetal)、半缩醛(hemiacetal)、酯、醛、酮、酰胺、砜、乙酸、氰化物、和/或丙二烯。在其他实施例中，交联基团为一酸不稳定基团，且交联键结可通过酸催化反应被切断。该结构可为一非环状结构或一环状结构。环状结构可为芳香族、及非芳香族的环，其可包含一官能基，像是-I、-Br、-Cl、-NH2、-COOH、-OH、-SH、-N3、-S(＝O)-、烯烃、炔烃、亚胺、醚、乙烯基醚、缩醛、半缩醛、酯、醛、酮、酰胺、砜、乙酸、氰化物、丙二烯。此外，在一些特定实施例中，交联基团为一光敏基团，且交联键结可通过照射工艺而裂解。在一些实施例中，交联基团为具有至少一个光敏官能基的C3-C20烷基基团，像是偶氮基团、烷基卤化物、亚胺、烯烃、炔烃、过氧化物、酮、醛、丙二烯、芳香族基团、或杂环基团。芳香族结构可为苯基、萘基、菲基(phenanthrenyl)、蒽基(anthracenyl)、非那烯基(phenalenyl)、及其他含有一至五元环的芳香族衍生物。
底层32和中间层34是由不同的材料组成，使得底层32和中间层34的光学性质和/或蚀刻性质彼此不同。在一些实施例中，当使用聚合物时，中间层34中的硅浓度大约为40mol％或更多，而在其他实施例中在大约40mol％至大约60mol％的范围内。
在形成中间层34之后，在中间层34之上形成表面接枝层36。将如上所述的涂布材料旋涂在中间层34上。在一些实施例中，表面接枝层36的厚度在大约1nm至大约10nm的范围内，而在其他实施例中在大约2nm至大约5nm的范围内。旋涂后，在大约80℃至300℃范围内的基板温度下进行烘烤操作。在一些实施例中，在旋涂之后，施加清洗步骤以移除未与中间层34耦合(表面接枝)的表面接枝层36的附加膜，使得单层的表面接枝层36保留在中间层34上。
用于正型显影光刻胶的表面接枝层36具有相对疏水的表面，其水滴接触角大于约40度。用于负型显影光刻胶的表面接枝层36具有相对亲水的表面，在曝光后具有小于约40度的水滴接触角。
接着，在表面接枝层36之上形成一光刻胶层38，如图4所示。用于光刻胶层38的光刻胶是化学增强光刻胶，且可为一正型光刻胶或一负型光刻胶。在一些实施例中，将光刻胶旋涂在表面接枝层36上之后，在大约80℃至120℃的基板温度下进行烘烤操作。
接下来，通过一掩模使光刻胶层38曝光于曝光光线/束。曝光光线/束可为深紫外(DUV)光，例如KrF准分子激光和ArF准分子激光、具有波长大约为13.5nm的极紫外(EUV)光、X射线、和/或电子束。在一些实施例中，施加多个曝光工艺。
图5示出经曝光的光刻胶被烘烤(曝光后烘烤)且由显影溶液显影、以及经实施后烘烤工艺之后的横截面。当使用正型化学增强光刻胶时，在曝光后烘烤过程中，通过曝光光线而从光刻胶中的光酸产生剂(photo acid generator；PAG)产生的酸将光刻胶中的酸可裂解聚合物裂解。在酸裂解聚合物后，聚合物变得更为亲水(即，可溶于水性显影剂中)。在聚合物变得更亲水后，聚合物不溶于有机溶剂，例如：乙酸正丁酯，但可溶于碱性溶液，例如：2.38％的氢氧化四甲铵(tetramethylammonium hydroxide；TMAH)溶液。
此外，因为表面接枝层36的表面接枝单元可与中间层34的表面交联，所以即使当光刻胶图案尺寸(例如：线宽)变小，例如在大约3nm至大约7nm的范围内时，也可以防止光刻胶图案剥落和/或崩陷的问题。此外，由于酸性成分(正型显影光刻胶)或酸淬灭剂(负型显影光刻胶)，所以可以防止光刻胶图案底部的光刻胶残渣。
在图案化光刻胶层之后，如图6所示，使用图案化光刻胶层作为蚀刻掩模，使用一个或多个蚀刻操作来图案化表面接枝层36和中间层34。在图案化操作之后，移除光刻胶层38。
此外，在一些实施例中，如图7所示，对每一层使用适当的蚀刻剂和蚀刻操作，将底层32和硬掩模层28进行图案化，并移除表面接枝层36。在一些实施例中，在移除表面接枝层36之后，使用图案化的中间层34作为一蚀刻掩模来图案化底层32和硬掩模层28。在其他实施例中，在蚀刻底层32和硬掩模层28的期间，当底层32和表面接枝层36是由有机材料组成时，表面接枝层36会被移除。在图案化操作之后，移除中间层34和底层32。
随后，如图8所示，使用图案化硬掩模28作为一蚀刻掩模，以适当的蚀刻操作来图案化第二层间介电层26、蚀刻停止层24、和第一层间介电层22。在图案化操作之后，移除硬掩模层28。
接着，通过像是Al、Cu、W、Co、或Ni的导电材料填充图案(例如，穿孔图案)。通过CVD、ALD、PVD、电镀、或任何其它合适的成膜方法沉积导电材料，然后通过CMP操作或回蚀操作使沉积的导电材料平坦化。可以理解的是，图8所示的结构经历进一步的CMOS工艺以形成各种特征，像是内连接导孔、内连接金属层、钝化层等。
此处描述的各种实施例或例子相对于现有技术提供了几项优点。在本发明实施例中，通过使用一表面接枝层，即使当光刻胶图案尺寸(例如线宽)较小时，也可以防止光刻胶图案剥落和/或崩陷。此外，可以改良在光刻和蚀刻操作中对于图案尺寸的控制。
根据本发明的一个方面，涂布材料包括一种包含一主链聚合物、与主链聚合物的一端耦合的一表面接枝单元、和不同于表面接枝单元且耦合至主链聚合物作为一个侧链的一黏着单元。在一个或多个前述或以下实施例中，表面接枝单元包括选自由-NH、-OH、-SH、和-COOH所组成群中的一种。在一个或多个前述或以下实施例中，表面接枝单元为-SH。在一个或多个前述或以下实施例中，黏着单元包括选自由酮、醚、酰胺、羧酸、和醇所组成群中的一个或多个单元。在一个或多个前述或以下实施例中，黏着单元耦合至主链聚合物作为一侧链。在一个或多个前述或以下实施例中，主链聚合物包括选自由聚甲基丙烯酸甲酯(PMMA)、聚苯乙烯(PS)、和聚羟基苯乙烯(PHS)所组成群中的至少一种。在一个或多个前述或以下实施例中，涂布材料还包括耦合至主链聚合物作为一侧链的一极性切换单元。极性切换单元是选自由t-BOC保护的聚羟基苯乙烯、甲基丙烯酸甲基金刚烷基酯(MAdMA)、乙基金刚烷基甲基丙烯酸酯(EAdMA)、和丙基金刚烷基甲基丙烯酸酯(PAdMA)所组成群中的至少一种。在一个或多个前述或以下实施例中，所述涂布材料进一步包括耦合至主链聚合物作为一侧链的酸性成分或酸淬灭剂。在一个或多个前述或以下实施例中，所述涂布材料还包括一表面活性剂。
根据本发明的另一方面，在半导体装置的制造方法中，形成一底层结构。形成一表面接枝于底层结构上。形成一光刻胶层于表面接枝层上。表面接枝层包括一涂布材料。涂布材料包括一主链聚合物、与主链聚合物的一端耦合的一表面接枝单元、和不同于表面接枝单元且耦合至主链聚合物作为一侧链的一黏着单元。在一个或多个前述或以下实施例中，表面接枝单元包括选自由-OH、-COOH、-NH、和-SH所组成群中的一种。在一个或多个前述或以下实施例中，黏着单元耦合至主链聚合物作为一侧链，并且包括选自由酮、醚、酰胺、羧酸、和醇所组成群中的一个或多个单元。在一个或多个前述或以下实施例中，主链聚合物包括选自由聚甲基丙烯酸甲酯(PMMA)、聚苯乙烯(PS)、和聚羟基苯乙烯(PHS)所组成群中的至少一种。在一个或多个前述或以下实施例中，制程包括负型光刻显影，所述涂布材料还包括耦合至主链聚合物作为一侧链的一极性切换单元，且所述极性切换单元是选自由t-BOC保护的聚羟基苯乙烯、甲基丙烯酸甲基金刚烷基酯(MAdMA)、乙基金刚烷基甲基丙烯酸酯(EAdMA)、和丙基金刚烷基甲基丙烯酸酯(PAdMA)所组成群中的至少一种。在一个或多个前述或以下实施例中，所述涂布材料还包括耦合至主链聚合物作为一侧链的一酸性成分或酸淬灭剂。
根据本发明的另一方面，在半导体装置的制造方法中，形成一底层结构。形成第一层于底层结构上。形成一第二层于第一层上，第二层包括硅基材料。形成一表面接枝层于第二层上。形成一光刻胶层于表面接枝层上。表面接枝层包括一涂布材料。涂布材料包括一主链聚合物、与主链聚合物的一端耦合的一表面接枝单元、和不同于表面接枝单元且耦合至主链聚合物作为一侧链的黏着单元。在一个或多个前述或以下实施例中，将光刻胶层图案化以形成一光刻胶图案。通过使用光刻胶图案作为一蚀刻掩模来蚀刻表面接枝层和第二层。在一个或多个前述或以下实施例中，硅基材料包括氧化硅。在一个或多个前述或以下实施例中，硅基材料包括一含硅聚合物。在一个或多个前述或以下实施例中，表面接枝层的厚度在1nm至10nm的范围内。
前述内容概述了许多实施例的部件，以使本技术领域中技术人员可以从各个方面优选地了解本发明实施例。本技术领域中技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的和/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些等同的结构并未背离本发明的构思与范围。在不背离本发明的构思与范围之前提下，可对本发明实施例进行各种改变、置换或修改。
虽然本发明实施例已以数个实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作任意的变动与修饰，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (1)

1.一种半导体装置的制造方法，包括：
形成一底层结构；
形成一表面接枝层于该底层结构上；以及
形成一光刻胶层于该表面接枝层上；
其中该表面接枝层包括一涂布材料，包括：
一主链聚合物；
一表面接枝单元，与该主链聚合物的一端耦合；以及
一黏着单元，不同于该表面接枝单元且耦合至该主链聚合物作为一侧链。
CN201811251209.XA 2017-11-29 2018-10-25 半导体装置的制造方法 Pending CN109841502A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762592195P 2017-11-29 2017-11-29
US62/592,195 2017-11-29
US15/905,501 2018-02-26
US15/905,501 US10529552B2 (en) 2017-11-29 2018-02-26 Method for manufacturing a semiconductor device and a coating material

Publications (1)

Publication Number Publication Date
CN109841502A true CN109841502A (zh) 2019-06-04

Family

ID=66633536

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811251209.XA Pending CN109841502A (zh) 2017-11-29 2018-10-25 半导体装置的制造方法

Country Status (3)

Country Link
US (2) US10529552B2 (zh)
CN (1) CN109841502A (zh)
TW (1) TW201926459A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10699943B2 (en) * 2018-04-30 2020-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contacts in a semiconductor device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287951B1 (en) * 1998-12-07 2001-09-11 Motorola Inc. Process for forming a combination hardmask and antireflective layer
US7172960B2 (en) * 2000-12-27 2007-02-06 Intel Corporation Multi-layer film stack for extinction of substrate reflections during patterning
JP2002338633A (ja) * 2001-05-21 2002-11-27 Shin Etsu Chem Co Ltd 高分子化合物、レジスト材料、及びパターン形成方法
US7776505B2 (en) * 2001-11-05 2010-08-17 The University Of North Carolina At Charlotte High resolution resists for next generation lithographies
JP4010160B2 (ja) * 2002-03-04 2007-11-21 旭硝子株式会社 レジスト組成物
TWI344966B (en) * 2003-03-10 2011-07-11 Maruzen Petrochem Co Ltd Novel thiol compound, copolymer and method for producing the copolymer
JP6035017B2 (ja) * 2010-10-04 2016-11-30 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーＲｏｈｍ ａｎｄ Ｈａａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ ＬＬＣ 下層組成物および下層を像形成する方法
US8647796B2 (en) 2011-07-27 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Photoactive compound gradient photoresist
US9213234B2 (en) 2012-06-01 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Photosensitive material and method of lithography
US9256133B2 (en) 2012-07-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for developing process
US9028915B2 (en) 2012-09-04 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a photoresist layer
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9223220B2 (en) 2013-03-12 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photo resist baking in lithography process
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
CN104749905B (zh) * 2013-12-31 2018-02-13 罗门哈斯电子材料有限公司 定向自组装图案形成方法和组合物
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9536759B2 (en) 2015-05-29 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd Baking apparatus and method
JP6039028B1 (ja) * 2015-09-11 2016-12-07 株式会社東芝 自己組織化材料及びパターン形成方法
JP6462602B2 (ja) * 2016-01-12 2019-01-30 信越化学工業株式会社 多層膜形成方法及びパターン形成方法
US9857684B2 (en) 2016-03-17 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon-containing photoresist for lithography

Also Published As

Publication number Publication date
US20200135454A1 (en) 2020-04-30
TW201926459A (zh) 2019-07-01
US10529552B2 (en) 2020-01-07
US11276568B2 (en) 2022-03-15
US20190164746A1 (en) 2019-05-30

Similar Documents

Publication Publication Date Title
US9054160B2 (en) Interconnect structure and method for fabricating on-chip interconnect structures by image reversal
US9245791B2 (en) Method for fabricating a contact
TWI496242B (zh) 具階梯組成頂蓋層的可圖案化低介電常數內連線結構及其製造方法
US8241992B2 (en) Method for air gap interconnect integration using photo-patternable low k material
US8642252B2 (en) Methods for fabrication of an air gap-containing interconnect structure
US7323407B2 (en) Method of fabricating dual damascene interconnections of microelectronic device using diffusion barrier layer against base material
US20120261788A1 (en) Self-aligned airgap interconnect structures and methods of fabrication
US20110260326A1 (en) Structures and methods for air gap integration
US11282712B2 (en) Method for preventing bottom layer wrinkling in a semiconductor device
US9236298B2 (en) Methods for fabrication interconnect structures with functional components and electrical conductive contact structures on a same level
US20210193480A1 (en) Pattern formation method and method for manufacturing a semiconductor device
US20220260918A1 (en) Pattern formation method and material for manufacturing semiconductor devices
CN109841502A (zh) 半导体装置的制造方法
CN115524926A (zh) 半导体装置的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20190604

WD01 Invention patent application deemed withdrawn after publication