CN109831424B - 一种光网络二进制序列匹配方法及装置 - Google Patents

一种光网络二进制序列匹配方法及装置 Download PDF

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Abstract

本发明公开了一种光网络二进制序列匹配方法及装置，将光信号的二进制序列与全“0”序列进行同或运算后进行分光，得到第一备选序列集；将所述二进制序列进行分光，得到第二备选序列集；将所述第一备选序列集与所述第二备选序列集配对两两输入第一二选一光开关阵列得到待延迟序列集；对所述待延迟序列集的每个序列以递减的方式配置每个序列的延迟时长，延时后得到待匹配序列集；将所述待匹配序列集中的前P‑L个序列与全“1”序列集配对两两输入第二二选一光开关阵列得到输入序列集；将所述输入序列集与所述待匹配序列集中的后L个序列两两进行与运算，直到得到唯一输出序列作为最终序列；通过所述最终序列判断得到脉冲输出个数和脉冲输出位置。

Description

一种光网络二进制序列匹配方法及装置
技术领域
本发明涉及光网络安全领域，特别是指一种光网络二进制序列匹配方法及装置。
背景技术
全光二进制序列识别：在一串二进制序列中识别出目标序列，可以运用在许多场合，如在光分组交换中识别分组头中的源地址、源端口等特征，判断数据包是否是来自于恶意攻击者，目前能够利用全光逻辑门和相关器来实现。
随着信息时代的到来，受视频会议、远程医疗、云计算、虚拟现实等新型应用的影响，人们对网络带宽和传输速率的需求将进一步增加。光纤通信因其通信容量大、传输距离远和信号干扰小等优点，在现代电信网中得到了广泛的应用。并且光纤通信由于具有保密性好、抗电磁干扰和传输介质封闭等特点，通常被认为具有较高的安全性和可靠性，因此目前都是在电层中对光网络中传输的信息进行安全防护。此外，现有的光网络在构建时一般只考虑了保证网络生存性的保护和恢复机制，而没有提供保障信息物理安全的防护措施。
伴随着技术的发展，各种网络入侵手段层出不穷，利用干扰、窃听等手段破坏、窃取光网络中传输的信息已成为可能，光网络的安全问题日益凸显。同时，由于光网络信息传输的宽带、大容量特性，即使只对光网络进行了非常短暂的攻击，都会导致大量数据的泄露或者错误，甚至可能会造成整个网络的瘫痪。
电子防火墙作为一种比较成熟有效的抗网络攻击和入侵的安全防护措施，能够根据信号的多种属性来进行过滤。但是在光网络中采用电子防火墙，需要进行复杂且高能耗的光/电/光的转换，不仅会带来较大的时延，还增加了系统的成本、体积和复杂度，也限制了处理速度。光子防火墙作为一种能够直接在光层中保护光网络的技术储备，能够对超高速的光信号进行检测与识别，并对攻击光信号采取相应的安全操作。全光信号处理技术只在光域对信号进行处理，不仅可以避免复杂的光/电/光转换，还可以减小处理高速光信号带来的时延。因此，利用全光信号处理技术在光层中构建光子防火墙以实现在光域中直接对光信号进行入侵检测和安全防护，不仅能够避免光/电/光的转换，节约能源损耗，还能够处理超高速的光信号。
光子防火墙的关键技术是全光二进制序列识别。其中基于全光逻辑门的全光二进制数据序列识别系统易于集成，并且可以工作于更高速率的系统中。全光逻辑门能够通过多种非线性器件实现，其中半导体光放大器(SOA，Semiconductor Optical Amplifier)因其显著的非线性特性在全光逻辑门中得到了广泛的应用。
现有的二进制序列匹配系统主要依靠与门、同或门以及再生器进行循环判别。需要进行重复的同或操作，采用了循环相与的匹配模式以及需要排除干扰脉冲的影响，都大大增加了匹配的时间，减小了匹配效率。因此如何最大程度地减少二进制序列匹配系统中序列匹配的时间，提升处理效率成为亟需解决的问题。
发明内容
有鉴于此，本发明的目的在于提出一种光网络二进制序列匹配方法及装置，用来支撑光子防火墙对网络攻击信号的入侵检测和安全防护，提高光子防火墙中光信号的匹配效率。
基于上述目的，本发明提供了一种光网络二进制序列匹配方法，其特征在于，包括：
将光信号的二进制序列与全“0”序列进行同或运算后进行分光，得到第一备选序列集，其中所述第一备选序列集中的二进制序列个数不少于目标序列的位数；
将所述二进制序列进行分光，得到第二备选序列集，其中所述第二备选序列集中的二进制序列个数与所述第一备选序列集中的二进制序列个数相同；
将所述第一备选序列集与所述第二备选序列集配对两两输入第一二选一光开关阵列得到待延迟序列集，其中所述光开关阵列受所述目标序列控制；
对所述待延迟序列集的每个序列以递减的方式配置每个序列的延迟时长，延时后得到待匹配序列集；
将所述待匹配序列集中的前P-L个序列与全“1”序列集配对两两输入第二二选一光开关阵列得到输入序列集，其中所述光开关阵列受所述目标序列控制，所述P为系统能够匹配目标序列的最大位数，L为系统能够匹配目标序列的最小位数；
将所述输入序列集与所述待匹配序列集中的后L个序列两两进行与运算，直到得到唯一输出序列作为最终序列；
通过所述最终序列判断得到脉冲输出个数和脉冲输出位置。
进一步的，所述将所述第一备选序列集与所述第二备选序列集配对两两输入第一二选一光开关阵列得到待延迟序列集，包括：
对于所述第一二选一光开关阵列的后N个二选一光开关，当所述目标序列的位数据为“0”时，光开关选通配对输入的所述第一备选序列集中相应二进制序列作为待延迟序列，当所述目标序列的位数据为“1”时，光开关选通配对输入的所述第二备选序列集中相应二进制序列作为待延迟序列，其中N为目标序列位数；
对于所述第一二选一光开关阵列的前U-N个二选一光开关，光开关选通配对输入的所述第一备选序列集中相应二进制序列作为待延迟序列，其中U为所述第一备选序列集中的二进制序列个数，且N≤U＝P。
进一步的，所述对所述待延迟序列集的每个序列以递减的方式配置每个序列的延迟时长，延时后得到待匹配序列集，包括：
对所述待延迟序列集的U个待延迟序列从上向下以递减的方式延时mT，并在待延迟序列前补m个零，其中T为光序列的位周期，m为递减系数，且m＝U-1,U-2,…0。
进一步的，所述将所述待匹配序列集中的前P-L个序列，与全“1”序列集配对两两输入第二二选一光开关阵列得到输入序列集，包括：
对于所述第二二选一光开关阵列的后N-L个二选一光开关，光开关选通配对输入的所述待匹配序列集中相应匹配序列作为输入序列；
对于所述第二光开关阵列的前P-N个二选一光开关，光开关选通配对输入的所述一串全“1”序列作为输入序列。
进一步的，所述将所述输入序列集与所述待匹配序列集中的后L个序列两两进行与运算，直到得到唯一输出序列作为最终序列，包括：
将所述输入序列集与所述待匹配序列集中的后L个序列两两进行相与运算；
将相与运算后的每个输出序列作为再次相与运算的输入序列再两两进行相与运算，直到得到唯一输出序列作为最终序列。
进一步的，所述将所述输入序列集与所述待匹配序列集中的后L个序列两两进行与运算，直到得到唯一输出序列作为最终序列，包括：
将所述输入序列集的前两个输入序列进行相与运算；
将相与运算后的输出序列与所述输入序列集的下一个输入序列再进行相与运算，直到所述输入序列集的每个输入序列都运算完成；
将相与运算后的输出序列与所述待匹配序列集中的后L个序列的第一个序列进行相与运算；
将相与运算后的输出序列与所述待匹配序列集中的后L个序列的下一个序列再进行相与运算，直到得到唯一输出序列作为最终序列。
进一步的，所述通过所述最终序列判断得到脉冲输出个数和脉冲输出位置，包括：
在所述最终序列中若有“1”表示有脉冲出现，所述最终序列中“1”出现的个数代表脉冲输出个数，所述最终序列中“1”的位置表示相应脉冲的输出位置。
进一步的，所述在进行分光之前将二进制序列进行光功率放大。
另一方面，本发明还提供了一种光网络二进制序列匹配装置，包括：
备选序列生成模块、控制器、预处理模块、多与逻辑模块和判断模块；
所述备选序列生成模块，用于将光信号的二进制序列与全“0”序列进行同或运算后进行分光，得到第一备选序列集，将所述二进制序列进行分光，得到第二备选序列集，其中所述第一备选序列集中的二进制序列个数不少于目标序列的位数，且所述第二备选序列集中二进制序列个数与所述第一备选序列集中的二进制序列个数相同；
所述控制器，用于根据目标序列的位数和每位数据配置第一二选一光开关阵列，并根据目标序列位数配置第二二选一光开关阵列；
所述预处理模块，用于将所述第一备选序列集与所述第二备选序列集配对两两输入所述第一二选一光开关阵列得到待延迟序列集，对所述待延迟序列集的每个序列以递减的方式配置每个序列的延迟时长，延时后得到待匹配序列集，将所述待匹配序列集中的前P-L个序列，与全“1”序列集配对两两输入所述第二二选一光开关阵列得到输入序列集，所述P为系统能够匹配目标序列的最大位数，L为系统能够匹配目标序列的最小位数；
所述多与逻辑模块，用于将所述输入序列集与所述待匹配序列集中的后L个序列两两进行与运算，直到得到唯一输出序列作为最终序列；
所述判断模块，用于通过所述最终序列判断得到脉冲输出个数和脉冲输出位置。
进一步的，所述备选序列生成模块，包括同或门、第一分光组件和第二分光组件；
所述同或门，用于将所述二进制序列与全“0”序列进行同或运算；
所述第一分光组件包括至少一个第一分光器，所述第一分光器用于将同或后的所述二进制序列进行分路，生成P个相同的第一备选序列；
所述第二分光组件包括至少一个第二分光器，所述第二分光器用于将光信号的所述二进制序列进行分路，生成P个相同的第二备选序列。
进一步的，所述预处理模块，包括：
第一U*1二选一光开关阵列、第二U’*1二选一光开关阵列和延时电路；
所述第一U*1光开关阵列用于在所述第一备选序列集与第二备选序列集中切换通路，其中U*1为U行1列，且U＝P；
所述第二U’*1光开关阵列用于在所述待匹配序列集中的前P-L个序列与全“1”序列集中切换通路，其中U’*1为U’行1列，且U’＝P-L；
所述延时电路用于对所述待延迟序列集的每个序列以递减的方式配置每个序列的延迟时长并延时。
进一步的，所述备选序列生成模块，还包括光放大器，所述光放大器用于在进行分光之前将光信号进行功率放大。
从上面所述可以看出，本发明提供的一种光网络二进制序列匹配方法及装置，利用同或门和分光组件进行一次同或操作得到备选序列集，无需进行重复的同或操作，减少了匹配的时间，提高了序列匹配的效率；通过采用并行相与或者串行相与的匹配模式，克服了现有光网络二进制序列匹配系统需要重复循环相与操作可能产生干扰脉冲的缺陷，使输出结果更加清晰准确，特别是采用并行相与的匹配模式有效缩短了匹配时间，提高了序列匹配的效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的一种光网络二进制序列匹配方法第一实施例流程图；
图2为本发明提供的一种光网络二进制序列匹配方法第一实施例中备选序列集生成过程的原理图；
图3为本发明提供的一种光网络二进制序列匹配方法第一实施例中待延迟序列集生成过程的原理图；
图4为本发明提供的一种光网络二进制序列匹配方法第一实施例中待匹配序列集生成过程的原理图；
图5为本发明提供的一种光网络二进制序列匹配方法第一实施例中输入序列集生成过程的原理图；
图6为本发明提供的一种光网络二进制序列匹配方法第一实施例采用并行相与运算的过程示意图；
图7为本发明提供的一种光网络二进制序列匹配方法第二实施例原理图；
图8为本发明提供的一种光网络二进制序列匹配方法第二实施例中待延迟序列集生成过程的原理图；
图9为本发明提供的一种光网络二进制序列匹配方法第二实施例中待匹配序列集生成过程的原理图；
图10为本发明提供的一种光网络二进制序列匹配方法第二实施例中输入序列集生成过程的原理图；
图11为本发明提供的一种光网络二进制序列匹配方法第二实施例采用串行相与运算的过程示意图；
图12为本发明提供的一种光网络二进制序列匹配装置硬件结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
如图1所示，为本发明提供的一种光网络二进制序列匹配方法第一实施例流程图，包括：
步骤101，将光信号的二进制序列与全“0”序列进行同或运算后进行分光，得到第一备选序列集，其中所述第一备选序列集中的二进制序列个数不少于目标序列的位数。如图2所示，设定二进制序列为A＝{1,1,0,0,1,0,1,1,0,1}，目标序列为B＝{0,1,1,0}，其长度为N＝4，设置系统的最大可匹配的目标序列位数P＝4，最小匹配的目标序列位数L＝2。将二进制序列A＝{1,1,0,0,1,0,1,1,0,1}与全“0”序列{0,0,0,0,0,0,0,0,0,0}同时通过同或门得到初始序列S＝{0,0,1,1,0,1,0,0,1,0}，初始序列S指出目标序列中的“0”在二进制序列中的位置。将初始序列S输入至光放大器中进行功率放大，序列本身不会发生变化，但是功率会放大若干倍。再将放大后的初始序列通过第一分光组件得到4路第一备选序列集SU＝{S1,S2,S3,S4}，其中S1＝S2＝S3＝S4＝{0,0,1,1,0,1,0,0,1,0}。
步骤102，将所述二进制序列进行分光，得到第二备选序列集，其中所述第二备选序列集中二进制序列个数与所述第一备选序列集中的二进制序列个数相同。如图2所示，将二进制序列A＝{1,1,0,0,1,0,1,1,0,1}输入系统，其中二进制序列A指出目标序列中的“1”在二进制序列中的位置。将二进制序列A输入至光放大器中进行功率放大，序列本身不会发生变化，但是功率会放大若干倍。再将放大后的二进制序列通过第二分光组件得到4路第二备选序列集AU＝{A1,A2,A3,A4}，其中A1＝A2＝A3＝A4＝{1,1,0,0,1,0,1,1,0,1}。
步骤103，将所述第一备选序列集与所述第二备选序列集配对两两输入第一二选一光开关阵列得到待延迟序列集，其中所述光开关阵列受所述目标序列控制。如图3所示，将目标序列B＝{0,1,1,0}输入至控制器中，控制器根据目标序列的位数和每位数据配置4*1二选一光开关阵列中的4行二选一光开关。控制器从目标序列的第1位开始提取数据直至目标序列的最后1位，即分别提取了目标序列中的“0”、“1”、“1”、“0”。控制器根据这4位数据，向4*1二选一光开关阵列中的4个二选一光开关发送配置命令。其中，控制器根据目标序列的第1位“0”向4*1二选一光开关阵列中的第1行的二选一光开关发送配置命令C＝“0”，令二选一光开关选通所述第一备选序列集中相应序列；同时，根据目标序列的第2位“1”向4*1二选一光开关阵列中的第2行的二选一光开关发送配置命令C＝“1”，令二选一光开关选通所述第二备选序列集中相应序列；同时，根据目标序列的第3位“1”向4*1二选一光开关阵列中的第3行的二选一光开关发送配置命令C＝“1”，令二选一光开关选通所述第二备选序列集中相应序列；同时，根据目标序列的第4位“0”向4*1二选一光开关阵列中的第4行的二选一光开关发送配置命令C＝“0”，令二选一光开关选通所述第一备选序列集中相应序列。4*1二选一光开关阵列中的二选一光开关根据控制器发送的配置命令，在8路备选序列集中选择了4路序列作为待延迟序列集RU＝{R1,R2,R3,R4}，其中R1＝S1＝{0,0,1,1,0,1,0,0,1,0}，R2＝A2＝{1,1,0,0,1,0,1,1,0,1}，R3＝A3＝{1,1,0,0,1,0,1,1,0,1}，R4＝S4＝{0,0,1,1,0,1,0,0,1,0}。待延迟序列集RU指示了目标序列中的首位数据至末位数据在二进制序列中的位置。
步骤104，对所述待延迟序列集的每个序列以递减的方式配置每个序列的延迟时长，延时后得到待匹配序列集。如图4所示，将待延迟序列集RU中R1,R2,R3,R4通过延时电路后分别延迟3T，2T，T和0，T为二进制序列的位周期，延迟后的序列会在序列的首位数据位前补零，且延迟了几位就会补几个零，得到了待匹配序列集XU中的X1,X2,X3,X4，其中X1＝{0,0,0,0,0,1,1,0,1,0,0,1,0}，X2＝{0,0,1,1,0,0,1,0,1,1,0,1}，X3＝{0,1,1,0,0,1,0,1,1,0,1}，X4＝{0,0,1,1,0,1,0,0,1,0}。
容易发现，这4路序列的长度从首行至末行依次减少一位，即第1行的序列X1的长度为13位，第2行的序列X2的长度为12位，以此类推，第4行的序列X4的长度为10位。因为N＝4，所以4行序列都包含了目标序列的信息。
步骤105，将所述待匹配序列集中的前P-L个序列与全“1”序列集配对两两输入第二二选一光开关阵列得到输入序列集，其中所述光开关阵列受所述目标序列控制，如图5所示，系统的最大可匹配的目标序列位数P＝4，最小匹配的目标序列位数L＝2，控制器根据目标序列的位数配置第二二选一光开关阵列中的2个二选一光开关。控制器根据目标序列的位数N＝4，向第二二选一光开关阵列中的2行二选一光开关发送配置命令C＝“0”，将二选一光开关选通所述待匹配序列集中相应序列作为所述输入序列，得到2路输入序列集。
步骤106，将所述输入序列集与所述待匹配序列集中的后L个序列两两进行与运算，直到得到唯一输出序列作为最终序列。采用并行相与的匹配模式判断二进制序列中是否存在目标序列，如图6所示，将2路输入序列集和待匹配序列集中的后2行序列两两进行相与运算，X1和X2会输入至第1行的与门得到{0,0,0,0,0,0,1,0,1,0,0,1,0}，X3和X4会输入至第2行的与门得到{0,0,1,0,0,1,0,0,1,0,0}；将相与运算后的输出序列作为下一次相与运算的输入序列，两两进行相与运算，第1列两个与门的输出作为第二列与门的输入，得到最终输出序列Y＝{0,0,0,0,0,0,0,0,1,0,0,0,0}。
步骤107，通过所述最终序列判断得到脉冲输出个数和脉冲输出位置。由于Y中有且仅有一个脉冲输出，因此表明两序列相匹配并且可以得到二进制序列中存在且只存在了一个目标序列。且由于脉冲出现的位置为i＝9，可以得到目标序列的最后一位在二进制序列中的位置为第9位。
从上述实施例可以看出，本发明所提供的光网络二进制序列匹配方法，通过利用控制器配置第一二选一关开关阵列控制其选路并配置第二二选一光开关阵列以实现对位数可变的目标序列的匹配；利用同或门和分光组件得到备选序列集，利用第一二选一关开关阵列、第二二选一关开关阵列和延时电路从备选序列中得到待匹配序列集，并采用并行相与的匹配模式判断二进制序列中是否存在目标序列，克服了现有光网络二进制序列匹配系统需要进行重复的同或操作和循环相与操作可能产生干扰脉冲的缺陷，能够快速准确地完成二进制序列识别，有效缩短了匹配时间，提高了序列匹配的效率。
如图7所示，为本发明提供的一种光网络二进制序列匹配方法第二实施例原理图，步骤包括：
将光信号的二进制序列与全“0”序列进行同或运算后进行分光，得到第一备选序列集，再将所述二进制序列进行分光，得到第二备选序列集。如图7所示，设定二进制序列为A＝{1,1,0,0,1,0,1,1,0,1}，目标序列为B＝{0,1,1}，其长度为N＝3，设置系统的最大可匹配的目标序列位数P＝4，最小匹配的目标序列位数L＝2。将二进制序列A＝{1,1,0,0,1,0,1,1,0,1}和全“0”序列{0,0,0,0,0,0,0,0,0,0}同时通过同或门得到初始序列S＝{0,0,1,1,0,1,0,0,1,0}。与此同时，将二进制序列A＝{1,1,0,0,1,0,1,1,0,1}输入至系统作为初始序列。初始序列S和初始序列A输入至光放大器中，序列本身不会发生变化，但是功率会放大若干倍。放大后的初始序列经过分光组件得到两个备选序列集；初始序列S通过第一分光组件得到了4路第一备选序列集SU＝{S1,S2,S3,S4}，其中S1＝S2＝S3＝S4＝{0,0,1,1,0,1,0,0,1,0}。与此同时，初始序列A通过第二分光组件也得到了4路第二备选序列集AU＝{A1,A2,A3,A4}，其中A1＝A2＝A3＝A4＝{1,1,0,0,1,0,1,1,0,1}。
将所述第一备选序列集与所述第二备选序列集配对两两输入第一二选一光开关阵列得到待延迟序列集。如图8所示，将目标序列B＝{0,1,1}输入至控制器中。一方面，控制器根据目标序列的位数和每位数据配置4*1二选一光开关阵列中的二选一光开关。控制器从目标序列的第一位开始提取数据直至目标序列的最后一位，即分别提取了目标序列中的“0”、“1”、“1”。控制器根据这3位数据，向4*1二选一光开关阵列中的后3个二选一光开关发送配置命令。控制器根据目标序列的第1位“0”向4*1二选一光开关阵列中的第2行的二选一光开关发送配置命令C＝“0”，令二选一光开关选通第一备选序列集中相应序列；同时，根据目标序列的第2位“1”向4*1二选一光开关阵列中的第3行的二选一光开关发送配置命令C＝“1”，令二选一光开关选通第二备选序列集中相应序列；同时，根据目标序列的第3位“1”向4*1二选一光开关阵列中的第4行的二选一光开关发送配置命令C＝“1”，令二选一光开关选通第二备选序列集中相应序列；此外，4*1二选一光开关阵列中的第1行的二选一光开关不会收到配置命令并保持初始状态选择上路输入端，选通第一备选序列集中相应序列。4*1二选一光开关阵列中的二选一光开关根据控制器发送的配置命令，在8路备选序列中选择了4路序列作为待延迟序列集RU＝{R1,R2,R3,R4}，其中R1＝S1＝{0,0,1,1,0,1,0,0,1,0}，R2＝S2＝{0,0,1,1,0,1,0,0,1,0}，R3＝A3＝{1,1,0,0,1,0,1,1,0,1}，R4＝A4＝{1,1,0,0,1,0,1,1,0,1}。
对所述待延迟序列集的每个序列以递减的方式配置每个序列的延迟时长，延时后得到待匹配序列集。如图9所示，待延迟序列集RU中R1,R2,R3,R4通过延时电路后分别延迟了3T，2T，T和0，得到了待匹配序列集XU中的X1,X2,X3,X4。其中X1＝{0,0,0,0,0,1,1,0,1,0,0,1,0}，X2＝{0,0,0,0,1,1,0,1,0,0,1,0}，X3＝{0,1,1,0,0,1,0,1,1,0,1}，X4＝{1,1,0,0,1,0,1,1,0,1}。
将所述待匹配序列集中的前P-L个序列与全“1”序列集配对两两输入第二二选一光开关阵列得到输入序列集。如图10所示，系统的最大可匹配的目标序列位数P＝4，最小匹配的目标序列位数L＝2，控制器根据目标序列的位数配置第二二选一光开关阵列的2个二选一光开关。控制器根据目标序列的位数N＝3，向第二二选一光开关阵列中第1行的二选一光开关发送配置命令C＝“1”，控制其选通一串全“1”序列，并向第二二选一光开关阵列中第2行的二选一光开关发送配置命令C＝“0”，控制器选通所述待匹配序列集中相应序列，得到2路输入序列集。
将所述输入序列集与所述待匹配序列集中的后L个序列两两进行与运算，直到得到唯一输出序列作为最终序列。采用串行相与的匹配模式判断二进制序列中是否存在目标序列，如图11所示，将2路输入序列集和待匹配序列集中的后2行序列两两进行相与运算，由于控制器配置第1行的二选一光开关选通一串全“1”序列并配置第2行的二选一光开关选通所述待匹配序列集中相应序列。第1行的二选一光开关将会输出一串全“1”序列，第2行的二选一光开关将会输出序列X2。两路序列将输入至第一个与门中得到{0,0,0,0,1,1,0,1,0,0,1,0}。待匹配序列X3和第1个与门的输出同时输入至第2个与门得到{0,0,0,0,0,1,0,1,0,0,1,0}。待匹配序列X4和第2个与门的输出同时输入至第3个与门得到最终输出Y＝{0,0,0,0,0,0,0,1,0,0,0,0}。
通过所述最终序列判断得到脉冲输出个数和脉冲输出位置。由于Y中有且仅有一个脉冲输出，因此表明两序列相匹配并且可以得到二进制序列中存在且只存在了一个目标序列。且由于脉冲出现的位置为i＝8，可以得到目标序列的最后一位在二进制序列中的位置为第8位。
从上述实施例可以看出，本发明所提供的光网络二进制序列匹配方法，通过利用控制器配置二选一关开关阵列控制其选路并配置第二二选一光开关阵列中的二选一光开关以实现对位数可变的目标序列的匹配；利用同或门和分光组件得到备选序列集，利用第一二选一关开关阵列、第二二选一关开关阵列和延时电路从备选序列中得到待匹配序列集，并采用串行相与的匹配模式判断二进制序列中是否存在目标序列，克服了现有光网络二进制序列匹配系统需要进行重复的同或操作和循环相与操作可能产生干扰脉冲的缺陷，能够快速准确地完成二进制序列识别，有效缩短了匹配时间，提高了序列匹配的效率。
另一方面，本发明还提供了一种光网络二进制序列匹配装置，如图12所示，包括：
备选序列生成模块1、控制器2、预处理模块3、多与逻辑模块4和判断模块5；
其中，所述备选序列生成模块1，用于将光信号的二进制序列与全“0”序列进行同或运算后进行功率放大及分光，得到第一备选序列集，将光信号的二进制序列进行功率放大及分光，得到第二备选序列集，其中所述第一备选序列集中的二进制序列个数不少于目标序列的位数，且所述第二备选序列集中二进制序列个数与所述第一备选序列集中的二进制序列个数相同。
备选序列生成模块1由同或门101、第一分光组件102和第二分光组件103组成，同或门101用于将所述二进制序列与全“0”序列进行同或运算，识别目标序列的“0”在二进制序列中的位置，同或门101的输出序列和二进制序列会作为初始序列经光放大器进行功率放大，以便后续的分光操作能够有效实施，第一分光组件102根据分路需要包括一个或多个分光器，用于将同或后的所述二进制序列进行分路，生成第一备选序列，第二分光组件103根据分路需要包括一个或多个分光器，用于将光信号的所述二进制序列进行分路，生成第二备选序列。
所述控制器2，用于根据目标序列的位数和每位数据配置第一二选一光开关阵列，并根据目标序列位数配置第二二选一光开关阵列。
所述预处理模块3，用于将所述第一备选序列集与所述第二备选序列集配对两两输入所述第一二选一光开关阵列得到待延迟序列集，对所述待延迟序列集的每个序列以递减的方式配置每个序列的延迟时长，延时后得到待匹配序列集，将所述待匹配序列集中的前P-L个序列，与全“1”序列集配对两两输入所述第二二选一光开关阵列得到输入序列集，所述P为系统预先设定的能够匹配目标序列的最大位数，L为系统预先设定的能够匹配目标序列的最小位数。预处理模块由第一U*1二选一光开关阵列301、第二U’*1二选一光开关阵列302和延时电路303组成。第一U*1光开关阵列301用于在所述第一备选序列集与第二备选序列集中切换通路，其中U*1为U行1列，且U＝P。配置完成的第一U*1二选一光开关阵列301会从2*U个备选序列集中选择U路序列作为待延迟序列集，待延迟序列集指示了目标序列中每位数据在二进制序列的位置。第二U’*1光开关阵列302用于在所述待匹配序列集中的前P-L个序列与全“1”序列集中切换通路，其中U’*1为U’行1列，且U’＝P-L。延时电路303用于对所述待延迟序列集的每个序列以递减的方式配置每个序列的延迟时长并延时。
所述多与逻辑模块4，用于将所述输入序列集与所述待匹配序列集中的后L个序列两两进行与运算，直到得到唯一输出序列作为最终序列。多与逻辑模块4有U个输入端口，1个输出端口，能够对U路序列进行与操作。当且仅当U路序列同一时刻输入至多与逻辑模块4的某一数据位均为“1”，该数据位的输出才为“1”，其余时刻该数据位的输出均为“0”。
所述判断模块5，用于通过所述最终序列判断得到脉冲输出个数和脉冲输出位置。
从上面所述可以看出，本发明提供的一种光网络二进制序列匹配装置，利用同或门和分光组件进行一次同或操作得到备选序列集，无需进行重复的同或操作，减少了匹配的时间，提高了序列匹配的效率；通过采用并行相与或者串行相与的匹配模式，克服了现有光网络二进制序列匹配系统需要重复循环相与操作可能产生干扰脉冲的缺陷，使输出结果更加清晰准确，特别是采用并行相与的匹配模式有效缩短了匹配时间，提高了序列匹配的效率。
上述实施例的装置用于实现前述实施例中相应的方法，并且具有相应的方法实施例的有益效果，在此不再赘述。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本公开的范围(包括权利要求)被限于这些例子；在本发明的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本发明的不同方面的许多其它变化，为了简明它们没有在细节中提供。
另外，为简化说明和讨论，并且为了不会使本发明难以理解，在所提供的附图中可以示出或可以不示出与集成电路(IC)芯片和其它部件的公知的电源/接地连接。此外，可以以框图的形式示出装置，以便避免使本发明难以理解，并且这也考虑了以下事实，即关于这些框图装置的实施方式的细节是高度取决于将要实施本发明的平台的(即，这些细节应当完全处于本领域技术人员的理解范围内)。在阐述了具体细节(例如，电路)以描述本发明的示例性实施例的情况下，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者这些具体细节有变化的情况下实施本发明。因此，这些描述应被认为是说明性的而不是限制性的。
尽管已经结合了本发明的具体实施例对本发明进行了描述，但是根据前面的描述，这些实施例的很多替换、修改和变型对本领域普通技术人员来说将是显而易见的。例如，其它存储器架构(例如，动态RAM(DRAM))可以使用所讨论的实施例。
本发明的实施例旨在涵盖落入所附权利要求的宽泛范围之内的所有这样的替换、修改和变型。因此，凡在本发明的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种光网络二进制序列匹配方法，其特征在于，包括：
将光信号的二进制序列与全“0”序列进行同或运算后进行分光，得到第一备选序列集，其中所述第一备选序列集中的二进制序列个数不少于目标序列的位数；
将所述二进制序列进行分光，得到第二备选序列集，其中所述第二备选序列集中的二进制序列个数与所述第一备选序列集中的二进制序列个数相同；
将所述第一备选序列集与所述第二备选序列集配对两两输入第一二选一光开关阵列得到待延迟序列集，其中所述第一二选一光开关阵列受所述目标序列控制；
对所述待延迟序列集的每个序列以递减的方式配置每个序列的延迟时长，延时后得到待匹配序列集；
将所述待匹配序列集中的前P-L个序列与全“1”序列集配对两两输入第二二选一光开关阵列得到输入序列集，其中所述第二二选一光开关阵列受所述目标序列控制，所述P为系统能够匹配目标序列的最大位数，L为系统能够匹配目标序列的最小位数；
将所述输入序列集与所述待匹配序列集中的后L个序列两两进行与运算，直到得到唯一输出序列作为最终序列；
通过所述最终序列判断得到脉冲输出个数和脉冲输出位置。
2.根据权利要求1所述的一种光网络二进制序列匹配方法，其特征在于，所述将所述第一备选序列集与所述第二备选序列集配对两两输入第一二选一光开关阵列得到待延迟序列集，包括：
对于所述第一二选一光开关阵列的后N个二选一光开关，当所述目标序列的位数据为“0”时，光开关选通配对输入的所述第一备选序列集中相应二进制序列作为待延迟序列，当所述目标序列的位数据为“1”时，光开关选通配对输入的所述第二备选序列集中相应二进制序列作为待延迟序列，其中N为目标序列位数；
对于所述第一二选一光开关阵列的前U-N个二选一光开关，光开关选通配对输入的所述第一备选序列集中相应二进制序列作为待延迟序列，其中U为所述第一备选序列集中的二进制序列个数，且N≤U＝P。
3.根据权利要求1所述的一种光网络二进制序列匹配方法，其特征在于，所述对所述待延迟序列集的每个序列以递减的方式配置每个序列的延迟时长，延时后得到待匹配序列集，包括：
对所述待延迟序列集的U个待延迟序列从上向下以递减的方式延时mT，并在待延迟序列前补m个零，其中T为光序列的位周期，m为递减系数，且m＝U-1,U-2,…0，其中U为所述第一备选序列集中的二进制序列个数。
4.根据权利要求1所述的一种光网络二进制序列匹配方法，其特征在于，所述将所述待匹配序列集中的前P-L个序列，与全“1”序列集配对两两输入第二二选一光开关阵列得到输入序列集，包括：
对于所述第二二选一光开关阵列的后N-L个二选一光开关，光开关选通配对输入的所述待匹配序列集中相应匹配序列作为输入序列，其中N为目标序列位数；
对于所述第二二选一光开关阵列的前P-N个二选一光开关，光开关选通配对输入的一串所述全“1”序列作为输入序列。
5.根据权利要求1所述的一种光网络二进制序列匹配方法，其特征在于，所述将所述输入序列集与所述待匹配序列集中的后L个序列两两进行与运算，直到得到唯一输出序列作为最终序列，包括：
将所述输入序列集与所述待匹配序列集中的后L个序列两两进行相与运算；
将相与运算后的每个输出序列作为再次相与运算的输入序列两两再进行相与运算，直到得到唯一输出序列作为最终序列。
6.根据权利要求1所述的一种光网络二进制序列匹配方法，其特征在于，所述将所述输入序列集与所述待匹配序列集中的后L个序列两两进行与运算，直到得到唯一输出序列作为最终序列，包括：
将所述输入序列集的前两个输入序列进行相与运算；
将相与运算后的输出序列与所述输入序列集的下一个输入序列再进行相与运算，直到所述输入序列集的每个输入序列都运算完成；
将相与运算后的输出序列与所述待匹配序列集中的后L个序列的第一个序列进行相与运算；
将相与运算后的输出序列与所述待匹配序列集中的后L个序列的下一个序列再进行相与运算，直到得到唯一输出序列作为最终序列。
7.根据权利要求1所述的一种光网络二进制序列匹配方法，其特征在于，所述通过所述最终序列判断得到脉冲输出个数和脉冲输出位置，包括：
在所述最终序列中若有“1”表示有脉冲出现，所述最终序列中“1”出现的个数代表脉冲输出个数，所述最终序列中“1”的位置表示相应脉冲的输出位置。
8.根据权利要求1所述的一种光网络二进制序列匹配方法，其特征在于，在所述进行分光之前将二进制序列进行光功率放大。
9.一种光网络二进制序列匹配装置，其特征在于，包括：
备选序列生成模块、控制器、预处理模块、多与逻辑模块和判断模块；
所述备选序列生成模块，用于将光信号的二进制序列进行分光，得到第一备选序列集，将所述二进制序列与全“0”序列进行同或运算后进行分光，得到第二备选序列集，其中所述第一备选序列集中的二进制序列个数不少于目标序列的位数，且所述第二备选序列集中二进制序列个数与所述第一备选序列集中的二进制序列个数相同；
所述控制器，用于根据目标序列的位数和每位数据配置第一二选一光开关阵列，并根据目标序列位数配置第二二选一光开关阵列；
所述预处理模块，用于将所述第一备选序列集与所述第二备选序列集配对两两输入所述第一二选一光开关阵列得到待延迟序列集，对所述待延迟序列集的每个序列以递减的方式配置每个序列的延迟时长，延时后得到待匹配序列集，将所述待匹配序列集中的前P-L个序列，与全“1”序列集配对两两输入所述第二二选一光开关阵列得到输入序列集，所述P为系统能够匹配目标序列的最大位数，L为系统能够匹配目标序列的最小位数；
所述多与逻辑模块，用于将所述输入序列集与所述待匹配序列集中的后L个序列两两进行与运算，直到得到唯一输出序列作为最终序列；
所述判断模块，用于通过所述最终序列判断得到脉冲输出个数和脉冲输出位置。
10.根据权利要求9所述的一种光网络二进制序列匹配装置，其特征在于，所述备选序列生成模块，包括同或门、第一分光组件和第二分光组件；
所述同或门，用于将所述二进制序列与全“0”序列进行同或运算；
所述第一分光组件包括至少一个第一分光器，所述第一分光器用于将同或后的所述二进制序列进行分路，生成第一备选序列；
所述第二分光组件包括至少一个第二分光器，所述第二分光器用于将光信号的所述二进制序列进行分路，生成第二备选序列。
11.根据权利要求9所述的一种光网络二进制序列匹配装置，其特征在于，所述预处理模块，包括：
第一U*1二选一光开关阵列、第二U’*1二选一光开关阵列和延时电路；
所述第一U*1二选一光开关阵列用于在所述第一备选序列集与第二备选序列集中切换通路，其中U*1为U行1列，且U＝P；
所述第二U’*1二选一光开关阵列用于在所述待匹配序列集中的前P-L个序列与全“1”序列集中切换通路，其中U’*1为U’行1列，且U’＝P-L；
所述延时电路用于对所述待延迟序列集的每个序列以递减的方式配置每个序列的延迟时长并延时。
12.根据权利要求9所述的一种光网络二进制序列匹配装置，其特征在于，所述备选序列生成模块，还包括光放大器，所述光放大器用于在进行分光之前将光信号进行功率放大。
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