CN109828447A - 一种基于fpga+arm架构的网关通信数据对时方法 - Google Patents

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本发明涉及一种基于FPGA+ARM架构的网关通信数据对时方法，包括以下步骤：第一步：网关通信模块接收IRIG‑B码并输入到FPGA；第二步：FPGA按照IRIG‑B码编码格式解析BCD进制的时间信息；第三步：进而把天信息转换成月和日信息；第四步：FPGA把BCD进制的时间信息转换成十六进制，并对所有时间信息进行CRC编码；第五步：按照FPGA与ARM共享RAM区的数据格式，FPGA把十六进制时间信息和CRC校验值写入FPGA与ARM可读写操作的共享RAM区；第六步：FPGA在成功解析出完整时间信息ta后才开始计时410ms；第七步：ARM接收到秒脉冲PPSa后，产生中断；第八步：ARM判断秒脉冲PPSa到来时刻是否在1000ms计数器的偏差范围997ms～1000ms内。本发明具有精度高、功耗低、性能稳定、传输快等优点，并能实现较强的抗干扰能力。

Description

一种基于FPGA+ARM架构的网关通信数据对时方法
技术领域
本发明属于核电站不同控制系统之间的通信领域，具体涉及一种基于FPGA+ARM架构的网关通信数据对时方法。
背景技术
随着核电站发电设备和用电量的逐年增多，人们对控制系统的自动化和安全运行要求也越来越多，而通信时间的精确和统一是核电控制系统自动化和安全运行的重要要素之一。
时间同步技术对于核电控制系统的正常运行和故障诊断起着至关重要的作用，Inter Range Instrumentation Group-B(IRIG-B)码作为国际通用的一种串行时间码，B码是一种串行时间码，帧长为1s，共包含100个码元。它采用脉宽调制方式编码，共有三种宽度的码元——‘0’、‘1’、‘P’，其中‘P’为标志位。B码码元如图1所示，码元的总宽度为10ms，‘0’的高脉宽为2ms，‘1’的高脉宽为5ms，‘P’的高脉宽为8ms。B码的1帧从连续两个‘P’开始，其中第一个标志位为P0，第二个标志位为PR，PR的上升沿是1秒的准秒时刻，即当前帧表示的秒时刻的起点。
IRIG-B码以其实际优越性能，成为对时设备的标准码型，已广泛应用于电力、航空、通信、气象、军事等行业领域中。当前同步系统中设备不支持IRIG-B码对时，一般采用串行口和1PPS秒脉冲相结合的对时方式，将时间信息转化成串行时间报文格式与脉冲信号进行对时，例如变电站自动化系统中的违纪继电保护、安全自动保护、微机监控系统等。但对于核电安全级与其他非安或安全级控制系统之间的通信数据对时来说，低速率的串行口对时方式严重影响了时间信息的传输，导致时间传输延时、时间精度降低。
同时，目前对于IRIG-B的解码，有两种方案，一种是单片机解码，需配合外围电路来提高解码的精度，电路结构较复杂；另一种是通过FPGA/CPLD来实现，设计灵活，功耗较低，在逻辑代码上优化即可有效提高解码精度。
发明内容
本发明的目的在于：给安全级与其他控制系统进行通信的数据提供一种基于FPGA+ARM架构的高精度且稳定的对时方法。
本发明的技术方案如下：一种基于FPGA+ARM架构的网关通信数据对时方法，包括以下步骤：
第一步：网关通信模块接收IRIG-B码并输入到FPGA；
第二步：FPGA按照IRIG-B码编码格式解析BCD进制的年、天、时、分、秒时间信息；
第三步：FPGA根据年信息，确定当前年是否为闰年，进而把天信息转换成月和日信息；
第四步：FPGA把BCD进制的时间信息转换成十六进制，并对所有时间信息进行CRC编码；
第五步：按照FPGA与ARM共享RAM区的数据格式，FPGA把十六进制时间信息和CRC校验值写入FPGA与ARM可读写操作的共享RAM区；
第六步：FPGA在成功解析出完整时间信息ta后才开始计时410ms，即在下一秒的准秒码元PR上升沿时刻输出秒脉冲PPSa；若FPGA解析出错误的时间信息，此秒不会输出秒脉冲PPSa；
第七步：ARM接收到秒脉冲PPSa后，产生中断；
第八步：ARM判断秒脉冲PPSa到来时刻是否在1000ms计数器的偏差范围997ms～1000ms内。
第八步中，若PPSa到来时刻在997ms～1000ms内，ARM把ta-1+2s，ta-1为ARM把之前存储的时间信息，给通信数据打上时间戳，其1000ms计时器清零并重新开始计时；ARM读取共享RAM区的时间信息ta，对其进行CRC校验，若CRC校验值与读取的CRC值一致，则把ARM时间更新为ta；若检验不一致，ARM时间更新为ta-1+1s。
第八步中，若PPSa到来时刻不在997ms～1000ms内，ARM判断PPSa为干扰信号，1000ms计数器继续计时，当计时到1000ms时，ARM把ta-1+2s给通信数据打上时间戳，1000ms计时器清零重新计时，ARM时间更新为ta-1+1s。
第八步中，一旦PPS恢复到来且正确，即PPS到来时刻在997ms～1000ms内，ARM则重新读取RAM区时间信息，重复进行以上处理过程，以此实现基于FPGA+ARM架构的网关通信数据对时。
第五步中，所述的共享RAM区数据格式如表1所示，
表1共享RAM区数据格式
地址 时间数据 备注(十六进制)
0x00 秒 0x00～0x3B
0x01 分 0x00～0x3B
0x02 时 0x00～0x17
0x03 日 0x00～0x1F
0x04 月 0x00～0x0C
0x05 年 0x00～0x63
0x06 CRC 对0x00～0x05的时间信息进行CRC校验
。
第一步中，所述的网关通信模块，是实现安全级仪控系统与其他非安全级或安全级仪控系统之间进行数据交互的通信接口模块，能通过权利要求书中方法解析IRIG-B码给通信数据打上时间戳。
第一步中，所述的IRIG-B码由485串口进行传输。
本发明的显著效果在于：对于核电安全级与其他非安或安全级控制系统之间的通信数据对时来说，目前多采用串行口通信的对时方式，低速率的串行口对时严重影响了时间信息的传输，导致时间传输延时精度降低，也可能因为采样带来时间不可靠的结果。本发明提出的采用基于FPGA+ARM架构的网关通信模块通信对时，FPGA与ARM之间采用共享RAM，加快了时间传输，同时PPS是FPGA解析出完整时间信息后计时410ms输出，并不完全依赖于B码信号，减少了时间信息后40个码元带来的精度影响。因此，基于FPGA+ARM架构的网关通信模块能够实现将IE级的通信数据对时传输到其他IE级或NC级控制系统，具有精度高、功耗低、性能稳定、传输快等优点，并能实现较强的抗干扰能力。
附图说明
图1为B码码元示意图；
图2为基于FPGA+ARM架构的网关通信数据对时的实施步骤流程图；
图3为IRIG-B(DC)码编码格式示意图。
具体实施方式
下面结合附图及具体实施例对本发明所述的一种基于FPGA+ARM架构的网关通信数据对时方法作进一步详细说明。
针对核电站不同控制系统中通信对时问题，本发明提出一种基于FPGA+ARM架构的网关通信数据对时方法：首先，模块上电后，基于FPGA技术对485串口传输的IRIG-B(DC)码进行解码，按照IRIG-B码的帧格式解析出前60个码元的BCD进制的年、天、时、分、秒时间信息；其次，FPGA根据年信息，确定当前年是否为闰年，进而把天信息转换成月和日信息；最后FPGA把全部时间信息(年月日时分秒)转换为十六进制并进行CRC校验后，写入FPGA与ARM预先定义的共享RAM区中。同时FPGA在解析出完整时间信息(年天时分秒)后计时410ms即在下一秒的准秒码元上升沿时刻输出PPS准秒脉冲。接着，ARM根据接收到的PPS准秒脉冲中断，判断当前PPS是否在时间精度误差允许范围内，若在误差范围内ARM则把之前更新的时间+2s给通信数据打时间戳，1000ms计数器清零，重新开始计时。同时读取RAM区中的时间信息进行校验，若检验正确用此时间更新ARM存储时间，若不正确则把ARM的时间更新为之前存储时间+1s；若PPS不在范围内，ARM可判断此PPS为干扰信号，1000ms计数器继续计时，若计时到1000msPPS依旧未来，ARM需把之前更新的时间+2s给通信数据打时间戳，同时ARM更新时间为之前存储时间+1s，1000ms计数器清零重新计时。一旦PPS在误差范围内到来，ARM需立即更新ARM时间以减少因ARM时钟偏差带来的误差，以此实现基于FPGA+ARM架构的网关通信数据对时。又因为PPS是FPGA解析出完整时间信息后才计时输出，并没有依赖于后面40个B码码元，减少了后续码元带来的时间精度误差。因此，基于FPGA+ARM架构的网关通信模块通过共享RAM区和PPS的对时方式，能够实现将IE级的通信数据对时传输到其他IE级或NC级控制系统，具有精度高、功耗低、性能稳定、传输快等优点，并能实现较强的抗干扰能力。
具体地，本发明所提出方法的实施步骤如图2所示。
一种基于FPGA+ARM架构的网关通信数据对时方法，包括以下步骤：
第一步：网关通信模块接收485串口传输的IRIG-B码输入到FPGA；
第二步：FPGA按照IRIG-B码编码格式解析BCD进制的年、天、时、分、秒时间信息，其编码格式如图3所示；
第三步：FPGA根据年信息，确定当前年是否为闰年，进而把天信息转换成月和日信息；
第四步：FPGA把BCD进制的时间信息转换成十六进制，并对所有时间信息进行CRC编码；
第五步：按照FPGA与ARM共享RAM区的数据格式，FPGA把十六进制时间信息和CRC校验值写入FPGA与ARM可读写操作的共享RAM区；
所述的共享RAM区数据格式如表1所示，
表1共享RAM区数据格式
地址 时间数据 备注(十六进制)
0x00 秒 0x00～0x3B
0x01 分 0x00～0x3B
0x02 时 0x00～0x17
0x03 日 0x00～0x1F
0x04 月 0x00～0x0C
0x05 年 0x00～0x63
0x06 CRC 对0x00～0x05的时间信息进行CRC校验
；
第六步：FPGA在成功解析出完整时间信息ta后才开始计时410ms，即在下一秒的准秒码元PR上升沿时刻输出PPSa；若FPGA解析出错误的时间信息，此秒不会输出PPSa；
第七步：ARM接收到PPSa后，产生中断；
第八步：ARM判断PPSa到来时刻是否在1000ms计数器的偏差范围997ms～1000ms内，若在范围内，ARM把ta-1+2s，ta-1为ARM把之前存储的时间信息，给通信数据打上时间戳，其1000ms计时器清零并重新开始计时；ARM读取共享RAM区的时间信息ta，对其进行CRC校验，若CRC校验值与读取的CRC值一致，则把ARM时间更新为ta；若检验不一致，ARM时间更新为ta-1+1s；
若PPSa不在范围内，ARM判断PPSa为干扰信号，1000ms计数器继续计时，当计时到1000ms时，ARM把ta-1+2s给通信数据打上时间戳，1000ms计时器清零重新计时，ARM时间更新为ta-1+1s；一旦PPS恢复到来且正确，即PPS到来时刻在997ms～1000ms内，ARM则重新读取RAM区时间信息，重复进行以上处理过程，以此实现基于FPGA+ARM架构的网关通信数据对时。
具体实施例
系统启动运行后，网关通信模块FPGA接收485串口的IRIG-B时间信息，根据B码帧格式解析出此时的BCD进制的时间信息t1：A年B天C时D分E秒，通过判断A年是否是闰年，把B天转换成B1月B2日后，把所有时间信息转换成十六进制t1'：A'年B1'月B2'日C'时D'分E'秒，并对t1'进行CRC校验，写入共享RAM区；当FPGA解析出t1后计时410ms即在下一秒t2的准秒码元上升沿输出PPS1。若FPGA解析到错误的时间信息，不会输出PPS1秒脉冲。
PPS1直接中断ARM，ARM中断后确认PPS1是否在时间精度误差允许范围内，若在则把ARM之前更新的时间t'0+2s给通信数据打时间戳，ms计时器清零，并读取RAM区时间信息进行校验，若检验正确更新ARM存储时间为t1'，若不正确则更新ARM时间为t'0+1s。若PPS1不在范围，此PPS1确认为干扰，ARM需继续计时等待正确的PPS到来，若计时到1000msPPS依旧未到来，ARM需输出t'0+2s，保证数据能正确对时，ms计时器清零，ARM时间更新为t'0+1s。一旦PPS正常到来，ARM需重新读取并更新时间，避免因ARM的时钟偏差引起误差，导致精度低，时间不可靠。
首先，系统启动运行后，网关通信模块FPGA接收485串口的IRIG-B时间信息，根据帧格式解析出此时的BCD进制的时间信息t1:18年106天15时9分10秒，因2018年不是闰年，88天信息换成4月22日，进行十六进制转换得到t1'：8’h12年8’h04月8’h16日8’h0F时8’h09分8’h0A秒，CRC校验后，按照表1数据格式依次把t1'和CRC校验值写入共享RAM区。FPGA只有在完整解析出前60个码元的时间信息t1后，才开始计时410ms即在下一秒的准秒码元上升沿时刻输出PPS1；若前60个码元中有错误，不会输出PPS1；
接着，FPGA输出的PPS1中断ARM，若此刻ARM的1000ms计时器计时为998ms，在时间误差允许范围997ms～1000ms内，则把ARM之间的更新时间t'0+2s(t'0：8’h12年8’h04月8’h08日8’h08时8’h09分8’h09秒)给通信数据打上时间戳，其1000ms计数器清零，同时读取RAM区的时间信息t1'和校验值，进行CRC校验，若校验结果与所读CRC一致，则把ARM时间更新为t1'；若不一致，则把ARM时间更新为t'0+1s。若此刻ARM的1000ms计时器计时为650ms，此PPS为干扰信号，ARM继续计时等待正确的PPS到来，若计数到1000msPPS依然未到来(此时FPGA解析到错误时间信息不会输出PPS)，ARM输出t'0+2s给通信数据打时间戳，保证数据能正确对时，ARM时间更新为t'0+1s。一旦PPS重新正常到来，ARM需重新获取并更新时间，避免应ARM的时钟偏差引起误差，导致精度低，时间不可靠。
可以看到，采用本发明提出的基于FPGA+ARM架构的网关通信模块通信对时方法，FPGA与ARM之间采用共享RAM交互时间信息，加快了通信的速度，同时1PPS是根据解析出完整时间信息后计时410ms输出，并不完全依赖于B码信号，减少了时间信息后40个码元带来的精度影响。故本发明提出的基于FPGA+ARM架构的网关通信模块能够实现将IE级的通信数据对时传输到其他IE级或NC级控制系统，具有精度高、功耗低、性能稳定、传输快等优点，并能实现较强的抗干扰能力。

Claims (7)

1.一种基于FPGA+ARM架构的网关通信数据对时方法，其特征在于，包括以下步骤：
第一步：网关通信模块接收IRIG-B码并输入到FPGA；
第二步：FPGA按照IRIG-B码编码格式解析BCD进制的年、天、时、分、秒时间信息；
第三步：FPGA根据年信息，确定当前年是否为闰年，进而把天信息转换成月和日信息；
第四步：FPGA把BCD进制的时间信息转换成十六进制，并对所有时间信息进行CRC编码；
第五步：按照FPGA与ARM共享RAM区的数据格式，FPGA把十六进制时间信息和CRC校验值写入FPGA与ARM可读写操作的共享RAM区；
第六步：FPGA在成功解析出完整时间信息ta后才开始计时410ms，即在下一秒的准秒码元PR上升沿时刻输出秒脉冲PPSa；若FPGA解析出错误的时间信息，此秒不会输出秒脉冲PPSa；
第七步：ARM接收到秒脉冲PPSa后，产生中断；
第八步：ARM判断秒脉冲PPSa到来时刻是否在1000ms计数器的偏差范围997ms～1000ms内。
2.如权利要求1所述的一种基于FPGA+ARM架构的网关通信数据对时方法，其特征在于：第八步中，若PPSa到来时刻在997ms～1000ms内，ARM把ta-1+2s，ta-1为ARM把之前存储的时间信息，给通信数据打上时间戳，其1000ms计时器清零并重新开始计时；ARM读取共享RAM区的时间信息ta，对其进行CRC校验，若CRC校验值与读取的CRC值一致，则把ARM时间更新为ta；若检验不一致，ARM时间更新为ta-1+1s。
3.如权利要求1所述的一种基于FPGA+ARM架构的网关通信数据对时方法，其特征在于：第八步中，若PPSa到来时刻不在997ms～1000ms内，ARM判断PPSa为干扰信号，1000ms计数器继续计时，当计时到1000ms时，ARM把ta-1+2s给通信数据打上时间戳，1000ms计时器清零重新计时，ARM时间更新为ta-1+1s。
4.如权利要求3所述的一种基于FPGA+ARM架构的网关通信数据对时方法，其特征在于：第八步中，一旦PPS恢复到来且正确，即PPS到来时刻在997ms～1000ms内，ARM则重新读取RAM区时间信息，重复进行以上处理过程，以此实现基于FPGA+ARM架构的网关通信数据对时。
5.如权利要求1所述的一种基于FPGA+ARM架构的网关通信数据对时方法，其特征在于：第五步中，所述的共享RAM区数据格式如表1所示，
表1共享RAM区数据格式
地址 时间数据 备注(十六进制) 0x00 秒 0x00～0x3B 0x01 分 0x00～0x3B 0x02 时 0x00～0x17 0x03 日 0x00～0x1F 0x04 月 0x00～0x0C 0x05 年 0x00～0x63 0x06 CRC 对0x00～0x05的时间信息进行CRC校验
。
6.如权利要求1所述的一种基于FPGA+ARM架构的网关通信数据对时方法，其特征在于：第一步中，所述的网关通信模块，是实现安全级仪控系统与其他非安全级或安全级仪控系统之间进行数据交互的通信接口模块，能通过权利要求书中方法解析IRIG-B码给通信数据打上时间戳。
7.如权利要求1所述的一种基于FPGA+ARM架构的网关通信数据对时方法，其特征在于：第一步中，所述的IRIG-B码由485串口进行传输。
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