CN109818624A - 信号处理方法及装置 - Google Patents

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Abstract

本发明实施例涉及信号处理技术领域，具体而言，涉及一种信号处理方法及装置，该方法将各串行信号转换为并行信号并存储，采用一个锁相环倍频出第一本地时钟频率和第二本地时钟频率，并将存储的各并行信号按照第一本地时钟频率和第二本地时钟频率依次读出，如此，仅需要一个锁相环就能够实现对多个串行信号的读出，降低了信号转换的成本，提高了锁相环的利用率。

Description

信号处理方法及装置
技术领域
本发明实施例涉及信号处理技术领域，具体而言，涉及一种信号处理方法及装置。
背景技术
现如今，数字分量串行接口(serial digital interface，SDI)在监控系统、采编系统等前端系统中有很普及的应用，而移动产业处理器接口(Mobile Industry ProcessorInterface，MIPI)已经逐渐成为移动行业处理器的主流接口，被广泛应用于手机、摄像头、显示屏等消费级电子产品。因此，SDI接口和MIPI接口之间的互相转换能够实现信号的处理和转换，具有一定的现实意义。但是现有的实现SDI接口和MIPI接口转换的设备大多成本较高且设备利用率低。
发明内容
有鉴于此，本发明提供了一种信号处理方法及装置。
本发明实施例提供了一种信号处理方法，所述方法包括：
接收多个串行信号，将各所述串行信号转换为并行信号，读取各所述并行信号的像素时钟频率；
将各所述并行信号进行存储；
采用锁相环倍频出第一本地时钟频率和第二本地时钟频率；
将存储的各所述并行信号按照所述第一本地时钟频率读出，将读出的各所述并行信号按照所述第二本地时钟频率读出。
可选地，将各所述并行信号进行存储的步骤，包括：
将各所述并行信号转换为视频信号，将各所述视频信号进行存储。
可选地，将各所述视频信号进行存储的步骤，包括：
针对每个所述视频信号，将该视频信号存储于一随机存取存储器。
可选地，采用锁相环倍频出第一本地时钟频率和第二本地时钟频率的步骤，包括：
基于设定值采用所述锁相环按照第一设定倍数倍频出所述第一本地时钟频率；
基于所述第一本地时钟频率采用所述锁相环按照第二设定倍数倍频出所述第二本地时钟频率。
可选地，所述第二本地时钟频率通过以下公式倍频得到：
mipi_csi2_outclk＝n·local_clk
其中，
mipi_csi2_outclk为第二本地时钟频率；
local_clk为第一本地时钟频率；
n为第二设定倍数，n≥2。
本发明实施例还提供了一种信号处理装置，所述装置包括：
串并转换模块，用于接收多个串行信号，将各所述串行信号转换为并行信号，读取各所述并行信号的像素时钟频率；
存储模块，用于将各所述并行信号进行存储；
倍频模块，用于采用锁相环倍频出第一本地时钟频率和第二本地时钟频率；
读取模块，用于将存储的各所述并行信号按照所述第一本地时钟频率读出，将读出的各所述并行信号按照所述第二本地时钟频率读出。
可选地，所述存储模块通过以下方式将各所述并行信号进行存储：
将各所述并行信号转换为视频信号，将各所述视频信号进行存储。
可选地，所述存储模块通过以下方式将各所述视频信号进行存储：
针对每个所述视频信号，将该视频信号存储于一随机存取存储器。
可选地，所述倍频模块通过以下方式采用锁相环倍频出第一本地时钟频率和第二本地时钟频率：
基于设定值采用所述锁相环按照第一设定倍数倍频出所述第一本地时钟频率；
基于所述第一本地时钟频率采用所述锁相环按照第二设定倍数倍频出所述第二本地时钟频率。
可选地，所述第二本地时钟频率通过以下公式倍频得到：
mipi_csi2_outclk＝n·local_clk
其中，
mipi_csi2_outclk为第二本地时钟频率；
local_clk为第一本地时钟频率；
n为第二设定倍数，n≥2。
本发明实施例还提供了一种电子设备，包括存储器、处理器以及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述的信号处理方法。
本发明实施例还提供了一种计算机可读存储介质，所述可读存储介质包括计算机程序，所述计算机程序运行时控制所述可读存储介质所在电子设备执行上述的信号处理方法。
有益效果
本发明实施例提供的信号处理方法及装置，将各串行信号转换为并行信号并存储，采用一个锁相环倍频出第一本地时钟频率和第二本地时钟频率，并将存储的各并行信号按照第一本地时钟频率和第二本地时钟频率依次读出，如此，仅需要一个锁相环就能够实现对多个串行信号的读出，降低了信号转换的成本，提高了锁相环的利用率。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例所提供的第一现场可编程门阵列的结构框图。
图2为本发明实施例所提供的一种电子设备的方框示意图。
图3为本发明实施例所提供的一种第二现场可编程门阵列的结构框图。
图4为本发明实施例所提供的一种信号处理方法的流程图。
图5为本发明实施例所提供的一种信号流向的第一示意图。
图6为本发明实施例所提供的一种信号流向的第二示意图。
图7为本发明实施例所提供的一种信号流向的第三示意图。
图8为本发明实施例所提供的一种信号流向的第四示意图。
图9为本发明实施例所提供的一种信号处理装置的模块框图。
图标：
10-电子设备；11-存储器；12-处理器；13-网络模块；
20-信号处理装置；21-串并转换模块；22-存储模块；23-倍频模块；24-读取模块；
30-第一现场可编程门阵列；31-第一锁定模块；32-第一同步模块；33-第一锁相环；34-第一输出模块；
40-第二现场可编程门阵列；41-第二锁定模块；42-第二同步模块；43-随机存取存储器；44-第二锁相环；45-第二输出模块。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例只是本发明的一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
发明人经调查发现，现阶段常用的SDI接口转MIPI接口的输出方案为多路输出，如图1所示，为常见的第一现场可编程门阵列30，每一路信号依次通过第一锁定模块31、第二锁定模块32和第一输出模块34，由于信号源不同，每一路信号输入各第一锁定模块31时的时钟频率不同，这就导致需要为每一路信号配以一个锁相环33以提供第一输出模块34输出所需的时钟频率，这会导致锁相环33使用过多，由于第一现场可编程门阵列30的锁相环33资源较少，对多路信号的处理需要多个第一现场可编程门阵列30或者更大一级别的第一现场可编程门阵列30，增加了成本且造成了一定的资源浪费。
以上现有技术中的方案所存在的缺陷，均是发明人在经过实践并仔细研究后得出的结果，因此，上述问题的发现过程以及下文中本发明实施例针对上述问题所提出的解决方案，都应该是发明人在本发明过程中对本发明做出的贡献。
基于上述研究，本发明实施例提供了一种信号处理方法及装置，仅需一个锁相环就能实现SDI接口转MIPI接口，进而实现对多个串行信号的读出，降低信号转换的成本，提高了锁相环的利用率。
图2示出了本发明实施例所提供的一种电子设备10的方框示意图。本发明实施例中的电子设备10具有数据存储、传输、处理功能，如图2所示，电子设备10包括：存储器11、处理器12、网络模块13和信号处理装置20。
存储器11、处理器12和网络模块13之间直接或间接地电性连接，以实现数据的传输或交互。例如，这些元件互相之间可以通过一条或多条通讯总线或信号线实现电性连接。存储器11中存储有信号处理装置20，所述信号处理装置20包括至少一个可以软件或固件(firmware)的形式储存于所述存储器11中的软件功能模块，所述处理器12通过运行存储在存储器11内的软件程序以及模块，例如本发明实施例中的信号处理装置20，从而执行各种功能应用以及数据处理，即实现本发明实施例中的信号处理方法。
其中，所述存储器11可以是，但不限于，随机存取存储器(Random Access Memory，RAM)，只读存储器(Read Only Memory，ROM)，可编程只读存储器(Programmable Read-OnlyMemory，PROM)，可擦除只读存储器(Erasable Programmable Read-Only Memory，EPROM)，电可擦除只读存储器(Electric Erasable Programmable Read-Only Memory，EEPROM)等。其中，存储器11用于存储程序，所述处理器12在接收到执行指令后，执行所述程序。
所述处理器12可能是一种集成电路芯片，具有数据的处理能力。上述的处理器12可以是通用处理器，包括中央处理器(Central Processing Unit，CPU)、网络处理器(Network Processor，NP)等。可以实现或者执行本发明实施例中公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。
网络模块13用于通过网络建立电子设备10与其他通信终端设备之间的通信连接，实现网络信号及数据的收发操作。上述网络信号可包括无线信号或者有线信号。
可以理解，图2所示的结构仅为示意，电子设备10还可包括比图2中所示更多或者更少的组件，或者具有与图1所示不同的配置。图2中所示的各组件可以采用硬件、软件或其组合实现。
本发明实施例还提供一种计算机可读存储介质，所述可读存储介质包括计算机程序。所述计算机程序运行时控制所述可读存储介质所在电子设备10执行下面的信号处理方法。
在本实施例中，图2所示的电子设备10可以理解为第二现场可编程门阵列40，如图3所示，第二现场可编程门阵列40包括多个第二锁定模块41、多个第二同步模块42、多个随机存取存储器43、多个第二输出模块45和一个第二锁相环44。
其中，第二现场可编程门阵列40为多路设置，每一路包括一个第二锁定模块41、一个第二同步模块42、一个随机存储存储器43和一个第二输出模块45，进一步地，一个第二锁相环44分别与各随机存储存储器43以及各第二输出模块45连接。如此，通过随机存储存储器43对各路信号进行缓存，并基于第二锁相环44倍频出第一本地时钟频率和第二本地时钟频率，能够实现多路信号由SDI接口转MIPI接口，节省了成本并提高了第二现场可编程门阵列40(第二锁相环44)的利用率。
图4示出了本发明实施例所提供的一种信号处理方法的流程图。所述方法有关的流程所定义的方法步骤应用于电子设备10，可以由所述处理器12实现。下面将对图4所示的具体流程进行详细阐述：
步骤S21，接收多个串行信号，将各串行信号转换为并行信号，读取各并行信号的像素时钟频率。
在本实施例中，每个第二锁定模块41接收一个/路串行信号，第二锁定模块41可以为第二现场可编程门阵列40内部集成的带有物理编码子层逻辑的SERDES。
请结合参阅图5，以一个SERDES为例，接收的串行信号为SDI_inp和SDI_inn，进一步地，SDI_inp和SDI_inn会隐藏携带对应的时钟频率(refclkp和refclkn)，换句话说，SERDES能够接收到SDI_inp和SDI_inn，并基于内部集成的时钟恢复电路恢复SDI_inp和SDI_inn的像素时钟频率pix_clk，进一步地，SERDES将SDI_inp和SDI_inn转换为并行信号rx_data[19:0]，可以理解，并行信号rx_data[19:0]的大小为20bit。
步骤S22，将各并行信号进行存储。
请结合参阅图2，第二同步模块42和随机存储存储器43随机存储器能够实现各路并行信号缓存。
请结合参阅图6，在本实施例中，第二同步模块42为SDI_PHY模块，如图5所示，SDI_PHY模块能够将并行信号rx_data[19:0]转换为标准的视频信号，其中，标准的视频信号包括以下几类：pix_data[19:0](像素视频信号)、valid_active(视频有效信号)、line_blank(行消隐区的有效信号)、field_blank(场消隐区的有效信号)和frame_format[2:0](视频格式信号)。
进一步地，将pix_data[19:0]、line_blank和field_blank缓存于随机存取存储器43(图7中以RAM表示)。
请结合参阅图7，RAM会对存储的信号进行切换，具体如下：
将pix_data[19:0]切换为video_data[19:0]，其中，video_data[19:0]是整行的突发数据，将field_blank和line_blank切换成field_vaild和line_vaild信号，而local_clk是倍频得到的时钟频率(通过步骤S23倍频得到)，这样处理之后再输入给第二输出模块45进行处理。
进一步地，由于MIPI接口为整行输出，采用随机存取存储器43还能够实现对信号的整行保护处理。
步骤S23，采用锁相环倍频出第一本地时钟频率和第二本地时钟频率。
可以理解，由于每路信号的时钟源不同，因此需要输出一个统一的时钟频率，相较于常见的采用多个锁相环进行倍频的方式，本实施例只需要基于设定值进行倍频即可。
例如，以三路信号为例，每路信号的像素时钟频率分别为148.5MHz，74.25MHz和27MHz，此时，只需保证最快的像素时钟频率达到要求即可，因此，设定值可以选用148.5MHz。
又例如，采用第二锁相环44倍频出的第一本地时钟频率为local_clk，在本实施例中，local_clk可以为148.5MHz，如此，基于第二锁相环44能够采用不同的第一设定倍数进行倍频，进而实现三路信号的时钟同源。
请结合参阅图7和图8，local_clk能够供给第二输出模块45，第二输出模块45为MIPI_DPHY模块，输出格式采用的是四个LANE信号(MIPI_LINE0(LVDS)、MIPI_LINE1(LVDS)、MIPI_LINE2(LVDS)和MIPI_LINE3(LVDS))和一个时钟信号MIPI_CLK(LVDS)，总共五组差分信号。其中，MIPI_CLK(LVDS)为双沿采样时钟，输入为并行的16bit(对输入的20bit视频数据高10bit和低10bit分别截取掉了低两位，一般专业级采用的是20Bit并行数据，商业级就16bit)输入信号，由此可以推算出MIPI_DPHY模块的输出时钟频率为：
mipi_csi2_outclk·2·4bit≥local_clk·16bit
在本实施例中，mipi_csi2_outclk为第二本地时钟频率，由上述公式可见，mipi_csi2_outclk至少为local_clk的两倍，因此，采用第二锁相环44倍频出local_clk之后，基于第二设定倍数n倍频出mipi_csi2_outclk，其中，n≥2。
由此，能够仅采用一个第二锁相环44实现对多路信号进行统一的时钟频率输出。
步骤S24，将存储的各并行信号按照第一本地时钟频率读出，将读出的各并行信号按照第二本地时钟频率读出。
在本实施例中，首先以第一本地时钟频率local_clk从RAM中读取出多个视频信号，其中，多个视频信号流向MIPI_DPHY模块，再以第二本地时钟频率mipi_csi2_outclk从MIPI_DPHY模块中读出视频信号，进而实现SDI接口转MIPI接口。
通过多个随机存取存储器43和一个第二锁相环44的互相配合，能够实现对多路信号的时钟域的处理，做到每个通道统一输出时钟频率，进而实现一个第二锁相环44实现多个通道的MIPI输出。
在上述基础上，如图9所示，本发明实施例提供了一种信号处理装置20，所述信号处理装置20包括：串并转换模块21、存储模块22、倍频模块23和读取模块24。
串并转换模块21，用于接收多个串行信号，将各所述串行信号转换为并行信号，读取各所述并行信号的像素时钟频率。
由于串并转换模块21和图4中步骤S21的实现原理类似，因此在此不作更多说明。
存储模块22，用于将各所述并行信号进行存储。
由于存储模块22和图4中步骤S22的实现原理类似，因此在此不作更多说明。
倍频模块23，用于采用锁相环倍频出第一本地时钟频率和第二本地时钟频率。
由于倍频模块23和图4中步骤S23的实现原理类似，因此在此不作更多说明。
读取模块24，用于将存储的各所述并行信号按照所述第一本地时钟频率读出，将读出的各所述并行信号按照所述第二本地时钟频率读出。
由于读取模块24和图4中步骤S24的实现原理类似，因此在此不作更多说明。
综上，本发明实施例所提供的信号处理方法及装置，能够基于一个锁相环实现多路信号的统一时钟频率输出，在实现SDI接口转MIPI接口的前提下能够提高现场可编程门阵列(锁相环)的利用率，节省了信号转换的成本。
在本发明实施例所提供的几个实施例中，应该理解到，所揭露的装置和方法，也可以通过其它的方式实现。以上所描述的装置和方法实施例仅仅是示意性的，例如，附图中的流程图和框图显示了根据本发明的多个实施例的装置、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
另外，在本发明各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
所述功能如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，电子设备10，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种信号处理方法，其特征在于，所述方法包括：
接收多个串行信号，将各所述串行信号转换为并行信号，读取各所述并行信号的像素时钟频率；
将各所述并行信号进行存储；
采用锁相环倍频出第一本地时钟频率和第二本地时钟频率；
将存储的各所述并行信号按照所述第一本地时钟频率读出，将读出的各所述并行信号按照所述第二本地时钟频率读出。
2.根据权利要求1所述的信号处理方法，其特征在于，将各所述并行信号进行存储的步骤，包括：
将各所述并行信号转换为视频信号，将各所述视频信号进行存储。
3.根据权利要求2所述的信号处理方法，其特征在于，将各所述视频信号进行存储的步骤，包括：
针对每个所述视频信号，将该视频信号存储于一随机存取存储器。
4.根据权利要求3所述的信号处理方法，其特征在于，采用锁相环倍频出第一本地时钟频率和第二本地时钟频率的步骤，包括：
基于设定值采用所述锁相环按照第一设定倍数倍频出所述第一本地时钟频率；
基于所述第一本地时钟频率采用所述锁相环按照第二设定倍数倍频出所述第二本地时钟频率。
5.根据权利要求4所述的信号处理方法，其特征在于，所述第二本地时钟频率通过以下公式倍频得到：
mipi_csi2_outclk＝n·local_clk
其中，
mipi_csi2_outclk为第二本地时钟频率；
local_clk为第一本地时钟频率；
n为第二设定倍数，n≥2。
6.一种信号处理装置，其特征在于，所述装置包括：
串并转换模块，用于接收多个串行信号，将各所述串行信号转换为并行信号，读取各所述并行信号的像素时钟频率；
存储模块，用于将各所述并行信号进行存储；
倍频模块，用于采用锁相环倍频出第一本地时钟频率和第二本地时钟频率；
读取模块，用于将存储的各所述并行信号按照所述第一本地时钟频率读出，将读出的各所述并行信号按照所述第二本地时钟频率读出。
7.根据权利要求6所述的信号处理装置，其特征在于，所述存储模块通过以下方式将各所述并行信号进行存储：
将各所述并行信号转换为视频信号，将各所述视频信号进行存储。
8.根据权利要求7所述的信号处理装置，其特征在于，所述存储模块通过以下方式将各所述视频信号进行存储：
针对每个所述视频信号，将该视频信号存储于一随机存取存储器。
9.根据权利要求8所述的信号处理装置，其特征在于，所述倍频模块通过以下方式采用锁相环倍频出第一本地时钟频率和第二本地时钟频率：
基于设定值采用所述锁相环按照第一设定倍数倍频出所述第一本地时钟频率；
基于所述第一本地时钟频率采用所述锁相环按照第二设定倍数倍频出所述第二本地时钟频率。
10.根据权利要求9所述的信号处理装置，其特征在于，所述第二本地时钟频率通过以下公式倍频得到：
mipi_csi2_outclk＝n·local_clk
其中，
mipi_csi2_outclk为第二本地时钟频率；
local_clk为第一本地时钟频率；
n为第二设定倍数，n≥2。
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