CN109817648B - 一种厚膜混合集成电路及其批量生产控制方法 - Google Patents

一种厚膜混合集成电路及其批量生产控制方法 Download PDF

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Abstract

一种厚膜混合集成电路及其批量生产控制方法,该包括厚膜电阻R6、厚膜电阻R7、瓷片电容C2、瓷片电容C3。对厚膜电阻R6与厚膜电阻R7进行分档测试时,横厚膜电阻R6标A*,按A1‑A7档分类标识于子陶瓷片左侧;竖厚膜电阻R7标X*,按X1‑X7档分类标识于子陶瓷片右侧。对C2与C3进行分档测试时,按B1‑B7档分类标识置于相同标识的小盒之内。Am与Bn对,Xm与Bn对,对Am与Bn之m与n的取值组合,优先考虑等于8进行组合,考虑批量生产电容的数量限制,其余依据不足的按6≤m+n≤10组合进行控制。本发明用于对轨道系统上的25Hz基信号进行精确采样、选频放大、整流与平滑处理,在工作信号幅度范围内,非线性可达到0.1%;该批量生产控制方法保障了产品的设计需要,满足了对应的厚膜混合集成电路批量生产。

Description

一种厚膜混合集成电路及其批量生产控制方法
技术领域
本发明涉及厚膜混合集成电路制作工艺领域,具体是一种厚膜混合集成电路及其批量生产控制方法。
背景技术
传统或常规的信号级采样、整流与处理电路的设计和调试方法,只适宜于板载个别样品电路的应用处理。对于批量应用而言,此类设计和处理方法无法实施。如铁路轨道系统中需要大量的性能良好、精度高、体积小巧的精密电子电路模块,用厚膜混合集成电路的方式生产的电子电路,可以对电子模块进行小型化。但是要用工作于非线性段的选频高阶精密整流线路来处理信号,当精度与指标要求足够高时,对批量处理应用来讲,几乎是难上加难、或者说几乎不可能。
发明内容
本发明提供一种厚膜混合集成电路及其批量生产控制方法,该厚膜混合集成电路用于对轨道系统上的25Hz基信号进行精确采样、选频放大、整流与平滑处理,在工作信号幅度范围内,非线性可达到0.1%;该批量生产控制方法保障了产品的设计需要,满足了对应的厚膜混合集成电路批量生产。
本发明采取的技术方案为:
一种厚膜混合集成电路,包括厚膜电阻R6、厚膜电阻R7、瓷片电容C2、瓷片电容C3。厚膜电阻R6另一端连接厚膜电阻R7一端,厚膜电阻R7另一端连接运算放大器U2的同相输入端。厚膜电阻R6另一端连接瓷片电容C2一端,瓷片电容C2另一端连接电阻R8一端、运算放大器U2的输出端,电阻R8另一端连接运算放大器U2的反相输入端。瓷片电容C3一端连接运算放大器U2的同相输入端,瓷片电容C3另一端接地。电阻R9一端连接运算放大器U2的反相输入端,电阻R9另一端接地。
所述厚膜电阻R6、瓷片电容C2形成第一组阻容对;厚膜电阻R7、瓷片电容C3形成第二组阻容对;
厚膜电阻R6与瓷片电容C2的乘积、以及厚膜电阻R7与瓷片电容C3的乘积保持精确固定,其积的精度误差需控制到0.11%以内。
所述厚膜电阻R6、厚膜电阻R7阻值为:615.0±1.0KΩ,精度要求控制在0.15%以内。
所述瓷片电容C2、瓷片电容C3为:NPO/1206/1%高精度瓷片电容。
该电路工作于二阶选频非线性工作点。
一种厚膜混合集成电路批量生产控制方法,对厚膜电阻R6与厚膜电阻R7进行分档测试时,横厚膜电阻R6标A*,按A1-A7档分类标识于子陶瓷片左侧;竖厚膜电阻R7标X*,按X1-X7档分类标识于子陶瓷片右侧;分档参数如下:
616.00K-615.76K标 A7,
615.75K-615.46K标A6,
615.45K-615.16K标A5,
615.15K-614.86K标A4,
614.85K-614.56K标A3,
614.55K-614.26K标A2,
614.25K-614.00K标A1;
对C2与C3进行分档测试时,按B1-B7档分类标识置于相同标识的小盒之内,分档参数如下:
10.015nF-10.0111nF标B7,
10.011nF-10.0071nF标B6,
10.007nF-10.0031nF标B5,
10.003nF- 9.9971nF标B4
9.997nF- 9.9931nF标B3,
9.993nF- 9.9891nF标B2,
9.989nF- 9.985nF 标B1;
对Am与Bn之m与n的取值组合控制如下:
优先考虑m+n等于8进行组合,其余依据不足的按6≤m+n≤10组合进行控制。
本发明一种厚膜混合集成电路及其批量生产控制方法,技术效果如下:
1:该电路用于对轨道系统上的25Hz基信号进行精确采样、选频放大、整流与平滑处理,在工作信号幅度范围内,非线性可达到0.1%。
2:该方法保障了产品的设计需要,满足了对应的批量产品生产。
3:优先考虑Am与Bn之m与n等于8进行组合,考虑批量生产电容的数量限制;其余依据不足的按6≤m+n≤10组合进行控制。这样的控制方法适应于人工装配对应,匹配对应方法简单,效率高。
附图说明
图1为本发明电路的局部设计原理电路图。
图2为二价选频放大单元电路的幅频特性图。
图3为本发明的整体线路设计子片版图
图4为生产用子片的拼版布局图。
实施方式
一种厚膜混合集成电路,整体电路产品采用带偏置调整的选频高阶放大整流处理电路,电路采用厚膜混合集成模式,产品的线性误差在0.1%以内。
如图1所示,本发明电路包括厚膜电阻R6、厚膜电阻R7、瓷片电容C2、瓷片电容C3。厚膜电阻R6另一端连接厚膜电阻R7一端,厚膜电阻R7另一端连接运算放大器U2的同相输入端。厚膜电阻R6另一端连接瓷片电容C2一端,瓷片电容C2另一端连接电阻R8一端、运算放大器U2的输出端,电阻R8另一端连接运算放大器U2的反相输入端。瓷片电容C3一端连接运算放大器U2的同相输入端,瓷片电容C3另一端接地。电阻R9一端连接运算放大器U2的反相输入端,电阻R9另一端接地。
所述厚膜电阻R6、瓷片电容C2形成第一组阻容对;厚膜电阻R7、瓷片电容C3形成第二组阻容对;厚膜电阻R6与瓷片电容C2的乘积、以及厚膜电阻R7与瓷片电容C3的乘积保持精确固定,其积的精度误差需控制到0.11%以内,并按组合参数精度计算与标识表1进行匹配组合。
本发明厚膜混合集成电路,对25.0±0.1 Hz信号进行选频放大,如果厚膜电阻R6、瓷片电容C2、厚膜电阻R7、瓷片电容C3精度不足,并且不进行匹配控制,产品将无法正常工作在需要的工作点上,批次产品不一致导致参数分散,合格率低于10%,工作点特性如图2。
一种厚膜混合集成电路批量生产控制方法,
(1)、所述厚膜电阻R6、厚膜电阻R7阻值为:615.0±1.0KΩ,精度要求控制在0.15%以内。
(2)、所述瓷片电容C2、瓷片电容C3为:NPO/1206/1%高精度瓷片电容。
(3)、如图3所示,陶瓷片整体采用8连片的子陶瓷片的布局,上下各留5mm白边。
对陶瓷片进行这样的布局,是做了如下的考虑:
长度方向采用4连片设计布局,适合于厚膜生产工艺中的印刷生产,合格率好控制。
宽度方向采用2连片设计布局,上下各留5mm的白边,可以在白边上对应准确地记录高精确要求电阻的测试记录值,对应性好,便于生产和识别。
(4)、对厚膜电阻R6与厚膜电阻R7进行分档测试时,横厚膜电阻R6标A*,厚膜电阻长度方向为横向设计,按A1-A7档分类标识于子陶瓷片左侧;竖厚膜电阻R7标X*,厚膜电阻长度方向为竖向设计,按X1-X7档分类标识于子陶瓷片右侧;分档参数如下:
616.00K-615.76K标 A7,
615.75K-615.46K标A6,
615.45K-615.16K标A5,
615.15K-614.86K标A4,
614.85K-614.56K标A3,
614.55K-614.26K标A2,
614.25K-614.00K标A1。
(5)、对瓷片电容C2与瓷片电容C3进行分档测试时,按B1-B7档分类标识置于相同标识的小盒之内,分档参数如下:
10.015nF-10.0111nF标B7,
10.011nF-10.0071nF标B6,
10.007nF-10.0031nF标B5,
10.003nF- 9.9971nF标B4
9.997nF- 9.9931nF标B3,
9.993nF- 9.9891nF标B2,
9.989nF- 9.985nF 标B1。
(6)、对激光调阻后的产品印刷防护层。
(7)、对待装配的厚膜片,进行如图3的厚膜电阻R6、厚膜电阻R7进行二次测试分类,并标记对应的电容档,Am与Bn对,Xm与Bn对,对Am与Bn之m与n的取值组合,如下规格进行控制:
优先考虑m + n之和等于8进行组合,考虑批量生产电容的数量限制,对其余不能满足m + n之和为8的,根据表1计算,在满足6≤m+n≤10组合下,电阻与电容的乘积可以满足设计与计算要求,可进行这样的组合控制,以便合理充分利用电容,降低生产成本。
按此参数进行选择与控制的依据和原则可参见下表1,描述如下:当m+n大于10 ,或者小于6,则组合数据出现厚膜电阻R6与瓷片电容C2之乘积整体超过设置的0.11%这个精度,属于超差不能选择组合,优选选择m+n之值等于8,此时乘积的精度最高。而可以选择在6到10 之间,是考虑到没有多倍冗余的电容来使用,需要综合考虑参数精度和批量生产成本之间的兼顾,做到可以最大限度地匹配使用采购来的高精度的电容,而整体指标符合设计要求。这样的控制方法适应于人工装配对应,匹配对应方法简单,效率高。
Figure SMS_1
/>
Figure SMS_2
工作原理:
对厚膜电阻R6、厚膜电阻R7、瓷片电容C2、瓷片电容C3的精度控制,分类,并进行匹配,如上述表1所述。从设计计算的角度保证了厚膜电阻R6与瓷片电容C2、厚膜电阻R7与瓷片电容C3阻容对的单体精度和组合精度,并用匹配的方法提高了其乘积的精度。这两组阻容的乘积的精度,直接关系到单元电路的工作特性,只有这些条件得到绝对的满足,才可能保证本发明电路的正常有效工作,达到电路设计的要求与效果,再配合本发明产品所做的配套设计单元,在本发明方法的指导下,电路的综合特性才能得到完整的表现和满足,保证了与本发明相对应的批量厚膜电路产品的生产正常进行。

Claims (2)

1.一种厚膜混合集成电路,包括厚膜电阻R6、厚膜电阻R7、瓷片电容C2、瓷片电容C3;其特征在于:厚膜电阻R6另一端连接厚膜电阻R7一端,厚膜电阻R7另一端连接运算放大器U2的同相输入端;
厚膜电阻R6另一端连接瓷片电容C2一端,瓷片电容C2另一端连接电阻R8一端、运算放大器U2的输出端,电阻R8另一端连接运算放大器U2的反相输入端;
瓷片电容C3一端连接运算放大器U2的同相输入端,瓷片电容C3另一端接地;
电阻R9一端连接运算放大器U2的反相输入端,电阻R9另一端接地;
所述厚膜电阻R6、瓷片电容C2形成第一组阻容对;厚膜电阻R7、瓷片电容C3形成第二组阻容对;
厚膜电阻R6与瓷片电容C2的乘积、以及厚膜电阻R7与瓷片电容C3的乘积保持精确固定,其积的精度误差需控制到0.11%以内;
所述厚膜电阻R6、厚膜电阻R7阻值为:615.0±1.0KΩ,精度要求控制在0.15%以内;
所述瓷片电容C2、瓷片电容C3为:NPO/1206/1%高精度瓷片电容。
2.如权利要求1任意一项所述的一种厚膜混合集成电路,其特征在于:该电路工作于二阶选频非线性工作点。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102129964A (zh) * 2010-12-13 2011-07-20 华东光电集成器件研究所 厚膜集成电路电阻端头效应曲线制作方法
CN103441102A (zh) * 2013-08-23 2013-12-11 华东光电集成器件研究所 利用陶瓷厚膜电阻器单元修复厚膜混合集成电路的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1233283A (en) * 1985-09-18 1988-02-23 Gyula Jakab Subscriber line interface circuit with longitudinal current suppression
CN2309678Y (zh) * 1997-10-17 1999-03-03 刘海先 音频信号输出装置
JP2005011475A (ja) * 2003-06-23 2005-01-13 Matsushita Electric Ind Co Ltd 半導体回路およびその検査方法
CN2794040Y (zh) * 2005-06-03 2006-07-05 天水华天微电子有限公司 隔离型双开关厚膜微电路模块
CN202135200U (zh) * 2011-06-04 2012-02-01 湖北东光电子股份有限公司 有源网络截铃流控制电路
CN102915818B (zh) * 2012-10-08 2015-12-09 华东光电集成器件研究所 厚膜电阻阻值控制方法
CN103677041B (zh) * 2013-08-26 2015-07-08 湖北东光电子股份有限公司 一种能实现环路在线调阻功能的电阻环路
CN204046929U (zh) * 2014-09-03 2014-12-24 湖北东光电子股份有限公司 一种混合膜集成电路
CN104931996B (zh) * 2015-06-12 2018-06-19 西北核技术研究所 辐射探测中大动态快脉冲的信号调理系统

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102129964A (zh) * 2010-12-13 2011-07-20 华东光电集成器件研究所 厚膜集成电路电阻端头效应曲线制作方法
CN103441102A (zh) * 2013-08-23 2013-12-11 华东光电集成器件研究所 利用陶瓷厚膜电阻器单元修复厚膜混合集成电路的方法

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