CN109801668A - 数据储存装置及应用于其上的操作方法 - Google Patents
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Abstract
一种数据储存装置及应用于其上的操作方法，数据储存装置包括第一记忆体以及控制器。第一记忆体具有错误校正能力。控制器耦接第一记忆体，控制器用以计算第一记忆体的错误次数。当控制器判断满足警报条件时，控制器回报信息至主机，警报条件相关于第一记忆体的错误次数以及次数临界值。
Description
技术领域
本发明涉及一种数据储存装置及应用于其上的操作方法，且特别涉及一种具有错误校正能力，并且能够将问题及早通知主机之数据储存装置。
背景技术
随着半导体工艺技术的演进，记忆体的容量以及密度迅速成长，记忆体所储存数据出现错误的机率也提升提高。因应于此，目前数据储存装置通常使用错误检测以及错误校正的技巧，以有效保护记忆体所储存的数据，避免受到错误影响，并且提高数据储存装置的可靠度。本发明提出一种适用于具有错误校正能力的数据储存装置的操作方法，以期及早发现记忆体可能存在的问题。
发明内容
本发明的目的在于一种数据储存装置及应用于其上的操作方法，能够及早发现记忆体可能存在的问题以通知主机。
根据本发明的一实施例，提出一种数据储存装置，包括第一记忆体以及控制器。第一记忆体具有错误校正能力。控制器耦接第一记忆体，控制器用以计算第一记忆体的一错误次数。当控制器判断满足警报条件时，控制器回报信息至主机，警报条件相关于第一记忆体的错误次数以及次数临界值。
根据本发明的另一实施例，提出一种用于数据储存装置的操作方法，数据储存装置包括控制器及第一记忆体，此操作方法包括下列步骤。控制器计算第一记忆体的错误次数；当控制器判断满足警报条件时，回报信息至主机，警报条件相关于第一记忆体的错误次数以及次数临界值。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1绘示依照本发明一实施例的数据储存装置示意图；
图2绘示依照本发明一实施例的控制器示意图；
图3绘示依照本发明一实施例用于数据储存装置的操作方法流程图；
图4绘示依照本发明一实施例包括第一记忆体及第二记忆体的数据储存装置示意图；
图5绘示依照本发明一实施例包括第一记忆体、第二记忆体、及第三记忆体的数据储存装置示意图；
图6绘示依照本发明一实施例的数据储存装置示意图；
图7A及图7B绘示依照本发明一实施例用于如图6所示数据储存装置的操作方法流程图。
其中，附图标记
10：数据储存装置
90：主机
110：控制器
112：只读记忆体
114：处理单元
121：第一记忆体
122：第二记忆体
123：第三记忆体
131：NAND快闪记忆体
132：静态随机存取记忆体
133：动态随机存取记忆体
S201、S203、S300、S301、S302、S303、S304、S311、S312、S313、S314、S320、S321、S330、S331、S340：步骤
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
记忆体可分为挥发性(volatile)记忆体以及非挥发性(non-volatile)记忆体，挥发性记忆体例如为随机存取记忆体(Random Access Memory,RAM)，而非挥发性记忆体例如为只读记忆体(Read Only Memory,ROM)以及快闪记忆体(Flash Memory)。随着记忆体储存数据量增加，大多数记忆体具有错误校正能力以提高记忆体的可靠度，例如可使用错误更正码(Error Correcting Code,ECC)技术，以校正储存数据的错误。记忆体所使用的错误更正码例如可包括BCH码、以及低密度奇偶检查码(Low Density Parity Check,LDPC)。于记忆体当中，错误更正码可使用硬体电路实作，以取得快速的错误校正效果，此部分的错误校正电路于以下说明中简称为ECC电路。
一般而言，ECC电路具有有限的错误校正能力，例如在位元宽度为N位元的数据中，可以校正m个位元的错误(N与m为正整数，且m<N)。当记忆体所储存的数据出现数据错误时，若是发生错误的错误位元数并不多，是在错误校正能力所容许的范围内，则记忆体内部的ECC电路可将数据成功校正。由于数据被成功校正，此时的数据储存装置依然可以执行正常的读写操作。然而，当需要ECC电路执行错误校正时，即表示记忆体的数据储存能力减弱，记忆体内部可能存在一些问题。以快闪记忆体为例，在快闪记忆体经过多次的编程(program)与抹除(erase)操作之后，可能产生数据保存(data retention)问题而使得错误位元数增加；另外，记忆体的写入扰动(program disturb)以及读取扰动(read disturb)，也可能造成错误位元数增加；再者，来自宇宙射线的带电粒子或是材料中的微量放射性元素，也可能造成记忆体的软错误(soft error)。当错误位元数增加时，虽然可藉由ECC电路维持目前电路的正常操作，但同时可能也代表记忆体存在潜伏问题，若是忽略这些问题，则可能导致记忆体于不久之后会因为错误位元过多，超出了ECC电路的错误校正能力，而使得错误无法被成功校正。于本发明中所揭露的数据储存装置及操作方法，可以利用这些发生的错误作为有价值的警讯，及早通知主机，以利于主机或是使用者对于数据储存装置作出后续的对应处理。
图1绘示依照本发明一实施例的数据储存装置示意图。数据储存装置10包括第一记忆体121以及控制器110。第一记忆体121具有错误校正能力，第一记忆体121可以是快闪记忆体、相变记忆体(Phase Change Memory)、磁阻式随机存取记忆体(MagnetoresistiveRAM)、铁电随机存取记忆体(Ferroelectric RAM)、动态随机存取记忆体(DRAM)、或静态随机存取记忆体(SRAM)，第一记忆体121内部例如具有ECC电路。
控制器110耦接第一记忆体121，控制器110可用以计算及校正第一记忆体121所储存数据的错误位元。举例而言，当控制器110检测到错误位元时，可直接令ECC电路进行数据的校正，或藉由改变第一记忆体121的操作电压而重新读取第一记忆体121所储存数据。当有上述情况时，控制器110将错误次数加1。当控制器110判断满足警报条件时，例如，错误次数的数值大于等于次数临界值(例如：10)时，控制器110回报信息至主机90。主机90例如可以是电脑、手机、处理器、或其他可藉由地址信息而存取数据储存装置10的硬体装置，主机90可对于数据储存装置10发出读取指令或写入指令。控制器110藉由计算第一记忆体121的错误次数并判断警报条件是否已满足，能够及早发现第一记忆体121可能存在的问题，而将问题通知主机90，让主机90知道虽然目前第一记忆体121仍然可正常使用，但可能有潜在风险，如此能够早一步对数据储存装置10进行后续处理，例如，数据储存装置进入仅能读取(Read Only)模式、暂停数据储存装置的运作、或将数据储存装置的数据复制至另一数据储存装置。
控制器110与第一记忆体121通讯的接口例如是开放式NAND快闪记忆体接口(OpenNAND Flash Interface，ONFI)、DFI接口(DDR PHY Interface)等等相关于记忆体通讯的接口。控制器110与主机90通讯的接口例如是串行ATA(Serial Advanced TechnologyAttachment，SATA)、并行ATA(Parallel Advanced Technology Attachment，PATA)、通用序列总线(Universal Serial Bus，USB)、机密数字(Secure Digital，SD)卡、通用快闪记忆体存储(Universal Flash Storage，UFS)、小型闪存(Compact Flash，CF)卡、快捷外设互联标准(Peripheral Component Interconnect Express,PCI Express)、序列式小型电脑系统接口(Serial Attached SCSI,SAS)。控制器110与主机90所采用的通讯协定例如是非挥发性记忆体快捷(Non-Volatile Memory Express，NVMe)或进阶主机控制器接口(AdvancedHost Controller Interface，AHCI)。
图2绘示依照本发明一实施例的控制器示意图。控制器110可包括只读记忆体112以及处理单元114，只读记忆体112储存控制器110启动所需的程序码、参数及数据，待控制器110完成启动后，再至第一记忆体121取得控制器110运作所需的程序码、参数及数据，使控制器110基于此固件控制第一记忆体121，处理单元114例如为微处理器、微控制器、运算电路等等可用以执行程序码的电路。
图3绘示依照本发明一实施例用于数据储存装置的操作方法流程图，此操作方法包括下列步骤。步骤S201：控制器110计算第一记忆体的错误次数。步骤S203：当判断满足警报条件时，例如：错误次数的数值大于等于次数临界值，控制器110回报信息至主机。
在一实施例中，当控制器110判断满足警报条件时，控制器110可进入(启动)只读模式，即数据储存装置10进入只读模式。在只读模式中，第一记忆体121内部所储存的数据不会被修改，即不会再写入新的数据至第一记忆体121，主机90仅能对数据储存装置10进行读取操作。在一实施例中，只读模式可实作为假写入(dummy write)模式，在假写入模式中，当有来自主机90对于数据储存装置10的写入请求时，控制器110不执行写入请求，并直接回传写入失败的信息至主机90，如此可避免更动第一记忆体121内部的数据，预防可能的进一步数据损毁，并且使得主机90可回应于收到的写入失败信息，察觉数据储存装置10的异常状况。举例而言，当数据储存装置10操作于只读模式时，主机90上所执行的应用程序若是仅需要从数据储存装置10读取数据，则此应用程序依然可正常执行，然而主机90无法将应用程序相关的历史记录(log)写入至数据储存装置10的第一记忆体121。
在另一实施例中，当控制器110判断满足警报条件时，控制器110锁定数据储存装置10的读取功能及写入功能。于锁定状态中，数据储存装置10无法被读取且无法被写入。当有来自主机90对于数据储存装置10的读取请求时，控制器110可回传读取失败的信息至主机90；当有来自于主机90对于数据储存装置10的写入请求时，控制器110可回传写入失败的信息至主机90。藉由锁定数据储存装置10，以预防第一记忆体121内部可能的进一步数据损毁。
在一实施例中，当控制器110判断满足警报条件时，可藉由改变一个通用输出输入(General Purpose Input Output,GPIO)接脚的电压，例如是将控制器110与主机90之间的一个GPIO接脚的电位拉高或拉低，以回报信息至主机90。
在另一实施例中，控制器110回报给主机90的信息包括SMART(Self-MonitoringAnalysis and Reporting Technology)错误状态，SMART错误状态可包括相关于数据储存装置10、控制器110或第一记忆体121的物理参数，SMART错误状态可具有特定格式，可被主机90所辨认。主机90从控制器110收到信息后可自行决定如何处理，举例而言，主机90可将相关的错误状态信息显示至一个使用者接口，让使用者得知相关情形，以利于使用者手动解决此问题，例如置换数据储存装置10或是第一记忆体121，或者主机90可以决定将数据储存装置10锁定，停止存取数据储存装置10。
在一实施例中，控制器110所判断的警报条件，是第一记忆体121于时间长度TP内检测到具有错误位元的错误次数加总值Ef1大于第一次数临界值Fth1。时间长度TP以及第一错误次数临界值Fth1皆可以是预先设定的值，举例而言，时间长度TP可以是30分钟，第一错误次数临界值Fth1可以是2次。要说明的是，此处所使用的数值仅作为示例性说明，并非用以限定本发明，于其他实作例子中可使用不同的数值。当第一记忆体121于时间长度TP内检测到具有错误位元的错误次数加总值Ef1大于第一错误次数临界值Fth1，即表示第一记忆体121发生错误位元的情形过于频繁，应通知主机90此情形。反之，若第一记忆体121于时间长度TP内检测到具有错误位元的错误次数的加总值Ef1小于或等于第一错误次数临界值Fth1，则可以在这个时间长度TP结束之后，将目前的错误加总值Ef1归零，于下一个时间长度TP重新计算的错误加总值Ef1。
在另一实施例中，控制器110仅将错误位元数大于一警戒值的次数计入至错误次数加总值Ef1，例如，错误位元数大于60时，才将错误次数加总值Ef1加1。如此一来，第一记忆体121正常地老化所导致的错误位元数的正常地增加，在错误位元数小于60时，并不会造成错误次数加总值Ef1的增加，避免造成不必要的困扰。
在另一实施例中，关于历史错误次数加总值Et1的计算，可以是从数据储存装置10完成制造生产后的第一次开机开始计算，且此数值(历史错误次数加总值Et1)不会归零，可用以记录数据储存装置10出厂后第一记忆体121的数据读取操作中检测到具有错误位元的所有错误次数的加总。在此实施例中，只要错误次数加总值或历史错误次数加总值其中的一者超过第一错误次数临界值Fth1，即为满足警报条件。
以上所述为数据储存装置10包括一个记忆体的实施例，如图1所示，其中的第一记忆体121可以是随机存取记忆体或快闪记忆体。举例而言，数据储存装置10是可外接于电脑的可移除式(removable)储存装置，第一记忆体121是快闪记忆体。而本发明所提出的操作方法亦可应用于包括多个记忆体的数据储存装置10，以下列举几个数据储存装置10包括有多个记忆体的实施例。
图4绘示依照本发明一实施例包括第一记忆体121及第二记忆体122的数据储存装置10示意图，第二记忆体122具有错误校正能力。举例而言，第一记忆体121是快闪记忆体，第二记忆体122是动态随机存取记忆体(DRAM)，数据储存装置10是固态硬碟(Sol id StateDrive，SSD)。控制器110耦接第二记忆体122，控制器110更用以计算自第二记忆体122所检测到具有错误位元的错误次数。于此实施例中，控制器110所判断的警报条件，是相关于第一记忆体121检测到具有错误位元的错误次数以及第二记忆体122检测到具有错误位元的错误次数。当第一记忆体121与第二记忆体122至少其中的一所发生的具有错误位元的错误次数过多时，则控制器110可通报主机90，以利于主机90及早处理。
在一实施例中，警报条件是第一记忆体121于时间长度TP内检测到具有错误位元的的错误次数加总值Ef1大于第一错误次数临界值Fth1、或第二记忆体122于时间长度TP内检测到具有错误位元的错误次数加总值Ef2大于第二错误次数临界值Fth2。此处所举的例子，第一记忆体121与第二记忆体122所使用的时间长度TP相同，如此可使得实作较为容易，然而本发明并不限于此，在一种实施方式中，第一记忆体121与第二记忆体122亦可使用不同的时间长度。另外，第一错误次数临界值Fth1与第二错误次数临界值Fth2可以相同或不同。
图5绘示依照本发明一实施例包括第一记忆体121、第二记忆体122、及第三记忆体123的数据储存装置10示意图。控制器110具有第三记忆体123，举例而言，第三记忆体123是内嵌(embedded)于控制器110，第三记忆体123例如是静态随机存取记忆体(SRAM)。第三记忆体123具有错误校正能力，控制器110更用以计算第三记忆体123检测到具有错误位元的错误次数。在此实施例中，控制器110判断的警报条件是：第一记忆体121于时间长度TP内检测到具有错误位元的错误次数加总值Ef1大于第一错误次数临界值Fth1、第二记忆体122于时间长度TP内检测到具有错误位元的错误次数加总值Ef2大于第二错误次数临界值Fth2或第三记忆体123于时间长度TP内检测到具有错误位元的错误次数加总值Ef3大于第三错误次数临界值Fth3。如前所述，各个记忆体所使用的错误次数临界值Fth1、Fth2、Fth3可以相同或不同。
图6绘示依照本发明一实施例的数据储存装置示意图。控制器110包括只读记忆体(ROM)112、处理单元114、及静态随机存取记忆体(SRAM)133，ROM 112可用以储存处理单元114执行的程序码，SRAM 133例如为控制器110的嵌入式记忆体。控制器110并经由通讯接口耦接至NAND式快闪记忆体(NAND Flash)131以及动态随机存取记忆体(DRAM)132。在此实施例中，控制器110更用以计算端到端(end to end)传输发生错误的错误次数。端到端传输错误例如是主机90与数据储存装置10之间的数据传输错误，于主机90与数据储存装置10之间可使用错误检测码(error detecting code)以判断是否存在端到端传输错误。错误检测码例如是奇偶检查码(parity code)、检查和(checksum)、循环冗余校验(cycl icredundancy check,CRC)。
在如图6所示的实施例中，控制器110所判断的警报条件是：NAND Flash131于时间长度TP内检测到具有错误位元的错误次数加总值大于第一错误次数临界值Fth1、DRAM 132于时间长度TP内检测到具有错误位元的错误次数加总值大于第二错误次数临界值Fth2、SRAM 133于时间长度TP内检测到具有错误位元的错误次数加总值大于第三错误次数临界值Fth3、或端到端传输于时间长度TP内发生错误的错误次数加总值大于第四错误次数临界值Fth4。
图7A及图7B绘示依照本发明一实施例用于如图6所示数据储存装置的操作方法流程图。步骤S300：数据储存装置10操作于正常模式。步骤S301：判断SRAM 133是否检测到错误，即判断SRAM 133所储存的使用者数据是否具有错误位元，若是，进入步骤S311：增加SRAM的错误次数加总值；若否，则跳至步骤S330。类似地，步骤S302：判断DRAM 132是否检测到错误，即判断DRAM 132所储存的使用者数据是否具有错误位元，若是，进入步骤S312：增加DRAM的错误次数加总值。步骤S303：判断是否有端到端传输错误，即判断有端到端传输的数据是否具有错误位元，若是，进入步骤S313：增加端到端传输的错误次数加总值。步骤S304：判断NAND Flash 131是否检测到错误，即判断NAND Flash 131所储存的使用者数据是否具有错误位元，若是，进入步骤S314：增加NAND Flash的错误次数加总值。
步骤S320即为控制器110判断是否满足警报条件，在此例子中，所使用的时间长度TP为1小时，对于各个频率值使用的错误次数临界值Fth皆为3。警报条件为{(SRAM错误次数加总值>3)或(DRAM错误次数加总值>3)或(端到端传输错误次数加总值>3)或(NAND Flash错误次数加总值>3)。亦即，在步骤S320所绘示的4个判断条件中，只要其中一个成立，即代表数据储存装置10可能有潜在问题，因此进入步骤S321。反之，若步骤S320的判断结果为否，则进入步骤S330。
步骤S321绘示2个子步骤，于实作中可以执行至少其中一个子步骤。第1个子步骤为数据储存装置10进入假读/写模式，举例而言，可以是假读取模式、假写入模式、或是假读取假写入模式。第2个子步骤为回报SMART错误状态至主机90，并且输出GPIO通知主机90。步骤S321为满足警报条件时的处理步骤。当未满足警报条件时，步骤S330判断目前经过时间是否已超过1小时(时间长度TP)，若是已超过1小时，则进入步骤S331，将经过时间重置为0，并且重置所有次数加总值为0，包括于步骤S311、S312、S313、S314所计算的各个次数加总值，进入下一个时间长度TP的频率计算。若步骤S330的判断结果为否，则进入步骤S340，控制器110内部记录的各个次数加总值维持不变，数据储存装置10持续工作并且监测错误事件。
根据本发明以上所述的多个实施例，藉由计算记忆体发生错误的次数，能够在记忆体无法使用之前，及早发现可能存在的问题，而将此信息回报当主机。当主机或是操作主机的使用者得知此警示信息后，例如可以锁定目前使用中的记忆体，或可使用新的记忆体置换目前使用中的记忆体，置换记忆体的操作容易、成本低、且数据损失的风险小，如此能够防患于未然，避免使用中的记忆体某天突然数据毁损，反而需要花费更高昂的代价去救回储存的数据。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (14)
1.一种数据储存装置，其特征在于，包括：
一第一记忆体，该第一记忆体具有错误校正能力；以及
一控制器，耦接该第一记忆体，该控制器用以计算该第一记忆体的一错误次数，当该控制器判断满足一警报条件时，该控制器回报一信息至一主机，其中该警报条件相关于该第一记忆体的该错误次数以及一次数临界值。
2.根据权利要求1所述的数据储存装置，其特征在于，当该控制器判断满足该警报条件时，该数据储存装置进入一只读模式。
3.根据权利要求1所述的数据储存装置，其特征在于，该控制器藉由改变一通用输出输入接脚的电压，以回报该信息至该主机。
4.根据权利要求1所述的数据储存装置，其特征在于，该控制器回报给该主机的该信息包括一SMART错误状态。
5.根据权利要求1所述的数据储存装置，其特征在于，该第一记忆体的该错误次数是该第一记忆体于一时间长度内检测到具有错误位元的一第一错误次数加总值。
6.根据权利要求1所述的数据储存装置，其特征在于，该第一记忆体的该错误次数是该第一记忆体于一时间长度内检测到错误位元数大于一警戒值的一第一错误次数加总值。
7.根据权利要求1所述的数据储存装置，其特征在于，更包括：
一第二记忆体，该第二记忆体具有错误校正能力；
其中该控制器耦接该第二记忆体，该控制器用以计算该第二记忆体检测到具有错误位元的错误次数，该警报条件是该第一记忆体于一时间长度内检测到具有错误位元的一第一错误次数加总值大于一第一次数临界值、或该第二记忆体于该时间长度内检测到具有错误位元的一第二错误次数加总值大于一第二次数临界值。
8.根据权利要求7所述的数据储存装置，其特征在于，该控制器具有一第三记忆体，该第三记忆体具有错误校正能力，该控制器用以计算该第三记忆体检测到具有错误位元的错误次数；
其中该警报条件是该第一记忆体于一时间长度内检测到具有错误位元的一第一错误次数加总值大于一第一次数临界值、该第二记忆体于该时间长度内检测到具有错误位元的一第二错误次数加总值大于一第二次数临界值、或该第三记忆体于该时间长度内检测到具有错误位元的一第三错误次数加总值大于一第三次数临界值。
9.一种用于数据储存装置的操作方法，该数据储存装置包括一控制器及一第一记忆体，其特征在于，该操作方法包括：
该控制器计算该第一记忆体的一错误次数；以及
当该控制器判断满足一警报条件时，回报一信息至一主机，其中该警报条件相关于该第一记忆体的该错误次数以及一次数临界值。
10.根据权利要求9所述的操作方法，其特征在于，还包括：当该控制器判断满足该警报条件时，该数据储存装置进入一只读模式。
11.根据权利要求9所述的操作方法，其特征在于，该第一记忆体的该错误次数是该第一记忆体于一时间长度内检测到具有错误位元的一第一错误次数加总值。
12.根据权利要求9所述的操作方法，其特征在于，该第一记忆体的该错误次数是该第一记忆体于一时间长度内检测到错误位元数大于一警戒值的一第一错误次数加总值。
13.根据权利要求9所述的操作方法，其特征在于，该第一记忆体的该错误次数是该第一记忆体的一历史错误次数加总值。
14.根据权利要求9所述的操作方法，其特征在于，该操作方法更包括：
该控制器计算一第二记忆体检测到具有错误位元的错误次数；
该警报条件是该第一记忆体于一时间长度内检测到具有错误位元的一第一错误次数加总值大于一第一次数临界值、或该第二记忆体于该时间长度内检测到具有错误位元的一第二错误次数加总值大于一第二次数临界值。
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