JP6031850B2 - 情報機器、データ保証システム、処理装置、データ保証方法およびプログラム - Google Patents
情報機器、データ保証システム、処理装置、データ保証方法およびプログラム Download PDFInfo
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Description
本発明は、情報機器、データ保証システム、処理装置、データ保証方法およびプログラムに関する。
メモリ内のデータがビット反転する事象としてソフトエラーがある。ソフトエラーは、故障とは異なり一時的なものであるため、装置の再起動等のリセットを行うことで復旧可能である。ただし、リセットにて通信断の発生する通信装置などリセットを禁止されている機器では、ソフトエラーに対するエラー訂正などの対策が必要となる。
ここで、ソフトエラーなどデータのエラーに対して、ＥＣＣ（Error Checking and CorrectionもしくはError Correction Coding）やＣＲＣ（Cyclic Redundancy Check）やパリティ（Parity）などのエラーチェックビットを付与してエラー検出ないしエラー訂正を行う方法が知られている。例えば、一般的なＥＣＣメモリでは、データ６４ビットに対して８ビットのエラー訂正符号を対応させ、６４ビットのうち１ビットのエラーを訂正する。
ここで、ソフトエラーなどデータのエラーに対して、ＥＣＣ（Error Checking and CorrectionもしくはError Correction Coding）やＣＲＣ（Cyclic Redundancy Check）やパリティ（Parity）などのエラーチェックビットを付与してエラー検出ないしエラー訂正を行う方法が知られている。例えば、一般的なＥＣＣメモリでは、データ６４ビットに対して８ビットのエラー訂正符号を対応させ、６４ビットのうち１ビットのエラーを訂正する。
また、エラー訂正に関連して、特許文献１に記載の情報処理装置では、ＦＰＧＡ（Field Programmable Gate Array）に書き込まれている属性情報が読み出され、さらにこの属性情報に対応する期待値が、ＲＯＭにより構成された主記憶装置から読み出される。ここで、期待値は、属性情報と同じデータである。次に、属性情報と期待値とを比較し、両者が一致するか否か、を判定する。両者が一致しなければ、主記憶装置に格納されていた期待値がＦＰＧＡに書き込まれる。
これにより、ＦＰＧＡに書き込まれている属性情報にソフトエラーに起因する誤りや欠落がないかを判定することができ、ソフトエラーの影響を修復する、とされている。
これにより、ＦＰＧＡに書き込まれている属性情報にソフトエラーに起因する誤りや欠落がないかを判定することができ、ソフトエラーの影響を修復する、とされている。
また、特許文献２に記載の制御装置は、同一動作周波数で同一の処理を行う複数のプロセッサと、前記複数のプロセッサからそれぞれ独立に書き込み／読み出しを受ける複数の記憶装置と、前記複数の記憶装置の書き込み時及び読み込み時にそれぞれ誤り訂正符号の生成とエラー検出及び訂正を行う複数のＥＣＣ演算装置と、前記複数のプロセッサのうちの各プロセッサの演算経過／演算結果を逐次比較し、同一の場合に処理は正当と診断する比較装置を備えた制御装置において、前記ＥＣＣ演算装置による１ビットエラー検知時に読み出しデータの訂正を行うと共に前記記憶装置のデータの訂正を行う。
これにより、記憶装置のエラーの潜在、比較装置の故障の潜在を防止でき、ソフトエラー発生の際は動作継続が可能となり、システムとして、稼働率を向上する、とされている。
これにより、記憶装置のエラーの潜在、比較装置の故障の潜在を防止でき、ソフトエラー発生の際は動作継続が可能となり、システムとして、稼働率を向上する、とされている。
しかしながら、ＥＣＣメモリなど一般的なＥＣＣでは、１ビットエラーを訂正できるが、２ビットエラーは検出のみであり、３ビット以上のエラーは検出すらできないおそれがある。また、ＣＲＣやパリティにおいても、通常、エラー検出を行えるのみでありエラー訂正やエラービットの特定はできない。特に、機器を動作させるためのデータのエラーを訂正できないと、当該機器の誤動作を引き起こし、正常動作に復旧させるには当該機器のリセットが必要となる。
また、特許文献１に記載の技術は、ＲＯＭに記憶されているデータ、すなわち値が固定のデータに関するものであり、値が可変のデータについてその値を保証する技術は開示されていない。
また、特許文献２に記載の技術は、プロセッサが多重化（冗長化）された構成に関するものであり、プロセッサが多重化されていない構成に適用することはできない。
また、特許文献２に記載の技術は、プロセッサが多重化（冗長化）された構成に関するものであり、プロセッサが多重化されていない構成に適用することはできない。
本発明は、上述の課題を解決することのできる情報機器、データ保証システム、処理装置、データ保証方法およびプログラムを提供することを目的としている。
この発明は上述した課題を解決するためになされたもので、本発明の一態様による情報機器は、有効データと無効データとを含む設定データを記憶するテーブル記憶部と、前記有効データ及び前記無効データのうち有効データを選択的に記憶する基情報記憶部と、前記テーブル記憶部の記憶するデータのうち有効データと前記基情報記憶部の記憶する有効データとが一致するか否かを判定し、一致しないと判定すると、前記基情報記憶部の記憶する有効データを前記テーブル記憶部に書き込む処理部と、を具備することを特徴とする。
また、本発明の一態様によるデータ保証システムは、有効データと無効データとを含む設定データを記憶する情報機器と、前記有効データ及び前記無効データのうち有効データを選択的に記憶する基情報記憶装置と、前記情報機器の記憶するデータのうち有効データと前記基情報記憶装置の記憶する有効データとが一致するか否かを判定し、一致しないと判定すると、前記基情報記憶装置の記憶する有効データを前記情報機器に書き込む処理装置と、を具備することを特徴とする。
また、本発明の一態様による処理装置は、情報機器の記憶する有効データ及び無効データのうち有効データと基情報記憶装置が有効データ及び前記無効データの中から選択的に記憶する有効データとが一致するか否かを判定し、一致しないと判定すると、前記基情報記憶装置の記憶する有効データを前記情報機器に書き込むことを特徴とする。
また、本発明の一態様によるデータ保証方法は、有効データと無効データとを含む設定データを記憶するテーブル記憶部と、前記有効データを記憶する基情報記憶部と、を具備する情報機器のデータ保証方法であって、前記テーブル記憶部の記憶する有効データ及び前記無効データのうち有効データと前記基情報記憶部が前記有効データ及び前記無効データの中から選択的に記憶する有効データとが一致するか否かを判定し、一致しないと判定すると、前記基情報記憶部の記憶する有効データを前記テーブル記憶部に書き込む処理ステップを具備することを特徴とする。
また、本発明の一態様によるデータ保証方法は、情報機器の記憶する設定データを保証する処理装置のデータ保証方法であって、前記情報機器の記憶する前記設定データに含まれる有効データ及び無効データのうち有効データと、基情報記憶装置が前記有効データ及び前記無効データの中から選択的に記憶する有効データとが一致するか否かを判定し、一致しないと判定すると、前記基情報記憶装置の記憶する有効データを前記情報機器に書き込むことを特徴とする。
また、本発明の一態様によるプログラムは、有効データと無効データとを含む設定データを記憶するテーブル記憶部と、前記有効データ及び前記無効データのうち有効データを選択的に記憶する基情報記憶部と、を具備する情報機器を制御するコンピュータに、前記テーブル記憶部の記憶する有効データと前記基情報記憶部の記憶する有効データとが一致するか否かを判定し、一致しないと判定すると、前記基情報記憶部の記憶する有効データを前記テーブル記憶部に書き込む処理ステップを実行させるためのプログラムである。
また、本発明の一態様によるプログラムは、情報機器の記憶する設定データを保証する処理装置としてのコンピュータに、前記情報機器の記憶する前記設定データに含まれる有効データ及び無効データのうち有効データと、基情報記憶装置が前記有効データ及び前記無効データの中から選択的に記憶する有効データとが一致するか否かを判定し、一致しないと判定すると、前記基情報記憶装置の記憶する有効データを前記情報機器に書き込む処理を行わせるためのプログラムである。
本発明によれば、値が可変なデータに関しても、また、プロセッサが多重化されていない構成においても、複数ビットのソフトエラーが生じた際に機器のリセットが必要となる可能性を低減させることができる。
以下、図面を参照して、本発明の実施の形態について説明する。図１は、本発明の一実施形態における情報機器の構成を示す概略構成図である。同図において、情報機器１００は、ＣＰＵ（Central Processing Unit、中央処理装置）１１０と、メインメモリ１２０と、ＳＲＡＭ（Static Random Access Memory）１３０と、連想メモリ（Content Addressable Memory；ＣＡＭ）１４０と、ＦＰＧＡ１５０と、表示装置１６０と、バス１７０とを具備する。ＦＰＧＡ１５０は、内部メモリ１５１を具備する。
情報機器１００は、有効データと無効データとを含む設定データを記憶し、有効データに基づいて動作する。ここでいう設定データは、情報機器１００の動作に関連する設定を示すデータである。また、有効データは、設定データのうち有効な設定を示しているデータである。一方、無効データは、設定データのうち有効な設定を示していないデータである。
情報機器１００および設定データの例として、例えばルータやネットワーク接続されたコンピュータなどの通信装置およびルーティングテーブルが挙げられる。通信装置としての情報機器１００は、ルーティングテーブルの示す各経路のうち、有効となっている経路に基づいて直接の送信先の通信機器を決定してパケットを送信する。ここで、情報機器１００が記憶しているルーティングテーブルの各経路情報のうち、有効となっている経路情報が有効データに該当し、無効となっている経路情報が無効データに該当する。
但し、本発明は通信装置に限らず、有効データと無効データとを含む設定データを記憶し、有効データに基づいて動作する様々な機器に適用可能である。
なお、本実施形態では情報機器１００が設定データをテーブル形式にて記憶する場合について説明するが、情報機器１００が記憶する設定データのデータ形式はテーブル形式に限らず、有効データと無効データとを区別可能なデータ形式であればよい。
なお、本実施形態では情報機器１００が設定データをテーブル形式にて記憶する場合について説明するが、情報機器１００が記憶する設定データのデータ形式はテーブル形式に限らず、有効データと無効データとを区別可能なデータ形式であればよい。
ＣＰＵ１１０は、メインメモリ１２０からプログラムを読み出して実行することで、情報機器１００の各部を制御して各種機能を実行する。
メインメモリ１２０は、設定データのうちの有効データを含む各種データを記憶する記憶デバイスである。このメインメモリ１２０の構成として様々なものを用いることができる。例えば、メインメモリ１２０は、ＳＲＡＭのＥＣＣメモリを用いて構成されていてもよいし、ソフトエラー耐性の比較的高いスタック型（積み上げ型）ＤＲＡＭ（Dynamic Random Access Memory）を用いて構成されていてもよい。また、メインメモリ１２０が、キャッシュメモリまたは二次記憶デバイスなどを備えて記憶階層構造をなしていてもよい。
メインメモリ１２０は、設定データのうちの有効データを含む各種データを記憶する記憶デバイスである。このメインメモリ１２０の構成として様々なものを用いることができる。例えば、メインメモリ１２０は、ＳＲＡＭのＥＣＣメモリを用いて構成されていてもよいし、ソフトエラー耐性の比較的高いスタック型（積み上げ型）ＤＲＡＭ（Dynamic Random Access Memory）を用いて構成されていてもよい。また、メインメモリ１２０が、キャッシュメモリまたは二次記憶デバイスなどを備えて記憶階層構造をなしていてもよい。
ＳＲＡＭ１３０と、連想メモリ１４０とは、いずれも、設定データを記憶する。ＳＲＡＭ１３０は、フリップフロップ回路を用いて構成され、リフレッシュ操作が不要な記憶デバイスである。連想メモリ１４０は、検索キーワードに対して検索結果を回答する記憶デバイスである。例えば、連想メモリ１４０は、通信装置としての情報機器１００において、送信先ＭＡＣアドレスと送信ポート番号との対応テーブルを設定データとして記憶しておき、ＣＰＵ１１０から送信先ＭＡＣアドレスの出力を受けると、出力ポート番号を回答する。
ＦＰＧＡ１５０は、ロジックを設定（例えばプログラミング）可能な集積回路である。
内部メモリ１５１は、ＦＰＧＡ１５０のロジック設定を示すデータを設定データとして記憶する。ここで、例えばＦＰＧＡ１５０の提供する論理回路の一部が使用される場合において、使用される論理回路に対するロジック設定のデータが有効データの一例に該当し、不使用の論理回路に対するロジック設定のデータが無効データの一例に該当する。
内部メモリ１５１は、ＦＰＧＡ１５０のロジック設定を示すデータを設定データとして記憶する。ここで、例えばＦＰＧＡ１５０の提供する論理回路の一部が使用される場合において、使用される論理回路に対するロジック設定のデータが有効データの一例に該当し、不使用の論理回路に対するロジック設定のデータが無効データの一例に該当する。
但し、図１に示す、情報機器１００がＳＲＡＭ１３０と連想メモリ１４０とＦＰＧＡ１５０を１つずつ具備する構成は、情報機器１００において設定データを記憶するデバイスの構成の一例であり、本発明の適用範囲はこれに限らない。例えば、情報機器１００が、ＳＲＡＭ１３０と連想メモリ１４０とＦＰＧＡ１５０のいずれか１つまたは２つを具備するようにしてもよいし、例えばＤＲＡＭなどこれら以外のデバイスを具備するようにしてもよい。また、情報機器１００が、ＳＲＡＭ１３０を複数具備するなど、同種のデバイスを複数具備するようにしてもよい。
表示装置１６０は、例えば液晶パネルまたは有機ＥＬ（Organic Electro-Luminescence）パネルなどの表示画面を具備し、各種画像を表示する。
バス１７０は、ＣＰＵ１１０が情報機器１００の各部にアクセスするための信号経路を提供する。
バス１７０は、ＣＰＵ１１０が情報機器１００の各部にアクセスするための信号経路を提供する。
図２は、情報機器１００の機能構成の概略およびデータの所在を示す説明図である。同図において、情報機器１００は、処理部２１０と、基情報記憶部２２０と、テーブル記憶部２３１および２３２と、論理処理部２５０と、表示部２６０とを具備する。論理処理部２５０は、テーブル記憶部２３３を具備する。
テーブル記憶部２３１は、ＳＲＡＭ１３０（図１）にて実現され、データテーブルＴ２１を記憶する。ここで、データテーブルＴ２１は、設定データの一例に該当するテーブル形式のデータである。
テーブル記憶部２３２は、連想メモリ１４０にて実現され、データテーブルＴ２２を記憶する。ここで、データテーブルＴ２２は、設定データの一例に該当するテーブル形式のデータである。
テーブル記憶部２３２は、連想メモリ１４０にて実現され、データテーブルＴ２２を記憶する。ここで、データテーブルＴ２２は、設定データの一例に該当するテーブル形式のデータである。
論理処理部２５０は、ＦＰＧＡ１５０にて実現され、論理処理（論理演算や、論理演算の組み合わせによる処理）を行う。
テーブル記憶部２３３は、内部メモリ１５１にて実現され、データテーブルＴ２３を記憶する。ここで、データテーブルＴ２３は、論理処理部２５０が行う論理処理の設定を示すテーブル形式のデータであり、設定データの一例に該当する。
テーブル記憶部２３３は、内部メモリ１５１にて実現され、データテーブルＴ２３を記憶する。ここで、データテーブルＴ２３は、論理処理部２５０が行う論理処理の設定を示すテーブル形式のデータであり、設定データの一例に該当する。
基情報記憶部２２０は、メインメモリ１２０にて実現され、基情報Ｔ１１を記憶する。ここで、基情報Ｔ１１は、有効データの一例に該当するテーブル形式のデータである。
表示部２６０は、表示装置１６０にて実現され、処理部２１０の制御に従って各種画像を表示する。特に、表示部２６０は、基情報記憶部２２０の記憶する基情報を表示する。
表示部２６０は、表示装置１６０にて実現され、処理部２１０の制御に従って各種画像を表示する。特に、表示部２６０は、基情報記憶部２２０の記憶する基情報を表示する。
処理部２１０は、ＣＰＵ１１０がメインメモリ１２０からプログラムを読み出して実行することで実現され、情報機器１００の各部を制御して各種機能を実行する。特に、処理部２１０は、テーブル記憶部２３１、２３２および２３３の各々について、当該テーブル記憶部の記憶する有効データ（データテーブルの一部）と基情報記憶部２２０の記憶する有効データ（基情報）とが一致するか否かを判定する。そして、一致しないと判定した場合、処理部２１０は、基情報記憶部２２０の記憶する有効データを、該当するテーブル記憶部に書き込む。
また、処理部２１０は、情報機器１００における設定を示す情報として基情報Ｔ１１を表示部２６０に表示させる。例えば、処理部２１０は、ある設定項目の設定状況の表示を要求するユーザ操作に基づいて、該当するデータを基情報Ｔ１１から読み出して表示部２６０に表示させる。
次に、図３および図４を参照して、処理部２１０が行うデータ保証のための動作について説明する。処理部２１０は、データ保証のための動作として、データテーブルにおけるエラー訂正と、データテーブルと基情報とのデータ比較（およびデータ書換）とを行う。
図３は、処理部２１０がデータテーブルにおけるエラー訂正を行う処理の手順を示すフローチャートである。処理部２１０は、例えばデータテーブルにアクセスする際に同図の処理を行うことで、アクセス時のデータ値を保証する。
同図の処理において、処理部２１０は、まず、データテーブルにエラーがあるか否かを判定する（ステップＳ１０１）。具体的には、例えば、テーブル記憶部２３１や２３２や２３３が、データテーブルＴ２１やＴ２２やＴ２３をＥＣＣまたはハミング符号など誤り訂正符号（誤り訂正可能な符号）にて記憶しておく。そして、処理部２１０は、当該符号を用いたエラー検出を行ってエラーの有無を判定する。
同図の処理において、処理部２１０は、まず、データテーブルにエラーがあるか否かを判定する（ステップＳ１０１）。具体的には、例えば、テーブル記憶部２３１や２３２や２３３が、データテーブルＴ２１やＴ２２やＴ２３をＥＣＣまたはハミング符号など誤り訂正符号（誤り訂正可能な符号）にて記憶しておく。そして、処理部２１０は、当該符号を用いたエラー検出を行ってエラーの有無を判定する。
エラー無しと判定した場合（ステップＳ１０１：ＮＯ）、同図の処理を終了する。
一方、エラー有りと判定した場合（ステップＳ１０１：ＹＥＳ）、エラー訂正を行う（ステップＳ１０２）。具体的には、処理部２１０は、テーブル記憶部２３１や２３２や２３３に適用されている誤り訂正符号を用いてエラーを訂正する。
その後、同図の処理を終了する。
一方、エラー有りと判定した場合（ステップＳ１０１：ＹＥＳ）、エラー訂正を行う（ステップＳ１０２）。具体的には、処理部２１０は、テーブル記憶部２３１や２３２や２３３に適用されている誤り訂正符号を用いてエラーを訂正する。
その後、同図の処理を終了する。
図３の処理にて、処理部２１０は、テーブル記憶部２３１や２３２や２３３に適用されている誤り訂正符号の冗長度に応じたビット数の誤りを訂正する。例えば、一般的なＥＣＣメモリで用いられているデータ６４ビットに対して８ビットのエラー訂正符号を対応させたＥＣＣを適用する場合、処理部２１０は、６４ビットのうち１ビットのエラーを訂正する。
かかるビット数を超えるエラーに対応するため、処理部２１０は、データテーブルと基情報とのデータ比較（およびデータ書換）とを行う。
かかるビット数を超えるエラーに対応するため、処理部２１０は、データテーブルと基情報とのデータ比較（およびデータ書換）とを行う。
図４は、処理部２１０がデータテーブルと基情報とのデータ比較（およびデータ書換）を行う処理の手順を示すフローチャートである。
処理部２１０は、例えば周期的に各データテーブルのデータについて１エントリずつ図４の処理を行うなど、周期的に図４の処理を行う。なお、ここでいうエントリは、テーブルの１行分など、互いに対応付けられた一纏まりのデータである。
さらに、図３の処理にて訂正不能なエラーを検出した際に、処理部２１０が図４の処理を行うようにしてもよい。例えば、１ビットエラーを訂正可能かつ２ビットエラーを検出可能なＥＣＣにて２ビットエラーを検出した際に、処理部２１０が図４の処理を行うようにしてもよい。
処理部２１０は、例えば周期的に各データテーブルのデータについて１エントリずつ図４の処理を行うなど、周期的に図４の処理を行う。なお、ここでいうエントリは、テーブルの１行分など、互いに対応付けられた一纏まりのデータである。
さらに、図３の処理にて訂正不能なエラーを検出した際に、処理部２１０が図４の処理を行うようにしてもよい。例えば、１ビットエラーを訂正可能かつ２ビットエラーを検出可能なＥＣＣにて２ビットエラーを検出した際に、処理部２１０が図４の処理を行うようにしてもよい。
図４の処理において、処理部２１０は、まず、データテーブル（Ｔ２１、Ｔ２２およびＴ２３）の有効データ（例えば有効なエントリ）と、基情報にて対応する有効データとを照合して（ステップＳ２０１）、不一致の有無を判定する（ステップＳ２０２）。具体的には、ステップＳ２０１において、処理部２１０は、データテーブルにて有効となっているデータをエントリ毎など処理可能なサイズで読み出し、当該データに対応するデータを基情報から読み出す。そして、ステップＳ２０２において、処理部２１０は、両者を比較して値の異なるビットの有無を判定する。
不一致無しと判定した場合（ステップＳ２０２：ＮＯ）、同図の処理を終了する。
一方、不一致有りと判定した場合（ステップＳ２０２：ＹＥＳ）、処理部２１０は、基情報から読み出したデータをデータテーブルの該当部分に上書き（データ書換）することで、エラーを訂正する（ステップＳ２０３）。
その後、同図の処理を終了する。
一方、不一致有りと判定した場合（ステップＳ２０２：ＹＥＳ）、処理部２１０は、基情報から読み出したデータをデータテーブルの該当部分に上書き（データ書換）することで、エラーを訂正する（ステップＳ２０３）。
その後、同図の処理を終了する。
ここで、テーブル記憶部２３１や２３２や２３３は、有効データと無効データとを区別するためのデータを、データテーブルＴ２１やＴ２２やＴ２３に含んで記憶している。例えば、データテーブルＴ２１やＴ２２やＴ２３は、有効／無効の区別を示すフラグをエントリ毎に有する。かかる有効データと無効データとを区別するためのデータについてもソフトエラーが生じるおそれがあり、情報機器１００は、当該ソフトエラーにて誤動作するおそれがある。例えば、無効データを示すフラグにソフトエラーが生じて有効データを示す値になると、情報機器１００が、無効なデータを用いて動作することで誤動作してしまうおそれがある。
これに対して、基情報記憶部２２０は、基情報Ｔ１１として有効データのみを記憶するので、有効データと無効データとを区別するためのデータを記憶する必要が無い。従って、基情報記憶部２２０におけるデータを用いることで、情報機器１００は、有効データと無効データとを区別するためのデータにおけるソフトエラーに起因する誤動作を回避し得る。
これに対して、基情報記憶部２２０は、基情報Ｔ１１として有効データのみを記憶するので、有効データと無効データとを区別するためのデータを記憶する必要が無い。従って、基情報記憶部２２０におけるデータを用いることで、情報機器１００は、有効データと無効データとを区別するためのデータにおけるソフトエラーに起因する誤動作を回避し得る。
なお、基情報Ｔ１１のデータを保証する方法として様々な方法を用いることができる。例えば、ＥＣＣやハミング符号などの誤り訂正符号を用いて、処理部２１０が基情報Ｔ１１に対する誤り訂正を行うようにしてもよい。その際、誤り訂正符号の冗長度を大きくして、処理部２１０が、複数ビットのエラーを訂正できるようにしてもよい。なお、処理部２１０が、基情報Ｔ１１について訂正不可能なエラーを検出した場合、故障扱いとして表示部２６０にエラーメッセージを表示させる、あるいは、情報機器１００をリセットする等の処理を行うようにしてもよい。
また、基情報記憶部２２０を３重化するなど多重化し、処理部２１０が多数決にて基情報Ｔ１１のデータエラーを訂正するようにしてもよい。
また、メインメモリ１２０（図１）として、ＬＳＩ（Large Scale Integration）材料の純度を高めて放射性不純物を削減した修正回路を使用することで、ソフトエラーの発生頻度を低減させるようにしてもよい。
また、メインメモリ１２０（図１）として、ＬＳＩ（Large Scale Integration）材料の純度を高めて放射性不純物を削減した修正回路を使用することで、ソフトエラーの発生頻度を低減させるようにしてもよい。
また、処理部２１０が、単位時間あたりのエラー検出回数を監視し、所定の閾値頻度以上のエラーを検出した場合にハードウェアの故障として表示部２６０にエラーメッセージを表示させる等の処理を行うようにしてもよい。
ここで、情報機器１００のハードウェアに故障が生じた場合、同様のエラーが頻発することが考えられる。例えば、テーブル記憶部２３１のあるビットに故障が発生して当該ビットの値が「０」に固定された場合、当該ビットに「１」が書き込まれる毎にエラーが発生することになる。そこで、処理部２１０が、図３の処理や図４の処理におけるエラー検出回数を記憶しておき、エラー検出頻度が所定の閾値頻度以上になると、ハードウェア故障として処理を行うようにしてもよい。
ここで、情報機器１００のハードウェアに故障が生じた場合、同様のエラーが頻発することが考えられる。例えば、テーブル記憶部２３１のあるビットに故障が発生して当該ビットの値が「０」に固定された場合、当該ビットに「１」が書き込まれる毎にエラーが発生することになる。そこで、処理部２１０が、図３の処理や図４の処理におけるエラー検出回数を記憶しておき、エラー検出頻度が所定の閾値頻度以上になると、ハードウェア故障として処理を行うようにしてもよい。
以上のように、処理部２１０は、テーブル記憶部２３１や２３２や２３３の記憶するデータテーブルＴ２１やＴ２２やＴ２３における有効データと、基情報記憶部２２０の記憶する基情報Ｔ１１における有効データとが一致するか否かを判定する。そして、一致しないと判定すると、処理部２１０は、基情報記憶部２２０の記憶する有効データを、該当するテーブル記憶部（２３１、２３２または２３３）に書き込む。
これにより、処理部２１０は、テーブル記憶部２３１や２３２や２３３でのエラー訂正処理にて訂正可能なビット数を超えるエラーについても訂正することができる。特に、処理部２１０は、値が可変なデータに関しても、また、プロセッサが多重化されていない構成においても、データテーブルＴ２１やＴ２２やＴ２３における複数ビットのソフトエラーを訂正し得る。従って、情報機器１００では、当該複数ビットのソフトエラーが生じた際に、当該情報機器１００のリセットが必要となる可能性を低減させることができる。
これにより、処理部２１０は、テーブル記憶部２３１や２３２や２３３でのエラー訂正処理にて訂正可能なビット数を超えるエラーについても訂正することができる。特に、処理部２１０は、値が可変なデータに関しても、また、プロセッサが多重化されていない構成においても、データテーブルＴ２１やＴ２２やＴ２３における複数ビットのソフトエラーを訂正し得る。従って、情報機器１００では、当該複数ビットのソフトエラーが生じた際に、当該情報機器１００のリセットが必要となる可能性を低減させることができる。
また、上記のように、基情報Ｔ１１をより高い精度にて保証することで、処理部２１０がテーブル記憶部２３１、２３２または２３３に書き込む基データとしての当該基情報Ｔ１１の正確性を、より高いレベルで確保できる。これにより、テーブル記憶部２３１や２３２や２３３の記憶容量を増やす必要無しに、データテーブルＴ２１やＴ２２やＴ２３のデータの正確性を、より高いレベルで確保できる。例えば、テーブル記憶部を実現する記憶デバイスとして、高速に動作するが高価な記憶デバイスを用いている場合に、当該記憶デバイスの記憶容量を増やす（メモリを増設する）必要無しに、より高い精度にてデータテーブルのデータを保証することができる。
また、基情報記憶部２２０は、設定データのうち有効データのみを基情報Ｔ１１として記憶する。
これにより、基情報記憶部２２０の記憶容量を低減させ得る。
これにより、基情報記憶部２２０の記憶容量を低減させ得る。
また、表示部２６０は、基情報記憶部２２０の記憶する有効データを表示する。
これにより、表示部２６０は、テーブル記憶部２３１や２３２や２３３にアクセスする必要無しに情報機器１００の設定に関する情報を表示することができる。従って、情報機器１００では、当該表示のための処理におけるテーブル記憶部２３１や２３２や２３３へのアクセスと、例えば通信処理など情報機器１００が実行する他の処理におけるアクセスとが衝突して処理速度が低下することを防止し得る。
これにより、表示部２６０は、テーブル記憶部２３１や２３２や２３３にアクセスする必要無しに情報機器１００の設定に関する情報を表示することができる。従って、情報機器１００では、当該表示のための処理におけるテーブル記憶部２３１や２３２や２３３へのアクセスと、例えば通信処理など情報機器１００が実行する他の処理におけるアクセスとが衝突して処理速度が低下することを防止し得る。
次に、図５を参照して本発明の最小構成について説明する。
図５は、図２に示される情報機器１００のうち、本発明の最小構成を示す概略ブロック図である。図５では、図２の各部のうち、処理部２１０と、基情報記憶部２２０とが示されている。また、図５に示すテーブル記憶部２３０は、図２におけるテーブル記憶部２３１、２３２および２３３を一般化した機能部に該当する。情報機器１００におけるＳＲＡＭ１３０や連想メモリ１４０やＦＰＧＡ１５０の構成について説明したように、テーブル記憶部２３０を実現するデバイスとして様々なものを用いることができる。
図５は、図２に示される情報機器１００のうち、本発明の最小構成を示す概略ブロック図である。図５では、図２の各部のうち、処理部２１０と、基情報記憶部２２０とが示されている。また、図５に示すテーブル記憶部２３０は、図２におけるテーブル記憶部２３１、２３２および２３３を一般化した機能部に該当する。情報機器１００におけるＳＲＡＭ１３０や連想メモリ１４０やＦＰＧＡ１５０の構成について説明したように、テーブル記憶部２３０を実現するデバイスとして様々なものを用いることができる。
図５に示す構成において、図２に示す構成の場合と同様、処理部２１０は、テーブル記憶部２３０の記憶するデータテーブルにおける有効データと、基情報記憶部２２０の記憶する基情報における有効データとが一致するか否かを判定する。そして、一致しないと判定すると、処理部２１０は、基情報記憶部２２０の記憶する有効データをテーブル記憶部２３０に書き込む。
これにより、処理部２１０は、テーブル記憶部２３０でのエラー訂正処理にて訂正可能なビット数を超えるエラーについても訂正することができる。特に、処理部２１０は、値が可変なデータに関しても、また、プロセッサが多重化されていない構成においても、データテーブルにおける複数ビットのソフトエラーを訂正し得る。従って、情報機器１００では、当該複数ビットのソフトエラーが生じた際に、当該情報機器１００のリセットが必要となる可能性を低減させることができる。
これにより、処理部２１０は、テーブル記憶部２３０でのエラー訂正処理にて訂正可能なビット数を超えるエラーについても訂正することができる。特に、処理部２１０は、値が可変なデータに関しても、また、プロセッサが多重化されていない構成においても、データテーブルにおける複数ビットのソフトエラーを訂正し得る。従って、情報機器１００では、当該複数ビットのソフトエラーが生じた際に、当該情報機器１００のリセットが必要となる可能性を低減させることができる。
また、基情報をより高い精度にて保証することで、処理部２１０がテーブル記憶部２３０に書き込む基データとしての当該基情報の正確性を、より高いレベルで確保できる。これにより、テーブル記憶部２３０の記憶容量を増やす必要無しに、データテーブルのデータの正確性を、より高いレベルで確保できる。例えば、テーブル記憶部を実現する記憶デバイスとして、高速に動作するが高価な記憶デバイスを用いている場合に、当該記憶デバイスの記憶容量を増やす必要無しに、より高い精度にてデータテーブルのデータを保証することができる。
また、基情報記憶部２２０は、設定データのうち有効データのみを基情報として記憶する。
これにより、基情報記憶部２２０の記憶容量を低減させ得る。
これにより、基情報記憶部２２０の記憶容量を低減させ得る。
なお、以上では、データ保証のための構成を情報機器の内部に設ける場合について説明したが、データ保証のための構成を情報機器の外部に設けるようにしてもよい。
図６は、本実施形態における情報機器１００の変形例であるデータ保証システム１の構成を示す概略構成図である。同図において、データ保証システム１は、情報機器３３０と、処理装置３１０と、基情報記憶装置３２０とを具備する。情報機器３３０は、記憶デバイス３３１を具備する。
図６は、本実施形態における情報機器１００の変形例であるデータ保証システム１の構成を示す概略構成図である。同図において、データ保証システム１は、情報機器３３０と、処理装置３１０と、基情報記憶装置３２０とを具備する。情報機器３３０は、記憶デバイス３３１を具備する。
情報機器３３０は、有効データと無効データとを含む設定データを記憶し、有効データに基づいて動作する。記憶デバイス３３１は、当該設定データを記憶する。
基情報記憶装置３２０は、情報機器３３０における設定データのうち有効データを記憶する。
処理装置３１０は、記憶デバイス３３１の記憶する有効データと基情報記憶装置３２０の記憶する有効データとが一致するか否かを判定する。そして、一致しないと判定した場合、処理装置３１０は、基情報記憶装置３２０の記憶する有効データを、記憶デバイス３３１に書き込む（記憶デバイス３３１の記憶する有効データの該当部分に上書きする）。
基情報記憶装置３２０は、情報機器３３０における設定データのうち有効データを記憶する。
処理装置３１０は、記憶デバイス３３１の記憶する有効データと基情報記憶装置３２０の記憶する有効データとが一致するか否かを判定する。そして、一致しないと判定した場合、処理装置３１０は、基情報記憶装置３２０の記憶する有効データを、記憶デバイス３３１に書き込む（記憶デバイス３３１の記憶する有効データの該当部分に上書きする）。
このように、処理装置３１０は、記憶デバイス３３１の有効データと、基情報記憶装置３２０の記憶する有効データとが一致しないと判定すると、基情報記憶装置３２０の記憶する有効データを、記憶デバイス３３１に書き込む。
これにより、処理装置３１０は、記憶デバイス３３１でのエラー訂正処理にて訂正可能なビット数を超えるエラーについても訂正することができる。特に、処理装置３１０は、値が可変なデータに関しても、また、プロセッサが多重化されていない構成においても、記憶デバイス３３１における複数ビットのソフトエラーを訂正し得る。従って、データ保証システム１では、当該複数ビットのソフトエラーが生じた際に、情報機器３３０のリセットが必要となる可能性を低減させることができる。
これにより、処理装置３１０は、記憶デバイス３３１でのエラー訂正処理にて訂正可能なビット数を超えるエラーについても訂正することができる。特に、処理装置３１０は、値が可変なデータに関しても、また、プロセッサが多重化されていない構成においても、記憶デバイス３３１における複数ビットのソフトエラーを訂正し得る。従って、データ保証システム１では、当該複数ビットのソフトエラーが生じた際に、情報機器３３０のリセットが必要となる可能性を低減させることができる。
また、基情報記憶装置３２０の有効データをより高い精度にて保証することで、処理装置３１０が記憶デバイス３３１に書き込む基データとしての当該有効データの正確性を、より高いレベルで確保できる。これにより、記憶デバイス３３１の記憶容量を増やす必要無しに、記憶デバイス３３１の記憶する有効データの正確性を、より高いレベルで確保できる。例えば、記憶デバイス３３１を実現する記憶デバイスとして、高速に動作するが高価な記憶デバイスを用いている場合に、当該記憶デバイスの記憶容量を増やす（メモリを増設する）必要無しに、より高い精度にて有効データ（を含む設定データ）を保証することができる。
また、基情報記憶装置３２０は、設定データのうち有効データのみを記憶する。
これにより、基情報記憶装置３２０の記憶容量を低減させ得る。
これにより、基情報記憶装置３２０の記憶容量を低減させ得る。
なお、処理部２１０または処理装置３１０の全部または一部の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより各部の処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。
１ データ保証システム
１００、３３０ 情報機器
１１０ ＣＰＵ
１２０ メインメモリ
１３０ ＳＲＡＭ
１４０ 連想メモリ
１５０ ＦＰＧＡ
１５１ 内部メモリ
１６０ 表示装置
１７０ バス
２１０ 処理部
２２０ 基情報記憶部
２３０、２３１、２３２、２３３ テーブル記憶部
２５０ 論理処理部
２６０ 表示部
３３１ 記憶デバイス
３１０ 処理装置
３２０ 基情報記憶装置
１００、３３０ 情報機器
１１０ ＣＰＵ
１２０ メインメモリ
１３０ ＳＲＡＭ
１４０ 連想メモリ
１５０ ＦＰＧＡ
１５１ 内部メモリ
１６０ 表示装置
１７０ バス
２１０ 処理部
２２０ 基情報記憶部
２３０、２３１、２３２、２３３ テーブル記憶部
２５０ 論理処理部
２６０ 表示部
３３１ 記憶デバイス
３１０ 処理装置
３２０ 基情報記憶装置
Claims (8)
- 有効データと無効データとを含む設定データを記憶するテーブル記憶部と、
前記有効データ及び前記無効データのうち有効データを選択的に記憶する基情報記憶部と、
前記テーブル記憶部の記憶するデータのうち有効データと前記基情報記憶部の記憶する有効データとが一致するか否かを判定し、一致しないと判定すると、前記基情報記憶部の記憶する有効データを前記テーブル記憶部に書き込む処理部と、
を具備することを特徴とする情報機器。 - 前記テーブル記憶部は、誤り訂正符号にてデータを記憶し、
前記処理部は、前記テーブル記憶部に対して誤り訂正符号を用いたエラー訂正を行い、当該エラー訂正にて訂正不能なエラーを検出した場合、前記テーブル記憶部の記憶するデータのうち有効データと前記基情報記憶部の記憶する有効データとが一致するか否かを判定し、一致しないと判定すると、前記基情報記憶部の記憶する有効データを前記テーブル記憶部に書き込む、
請求項１に記載の情報機器。 - 有効データと無効データとを含む設定データを記憶する情報機器と、
前記有効データ及び前記無効データのうち有効データを選択的に記憶する基情報記憶装置と、
前記情報機器の記憶するデータのうち有効データと前記基情報記憶装置の記憶する有効データとが一致するか否かを判定し、一致しないと判定すると、前記基情報記憶装置の記憶する有効データを前記情報機器に書き込む処理装置と、
を具備することを特徴とするデータ保証システム。 - 情報機器の記憶する有効データ及び無効データのうち有効データと基情報記憶装置が有効データ及び前記無効データの中から選択的に記憶する有効データとが一致するか否かを判定し前記、一致しないと判定すると、前記基情報記憶装置の記憶する有効データを前記情報機器に書き込むことを特徴とする処理装置。
- 有効データと無効データとを含む設定データを記憶するテーブル記憶部と、
前記有効データを記憶する基情報記憶部と、
を具備する情報機器のデータ保証方法であって、
前記テーブル記憶部の記憶する有効データ及び前記無効データのうち有効データと前記基情報記憶部が前記有効データ及び前記無効データの中から選択的に記憶する有効データとが一致するか否かを判定し、一致しないと判定すると、前記基情報記憶部の記憶する有効データを前記テーブル記憶部に書き込む処理ステップを具備することを特徴とするデータ保証方法。 - 情報機器の記憶する設定データを保証する処理装置のデータ保証方法であって、
前記情報機器の記憶する前記設定データに含まれる有効データ及び無効データのうち有効データと、基情報記憶装置が前記有効データ及び前記無効データの中から選択的に記憶する有効データとが一致するか否かを判定し、一致しないと判定すると、前記基情報記憶装置の記憶する有効データを前記情報機器に書き込むことを特徴とするデータ保証方法。 - 有効データと無効データとを含む設定データを記憶するテーブル記憶部と、
前記有効データ及び前記無効データのうち有効データを選択的に記憶する基情報記憶部と、
を具備する情報機器を制御するコンピュータに、
前記テーブル記憶部の記憶するデータのうち有効データと前記基情報記憶部の記憶する有効データとが一致するか否かを判定し、一致しないと判定すると、前記基情報記憶部の記憶する有効データを前記テーブル記憶部に書き込む処理ステップを実行させるためのプログラム。 - 情報機器の記憶する設定データを保証する処理装置としてのコンピュータに、
前記情報機器の記憶する前記設定データに含まれる有効データ及び無効データのうち有効データと、基情報記憶装置が前記有効データ及び前記無効データの中から選択的に記憶する有効データとが一致するか否かを判定し、一致しないと判定すると、前記基情報記憶装置の記憶する有効データを前記情報機器に書き込む処理を行わせるためのプログラム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012146663A JP6031850B2 (ja) | 2012-06-29 | 2012-06-29 | 情報機器、データ保証システム、処理装置、データ保証方法およびプログラム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012146663A JP6031850B2 (ja) | 2012-06-29 | 2012-06-29 | 情報機器、データ保証システム、処理装置、データ保証方法およびプログラム |
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| Publication Number | Publication Date |
|---|---|
| JP2014010607A JP2014010607A (ja) | 2014-01-20 |
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| JP2012146663A Active JP6031850B2 (ja) | 2012-06-29 | 2012-06-29 | 情報機器、データ保証システム、処理装置、データ保証方法およびプログラム |
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