CN109786401A - 半导体元件 - Google Patents
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Abstract
一种半导体元件，操作来感测入射光且包含载体、元件层、以及半导体层。元件层设于载体上。半导体层设于元件层上。半导体层包含数个感光区。半导体层具有第一表面与相对于第一表面的第二表面，第一表面邻近于元件层。第二表面具有晶格面，此晶格面相对基面倾斜，且半导体层具有数个凹陷部排列在第二表面上。
Description
技术领域
本发明实施例是有关于一种半导体元件，且特别是有关于一种半导体感测元件。
背景技术
半导体影像感测器用以感测光。一般而言，半导体影像感测器包含互补式金属氧化物半导体(CMOS)影像感测器(CIS)与电荷耦合元件(CCD)感测器，且已广泛地使用在各种应用中，例如数字静态相机(DSC)、移动电话相机、数字摄录影机(DV)与数字摄影机(DVR)应用。这些半导体影像感测器利用一影像感测元件阵列，每个影像感测元件包含光电二极管与其它元件，以吸收光并将所吸收到的光转换成数字数据或电子信号。
背照式(BSI)互补式金属氧化物半导体影像感测器是一种互补式金属氧化物半导体影像感测器。背照式互补式金属氧化物半导体影像感测器操作来检测从其背面投射的光。背照式互补式金属氧化物半导体影像感测器可缩短光学路径并增加填充系数(fillfactor)，以改善每单位面积的光敏度与量子效率，且可降低光串扰(cross talk)与光响应不均匀。因此，可大幅改善互补式金属氧化物半导体影像感测器的影像品质。此外，背照式互补式金属氧化物半导体影像感测器具有高主光线角(chief ray angle)，可允许较短的透镜高度，而可达成较薄的相机模块。因此，背照式互补式金属氧化物半导体影像感测器技术逐渐成为主流技术。
然而，传统背照式互补式金属氧化物半导体影像感测器无法完全满足各方面需求。
发明内容
依照一实施例，本揭露揭示一种半导体元件，其可操作来感测入射光。半导体元件包含载体、元件层、以及半导体层。元件层设于载体上。半导体层设于元件层上。半导体层包含数个感光区。半导体层具有第一表面与相对于第一表面的第二表面，第一表面邻近于元件层。第二表面具有晶格面，此晶格面相对基面倾斜。半导体层具有数个凹陷部排列在第二表面上。
附图说明
从以下结合所附附图所做的详细描述，可对本揭露的态样有更佳的了解。需注意的是，根据业界的标准实务，各特征并未依比例绘示。事实上，为了使讨论更为清楚，各特征的尺寸都可任意地增加或减少。
图1是绘示依照各实施方式的一种半导体元件的剖面示意图；
图2A是绘示依照各实施方式的一种半导体元件的像素区中的半导体层与隔离结构的放大上视示意图；
图2B是绘示依照各实施方式的一种半导体元件的半导体层的角锥凹陷部的放大立体示意图；
图3A是绘示依照各实施方式的一种半导体元件的像素区中的半导体层与隔离结构的放大上视示意图；
图3B是绘示依照各实施方式的一种半导体元件的半导体层的角锥凹陷部的放大立体示意图；
图4A是绘示依照各实施方式的一种半导体元件的像素区中的半导体层与隔离结构的放大上视示意图；
图4B是绘示依照各实施方式的一种半导体元件的半导体层的角柱凹陷部的放大立体示意图；
图5A至图5K是绘示依照各实施方式的一种半导体元件的制造方法的各个中间阶段的剖面示意图；
图6是绘示依照各实施方式的一种半导体元件的制造方法的流程图。
具体实施方式
以下的揭露提供了许多不同实施方式或实施例，以实施所提供的标的的不同特征。以下所描述的构件与安排的特定实施例是用以简化本揭露。当然这些仅为实施例，并非用以作为限制。举例而言，于描述中，第一特征形成于第二特征的上方或之上，可能包含第一特征与第二特征以直接接触的方式形成的实施方式，亦可能包含额外特征可能形成在第一特征与第二特征之间的实施方式，如此第一特征与第二特征可能不会直接接触。
在此所使用的用语仅用以描述特定实施方式，而非用以限制所附的申请专利范围。举例而言，除非特别限制，否则单数型态的用语“一”或“该”亦可代表复数型态。例如“第一”与“第二”用语用以描述各种元件、区域或层等等，尽管这类用语仅用以区别一元件、一区域或一层与另一元件、另一区域或另一层。因此，在不脱离所请求保护的标的的精神下，第一区亦可称为第二区，其它的依此类推。此外，本揭露可能会在各实施例中重复参考数字及/或文字。这样的重复是基于简化与清楚的目的，以其本身而言并非用以指定所讨论的各实施方式及/或配置之间的关系。如在此所使用的，用词“及/或(and/or)”包含一或多个相关列示项目的任意或所有组合。
互补式金属氧化物半导体影像感测器中的高吸光结构是一种表面地形，用以增加光学散射与折射，而可提升光学注入效率，进而可增加半导体层的吸收效率。在不同的互补式金属氧化物半导体影像感测器技术世代中，可能会使用具有不同晶向的原料，互补式金属氧化物半导体影像感测器的设计与最终结果也因此而对应改变。
本揭露的实施方式是针对一种半导体元件及制造此半导体元件的方法，其中元件层上的半导体层具有晶格面相对于基面(basal plane)倾斜的表面。基面为垂直晶系的主轴(principal axis)的平面，例如立方晶系的{100}家族的平面中之一。举例而言，此晶格面可为立方晶系的{110}家族的平面中之一，或者立方晶系的{111}家族的平面中之一。因此，当使用表面具有此晶格面，即立方晶系的{110}家族的平面中之一或者立方晶系的{111}家族的平面中之一的半导体层时，在半导体层的此表面进行的蚀刻制程会在半导体层的此表面上形成许多角椎凹陷部或角柱凹陷部，如此大部分的光可被半导体层的表面上的凹陷部散射与折射，并可进入半导体层中而被此半导体层所吸收。因低反射与高吸光之故，半导体元件的量子效率可获得大幅提升。
图1是绘示依照各实施方式的一种半导体元件的剖面示意图。在一些实施方式中，半导体元件100为互补式金属氧化物半导体影像感测元件，其可操作来感测入射光110。半导体元件100具有正面100a与背面100b。在一些实施例中，半导体元件100为背照式互补式金属氧化物半导体影像感测器，其可操作来感测从其背面100b投射的入射光110。
在一些例子中，如图1所示，半导体元件100包含载体120、元件层130、以及半导体层140。当半导体元件100为一般影像感测器时，其中感光像素与逻辑元件形成于同一片晶圆中，载体120为此晶圆在覆晶制程及/或薄化制程的支撑基底。当半导体元件100为堆迭式影像感测器时，其中感光像素与逻辑元件分别形成在不同晶圆上，载体120为逻辑元件形成在其上的逻辑晶圆。
元件层130设于载体120上。元件层130包含许多元件132，例如电晶体。在一些示范例子中，半导体元件100选择性地包含钝化层150。钝化层150设于载体120上。钝化层150可适用以将元件层130接合至载体120。钝化层150可为介电薄膜，例如氧化硅、氮化硅、氮氧化硅、碳化硅、或其任意组合。半导体元件100可选择性地包含至少一金属层间介电层160。金属层间介电层160设于钝化层150与元件层130之间。金属层间介电层160中包含导线，这些导线与元件层130的元件132电性连接。金属层间介电层160包含介电薄膜，例如氧化硅、氮化硅、氮氧化硅、碳化硅、或其任意组合。
请再次参照图1，半导体层140设于元件层130上。半导体层140包含数个感光区142。每个感光区142可包含光电二极管。半导体层140具有第一表面140a与第二表面140b，第二表面140b与第一表面140a相对，且第一表面140a邻近元件层130。半导体层140的第二表面140b具有晶格面，此晶格面相对基面倾斜。在一些实施例中，半导体层140的第二表面140b的晶格面为立方系的{110}家族的平面中之一，或者为立方晶系的{111}家族的平面中之一。半导体层140可包含IV族材料、IV族材料化合物、或III-V族材料化合物。举例而言，IV族材料与IV族材料化合物可包含硅、锗、或硅锗(SeGe)。III-V族材料化合物可包含氮化镓(GaN)、砷化镓(GaAs)、砷化铟(InAs)、氮化铟镓(InGaN)、或砷化铟镓(InGaAs)。
在一些例子中，如图1所示，半导体元件100可选择性地包含数个隔离结构170。隔离结构170设于半导体层140中，而定义出数个像素区146。每个像素区146可包含一个感光区142。在一些示范例子中，每个隔离结构170为一深沟渠隔离(DTI)结构，深沟渠隔离结构从半导体层140的第二表面140b延伸至半导体层140的一预设深度，借以隔离二相邻的感光区142。举例而言，每个像素区146可为由隔离结构170所包围的一矩形区。在特定例子中，部分的隔离结构170延伸覆盖半导体层140的第二表面140b。隔离结构170包含介电材料，例如氧化硅、氮化硅、氮氧化硅、碳化硅、或其任意组合。
半导体层140具有数个凹陷部144，这些凹陷部144排列在第二表面140b上。举例而言，这些凹陷部144可为角椎凹陷部或角柱凹陷部。在一些例子中，于每个像素区146中，凹陷部144规则地排列在第二表面140b上。任二相邻的凹陷部144可彼此毗邻。在一些例子中，任二相邻的凹陷部144彼此分开。此外，半导体层140的这些凹陷部144的形状可实质相同。对于不同半导体层而言，这些半导体层上的凹陷部可具有不同形状。
请参照图2A与图2B，图2A是绘示依照各实施方式的一种半导体元件的像素区中的半导体层与隔离结构的放大上视示意图，图2B是绘示依照各实施方式的一种半导体元件的半导体层的角锥凹陷部的放大立体示意图。半导体层140’的第二表面140b’具有晶格面，其中半导体层140’的第二表面140b’的晶格面为立方系的{110}家族的平面中之一，且凹陷部144a为正方形底面的角锥凹陷部。这些凹陷部144a规则地排列在第二表面140b’上。举例而言，这些凹陷部144a可排成一阵列。在这些例子中，每个凹陷部144a的底145的四个边145a、145b、145c、和145d与像素区146的四个边146a、146b、146c、和146d不平行。
请参照图3A与图3B，图3A是绘示依照各实施方式的一种半导体元件的像素区中的半导体层与隔离结构的放大上视示意图，图3B是绘示依照各实施方式的一种半导体元件的半导体层的角锥凹陷部的放大立体示意图。半导体层140”的第二表面140b”具有晶格面，其中半导体层140”的第二表面140b”的晶格面为立方系的{111}家族的平面中之一，且凹陷部144b为三角形底面的角锥凹陷部。这些凹陷部144b规则地排列在第二表面140b”上。举例而言，这些凹陷部144b可排成一阵列。在这些例子中，每个凹陷部144b的底147的一边147b实质平行于像素区146的二相对边146a与146c，而每个凹陷部144b的底147的其他二边147a与147c不平行于像素区146的此二相对边146a与146c以及其他二相对边146b与146d。
请参照图4A与图4B，图4A是绘示依照各实施方式的一种半导体元件的像素区中的半导体层与隔离结构的放大上视示意图，图4B是绘示依照各实施方式的一种半导体元件的半导体层的角柱凹陷部的放大立体示意图。半导体层141的第二表面141’具有晶格面，其中半导体层141的第二表面141’的晶格面为立方系的{110}家族的平面中之一，且凹陷部144c为正方形底面的角柱凹陷部。这些凹陷部144c规则地排列在第二表面141’上。举例而言，这些凹陷部144c可排成一阵列。在这些例子中，每个凹陷部144c的底149的二边149a与149c实质平行于像素区146的二边146a与146c，且每个凹陷部144c的底149的其他二边149b与149d实质平行于像素区146的二边146b与146d。
为了增加半导体元件100的速率与解析度，使用其第二表面140b具有晶格面的半导体层140，此晶格面相对于基面倾斜。因此，对半导体层140的第二表面140b所进行的蚀刻制程在半导体层140的第二表面140b上形成许多凹陷部144，如此大部分的入射光110可被这些凹陷部144散射与折射，然后进入半导体层140，而被半导体层140吸收。故，因低反射与高吸收之故，半导体元件100的量子效率可获得显著提升，而可增加半导体元件100的速率与解析度。
在一些例子中，如图1所示，半导体元件100选择性地包含缓冲层180。缓冲层180位于并覆盖在半导体层140的第二表面140b与隔离结构170上。缓冲层180可直接设于半导体层140的第二表面140b上，并与第二表面140b接触。在一些示范例子中，部分的隔离结构170覆盖半导体层140的第二表面140b，且缓冲层180设于隔离结构170上。缓冲层180可为透明且可包含介电材料，例如氧化硅、氮化硅、氮氧化硅、碳化硅、或其任意组合。
请再次参照图1，半导体元件100可选择性地包含金属格栅层190，其中金属格栅层190设于部分的缓冲层180上。金属格栅层190可挡住入射光110，因此可防止像素区146之间的光学干涉。举例而言，金属格栅层190可包含钨、钛、氮化钛(TiN)、钽、氮化钽(TaN)、铝、铜、铝铜(AlCu)、镍、或其任意组合、或其合金。
如图1所示，半导体元件100可选择性地包含钝化层195。钝化层195设于且覆盖在金属格栅层190与缓冲层180上。钝化层195可用以保护金属格栅层190与缓冲层180。钝化层195可为介电膜，例如氧化硅、氮化硅、氮氧化硅、碳化硅、或其任意组合。
图5A至图5K是绘示依照各实施方式的一种半导体元件的制造方法的各个中间阶段的剖面示意图。如图5A所示，提供基材200。基材200可提供以包含IV族材料、IV族材料化合物、或III-V族材料化合物。举例而言，IV族材料与IV族材料化合物可包含硅或锗，IV族材料化合物可包含硅锗，III-V族材料化合物可包含蓝宝石。
形成半导体层210于基材200的表面200a上。半导体层210形成以包含数个感光区212。每个感光区212可形成以包含光电二极管。在一些示范例子中，利用对半导体层210进行植入制程的方式形成感光区212。半导体层210具有第一表面210a与第二表面210b，其中第一表面210a与第二表面210b彼此相对。在这些实施例中，半导体层210的第二表面210b具有晶格面，此晶格面相对于基面倾斜。在一些例子中，半导体层210的第二表面210b的晶格面为立方系的{110}家族的平面中之一，或者为立方晶系的{111}家族的平面中之一。半导体层210可形成以包含IV族材料、IV族材料化合物、或III-V族材料化合物。举例而言，IV族材料与IV族材料化合物可包含硅、锗、或硅锗。III-V族材料化合物可包含氮化镓、砷化镓、砷化铟、氮化铟镓、或砷化铟镓。
形成元件层220于半导体层210的第一表面210a上，因此第一表面210a邻近元件层220。元件层220形成以包含数个元件222，例如电晶体。请再次参照图5A，可选择性地形成至少一金属层间介电层230于元件层220上。金属层间介电层230可形成以包含数个导线，其中这些导线与元件层220的元件222电性连接。金属层间介电层230形成以包含介电膜，例如氧化硅、氮化硅、氮氧化硅、碳化硅、或其任意组合。
在一些示范例子中，如图5A所示，选择性地形成钝化层240于金属层间介电层230上。可利用沉积制程，例如化学气相沉积(CVD)制程，来形成钝化层240。钝化层240可形成以包含介电膜，例如氧化硅、氮化硅、氮氧化硅、碳化硅、或其任意组合。
在一些例子中，如图5A所示，提供载体250。将基材200及形成于其上的结构，包含半导体层210、元件层220、金属层间介电层230、与钝化层240，予以翻转并接合至载体250。钝化层240适用以接合金属层间介电层230与载体250。利用钝化层240将金属层间介电层230接合至载体250后，元件层220与半导体层210设于载体250上。
如图5B所示，移除基材200，而暴露出半导体层210的第二表面210b。举例而言，可利用蚀刻制程或研磨制程来移除基材200。研磨制程可为化学机械研磨(CMP)制程。可选择性地在半导体层210的第二表面210b上进行薄化制程，借以缩减半导体层210的厚度。举例而言，可利用蚀刻制程或研磨制程来进行薄化制程。在特定例子中，可利用单一道制程来移除基材200与薄化半导体层210。
在一些例子中，如图5C所示，于移除基材200后，可选择性地形成数个沟渠214于半导体层210中，以定义出数个像素区270。举例而言，可利用微影制程与蚀刻制程移除部分的半导体层210的方式来形成这些沟渠214。这些沟渠214从半导体层210的第二表面210b延伸至半导体层210的一预设深度。这些沟渠214可为深沟渠。于形成沟渠214后，在沟渠214中分别填入隔离填充物260，如图5D所示。每个像素区270可包含一个感光区212，且每个隔离填充物260隔离二相邻的感光区212。举例而言，每个像素区270可形成为由隔离填充物260所包围的一矩形区。
请参照图5D至图5F，在半导体层210的第二表面210b上进行蚀刻制程，以在半导体层210的第二表面210b上形成数个凹陷部216。在一些例子中，于此蚀刻制程中，形成硬罩幕材料层280覆盖半导体层210的第二表面210b与隔离填充物260，如图5D所示。可利用沉积技术，例如化学气相沉积技术，来形成硬罩幕材料层280。硬罩幕材料层280可形成以包含介电膜，例如氧化硅、氮化硅、氮氧化硅、碳化硅、或其任意组合。
如图5E所示，图案化硬罩幕材料层280与半导体层210，以移除部分的硬罩幕材料层280及其下方的半导体层210，借以形成数个凹槽282暴露出部分的半导体层210。移除硬罩幕材料层280的这些部分后而形成硬罩幕层280a。硬罩幕层280a设于半导体层210的部分第二表面210b上，且覆盖隔离填充物260。每个凹槽282从硬罩幕层280a延伸至半导体层210，且每个凹槽282的底面282a接近半导体层210的第二表面210b。在一些示范例子中，图案化硬罩幕材料层280与半导体层210包含利用微影技术与蚀刻技术，例如干蚀刻技术。
如图5F所示，对半导体层210的暴露部分进行蚀刻操作。在一些例子中，此蚀刻操作为湿蚀刻操作，且对被凹槽282所暴露出的半导体层210等向性蚀刻，借以在半导体层210的第二表面210b上形成数个凹陷部216。举例而言，这些凹陷部216可为角椎凹陷部或角柱凹陷部。这些凹陷部216排列在半导体层210的第二表面210b上。在一些例子中，于每个像素区270中，凹陷部216规则地排列在半导体层210的第二表面210b上。举例而言，这些凹陷部216可排成一阵列。任二相邻的凹陷部216可彼此毗邻，或者可彼此分开。此外，半导体层210的这些凹陷部216的形状可实质相同。
在这些实施例中，半导体层210的第二表面210b具有晶格面，此晶格面相对基面倾斜，如此一来，因为在半导体层210的第二表面210b的不同方位上的蚀刻速率不同的缘故，于蚀刻制程后可得到具不同布局与不同形状的凹陷部216。在一些例子中，半导体层210的第二表面210b的晶格面为立方系的{110}家族的平面中之一，或者为立方晶系的{111}家族的平面中之一。请同时参照图2A、图2B、与图5F，在半导体层210的第二表面210b的晶格面为立方系的{110}家族的平面中之一的例子中，凹陷部216为正方形底面的角锥凹陷部，类似于图2A与图2B所示的凹陷部144a。此外，每个凹陷部216的底的四个边与像素区270的四个边不平行。
请同时参照图3A、图3B、与图5F，在半导体层210的第二表面210b的晶格面为立方系的{111}家族的平面中之一的例子中，凹陷部216为三角形底面的角锥凹陷部，类似于图3A与图3B所示的凹陷部144b。此外，每个凹陷部216的底的一边实质平行于像素区270的二相对边。
请同时参照图4A、图4B、与图5F，在半导体层210的第二表面210b的晶格面为立方系的{110}家族的平面中之一的例子中，凹陷部216为正方形底面的角柱凹陷部，类似于图4A与图4B所示的凹陷部144c。此外，每个凹陷部216的底的二相对边实质平行于像素区270的二相对边，且每个凹陷部216的底的其他二相对边实质平行于像素区270的其他二相对边。
如图5G所示，于凹陷部216完成后，移除硬罩幕层280a，以暴露出隔离填充物260。在一些示范例子中，如图5G所示，利用例如蚀刻技术，将隔离填充物260从沟渠214中移除。接着，以数个隔离结构290填充沟渠214。可利用沉积技术，例如化学气相沉积技术，形成这些隔离结构290。在一些示范例子中，每个隔离结构290为一深沟渠隔离结构，深沟渠隔离结构从半导体层210的第二表面210b延伸至半导体层210的一预设深度，借以隔离二相邻的感光区212。在特定例子中，如图5H所示，于形成隔离结构290时，形成介电层292于半导体层210的第二表面210b上，其中介电层292填充沟渠214，因此隔离结构290分别形成在沟渠214中。介电层292覆盖半导体层210的第二表面210b与凹陷部216。举例而言，介电层292形成以包含介电材料，例如氧化硅、氮化硅、氮氧化硅、碳化硅、或其任意组合。
在一些例子中，如图5I所示，选择性地形成缓冲层300，以覆盖半导体层210的第二表面210b与隔离结构290。缓冲层300可形成以直接位于半导体层210的第二表面210b上，并与第二表面210b接触。在介电层292覆盖半导体层210的第二表面210b的例子中，缓冲层300形成于介电层292上。可利用沉积技术形成缓冲层300。缓冲层300可为透明且可形成以包含介电材料，例如氧化硅、氮化硅、氮氧化硅、碳化硅、或其任意组合。
在一些例子中，如图5J所示，选择性地形成金属格栅层310于部分的缓冲层300上。可利用沉积技术、微影技术、与蚀刻技术来制作金属格栅层310，其中沉积技术可为物理气相沉积技术或化学气相沉积技术。举例而言，金属格栅层310可形成以包含钨、钛、氮化钛、钽、氮化钽、铝、铜、铝铜、镍、或其任意组合、或其合金。
在一些例子中，如图5K所示，选择性地形成钝化层320于缓冲层300与金属格栅层310上，并覆盖缓冲层300与金属格栅层310，而大致完成半导体元件330。钝化层320可形成来保护金属格栅层310与缓冲层300。钝化层320可形成以包含介电膜，例如氧化硅、氮化硅、氮氧化硅、碳化硅、或其任意组合。
请参照图6以及图5A至图5K，图6是绘示依照各实施方式的一种半导体元件的制造方法的流程图。此方法始于操作400，以提供基材200。基材200可提供以包含硅、锗、硅锗、或蓝宝石。
在操作410中，如图5A所示，形成包含数个感光区212的半导体层210于基材200的表面200a上。在一些示范例子中，利用植入技术形成感光区212。每个感光区212可形成以包含光电二极管。半导体层210具有彼此相对的第一表面210a与第二表面210b。在这些实施例中，半导体层210的第二表面210b形成以具有晶格面，此晶格面相对于基面倾斜。在一些例子中，半导体层210的第二表面210b的晶格面为立方系的{110}家族的平面中之一，或者为立方晶系的{111}家族的平面中之一。举例而言，半导体层210可形成以包含硅、锗、硅锗、氮化镓、砷化镓、砷化铟、氮化铟镓、或砷化铟镓。
在操作420中，如图5A所示，形成元件层220于半导体层210的第一表面210a上。元件层220形成以包含数个元件222，例如电晶体。在操作430中，如图5A所示，可选择性地形成至少一金属层间介电层230于元件层220上。金属层间介电层230可形成以包含数个导线，其中这些导线与元件层220的元件222电性连接。在操作440中，可利用例如化学气相沉积制程选择性地形成钝化层240于金属层间介电层230上。
在操作450中，请再次参照图5A，提供载体250。将基材200，以及形成于其上的半导体层210、元件层220、金属层间介电层230、与钝化层240，予以翻转并接合至载体250。于接合后，元件层220与半导体层210设于载体250上。
在操作460中，如图5B所示，利用例如蚀刻制程或研磨制程来移除基材200，而暴露出半导体层210的第二表面210b。研磨制程可为化学机械研磨制程。可利用例如蚀刻制程或研磨制程选择性地在半导体层210的第二表面210b上进行薄化制程，借以缩减半导体层210的厚度。可利用单一道制程，例如一道化学机械研磨制程，来移除基材200与薄化半导体层210。
在一些例子中，如图5C所示，可选择性地形成数个沟渠214于半导体层210中，以定义出数个像素区270。举例而言，可利用微影制程与蚀刻制程移除部分的半导体层210的方式，来形成这些沟渠214于半导体层210中。这些沟渠214可为深沟渠，且可从半导体层210的第二表面210b延伸至半导体层210的一预设深度。如图5D所示，在沟渠214中分别填入隔离填充物260。每个像素区270可包含一个感光区212，且每个隔离填充物260隔离二相邻的感光区212。每个像素区270可形成为由隔离填充物260所包围的一矩形区。
在操作470中，请参照图5D至图5F，在半导体层210的第二表面210b上进行蚀刻制程，以在半导体层210的第二表面210b上形成数个凹陷部216。在一些例子中，如图5D所示，于此蚀刻制程中，利用例如化学气相沉积技术形成硬罩幕材料层280覆盖半导体层210的第二表面210b与隔离填充物260。硬罩幕材料层280的材料不同于半导体层210的材料。
如图5E所示，图案化硬罩幕材料层280与半导体层210，以移除部分的硬罩幕材料层280及其下方的半导体层210，借以形成硬罩幕层280a、以及数个凹槽282暴露出部分的半导体层210。可利用微影技术与蚀刻技术，例如干蚀刻技术，来图案化硬罩幕材料层280与半导体层210。硬罩幕层280a形成以覆盖半导体层210的部分第二表面210b与隔离填充物260。凹槽282是浅的，且每个凹槽282的底面282a接近半导体层210的第二表面210b。
如图5F所示，对半导体层210的暴露部分进行蚀刻操作。在一些例子中，此蚀刻操作为湿蚀刻操作，且对被凹槽282所暴露出的半导体层210等向性蚀刻，借以在半导体层210的第二表面210b上形成数个凹陷部216。举例而言，这些凹陷部216可为角椎凹陷部或角柱凹陷部。在每个像素区270中，凹陷部216可规则地排列在半导体层210的第二表面210b上。这些凹陷部216可彼此毗邻，或者可彼此分开。半导体层210的这些凹陷部216的形状可实质相同。
在这些实施例中，半导体层210的第二表面210b具有晶格面，此晶格面相对基面倾斜，如此一来，因为在半导体层210的第二表面210b的不同方位上的蚀刻速率不同的缘故，于蚀刻制程后可得到具不同布局与不同形状的凹陷部216。在一些例子中，半导体层210的第二表面210b的晶格面为立方系的{110}家族的平面中之一，或者为立方晶系的{111}家族的平面中之一。请同时参照图2A、图2B、与图5F，在半导体层210的第二表面210b的晶格面为立方系的{110}家族的平面中之一的例子中，凹陷部216为正方形底面的角锥凹陷部，类似于图2A与图2B所示的凹陷部144a。此外，每个凹陷部216的底的四个边与像素区270的四个边不平行。
请同时参照图3A、图3B、与图5F，在半导体层210的第二表面210b的晶格面为立方系的{111}家族的平面中之一的例子中，凹陷部216为三角形底面的角锥凹陷部，类似于图3A与图3B所示的凹陷部144b。此外，每个凹陷部216的底的一边实质平行于像素区270的二相对边。
请同时参照图4A、图4B、与图5F，在半导体层210的第二表面210b的晶格面为立方系的{110}家族的平面中之一的例子中，凹陷部216为正方形底面的角柱凹陷部，类似于图4A与图4B所示的凹陷部144c。此外，每个凹陷部216的底的二相对边实质平行于像素区270的二相对边，且每个凹陷部216的底的其他二相对边实质平行于像素区270的其他二相对边。
如图5G所示，移除硬罩幕层280a，以暴露出隔离填充物260。接着，如图5H所示，将隔离填充物260从沟渠214中移除，再以数个隔离结构290填充沟渠214。可利用蚀刻技术移除隔离填充物260，且可利用化学气相沉积技术形成隔离结构290。在特定例子中，如图5H所示，于形成隔离结构290时，形成介电层292于半导体层210的第二表面210b上，其中介电层292填充沟渠214，因此隔离结构290分别形成在沟渠214中。介电层292覆盖半导体层210的第二表面210b与凹陷部216。
在操作480中，如图5I所示，可利用沉积技术选择性地形成缓冲层300，以覆盖半导体层210的第二表面210b与隔离结构290。在一些例子中，如图5I所示，缓冲层300形成以覆盖介电层292。
在操作490中，如图5J所示，可利用沉积技术、微影技术、与蚀刻技术来选择性形成金属格栅层310于部分的缓冲层300上。沉积技术可为物理气相沉积技术或化学气相沉积技术，且蚀刻技术可为干蚀刻技术。
在操作500中，如图5K所示，可选择性地形成钝化层320于缓冲层300与金属格栅层310上，并覆盖缓冲层300与金属格栅层310，而大致完成半导体元件330。
依照一实施例，本揭露揭示一种半导体元件，其操作来感测入射光。半导体元件包含载体、元件层、以及半导体层。元件层设于载体上。半导体层设于元件层上。半导体层包含数个感光区。半导体层具有第一表面与相对于第一表面的第二表面，第一表面邻近于元件层。第二表面具有晶格面，此晶格面相对基面倾斜。半导体层具有数个凹陷部排列在第二表面上。
依据本发明的一实施例，半导体元件还包含隔离结构设于半导体层中，以定义出数个像数区，其中每个像素区包含一个感光区。
依据本发明的一实施例，半导体层的第二表面的晶格面为立方系的{110}家族的平面中之一，且每个凹陷部为正方形底面的角锥凹陷部或正方形底面的角柱凹陷部。
依据本发明的一实施例，每个像素区为矩形区，且每个正方形底面的角锥凹陷部的底的四个边与每个像素区的四个边不平行。
依据本发明的一实施例，每个像素区为矩形区，每个正方形底面的角柱凹陷部的底的二边与每个像素区的二边平行，每个正方形底面的角柱凹陷部的底的其他二边与每个像素区的其他二边平行。
依据本发明的一实施例，半导体层的第二表面的晶格面为立方系的{111}家族的平面中之一，且每个凹陷部为三角形底面的角锥凹陷部。
依据本发明的一实施例，每个像素区为矩形区，且每个三角形底面的角锥凹陷部的底的三边中的一边实质平行于每个像素区的相对二边。
依据本发明的一实施例，半导体层包含IV族材料、IV族材料化合物、或III-V族材料化合物。
依据本发明的一实施例，半导体元件还包含第一钝化层设于载体上、金属层间介电层设于第一钝化层上方、缓冲层位于半导体层的第二表面上、金属格栅层设于部分的缓冲层上、以及第二钝化层覆盖金属格栅层与缓冲层。
依照另一实施例，本揭露揭示一种半导体元件的制造方法。在此方法中，提供基材，其中基材具有一表面。依序形成半导体层与元件层于基材的表面上。半导体层具有第一表面及与第一表面相对的第二表面，第一表面邻近于元件层。第二表面具有晶格面，此晶格面相对于基面倾斜。半导体层具有数个感光区。将元件层接合至载体。移除基材以暴露出半导体层的第二表面。对半导体层的第二表面进行蚀刻制程，以在第二表面上形成数个凹陷部。
依据本发明的一实施例，于移除基材后，此方法还包含：形成数个沟渠于半导体层中，以定义出数个像素区，其中每个像素区包含一个感光区；以及以数个隔离填充物填充沟渠。
依据本发明的一实施例，进行蚀刻制程包含：形成硬罩幕层，硬罩幕层位于半导体层的部分第二表面上且覆盖隔离填充物；蚀刻半导体层；以及移除硬罩幕层。
依据本发明的一实施例，于蚀刻制程后，此方法还包含：移除隔离填充物；以数个隔离结构填充沟渠；以及形成缓冲层以覆盖半导体层的第二表面与隔离结构。
依据本发明的一实施例，半导体层的第二表面的晶格面为立方系的{110}家族的平面中之一，且每个凹陷部为正方形底面的角锥凹陷部或正方形底面的角柱凹陷部。
依据本发明的一实施例，每个像素区形成为矩形区，且每个正方形底面的角锥凹陷部的底的四个边与每个像素区的四个边不平行，或者每个正方形底面的角柱凹陷部的底的二边与每个像素区的二边平行，且每个正方形底面的角柱凹陷部的底的其他二边与每个像素区的其他二边平行。
依据本发明的一实施例，半导体层的第二表面的晶格面为立方系的{111}家族的平面中之一，且每个凹陷部为三角形底面的角锥凹陷部。
依据本发明的一实施例，每个像素区形成为矩形区，且每个三角形底面的角锥凹陷部的底的三边中的一边实质平行于每个像素区的相对二边。
依照又一实施例，本揭露揭示一种半导体元件的制造方法。在此方法中，提供具有一表面的基材。形成半导体层于基材的表面上。半导体层具有数个感光区，且具有第一表面以及与第一表面相对的第二表面。第二表面具有晶格面，此晶格面相对于基面倾斜。形成元件层于半导体层的第一表面上。将元件层接合至载体。移除基材以暴露出半导体层的第二表面。形成数个沟渠于半导体层中，以定义出数个像素区，其中每个像素区包含一个感光区。以数个隔离填充物填充沟渠。形成硬罩幕材料层覆盖半导体层的第二表面与隔离填充物。图案化硬罩幕材料层与半导体层，以暴露出部分的半导体层。经由硬罩幕材料层蚀刻半导体层的这些部分，以在第二表面上形成数个凹陷部。
依据本发明的一实施例，半导体层的第二表面的晶格面为立方系的{110}家族的平面中之一，且每个凹陷部为正方形底面的角锥凹陷部或正方形底面的角柱凹陷部。每个像素区形成为矩形区。每个正方形底面的角锥凹陷部的底的四个边与每个像素区的四个边不平行，或者每个正方形底面的角柱凹陷部的底的二边与每个像素区的二边平行，且每个正方形底面的角柱凹陷部的底的其他二边与每个像素区的其他二边平行。
依据本发明的一实施例，半导体层的第二表面的晶格面为立方系的{111}家族的平面中之一，且每个凹陷部为三角形底面的角锥凹陷部。每个像素区形成为矩形区，且每个三角形底面的角锥凹陷部的底的三边中的一边实质平行于每个像素区的相对二边。
上述已概述数个实施例的特征，因此熟悉此技艺者可更了解本揭露的态样。熟悉此技艺者应了解到，其可轻易地利用本揭露作为基础，来设计或润饰其他制程与结构，以实现与在此所介绍的实施方式相同的目的及/或达到相同的优点。熟悉此技艺者也应了解到，这类对等架构并未脱离本揭露的精神和范围，且熟悉此技艺者可在不脱离本揭露的精神和范围下，在此进行各种的更动、取代与替代。
Claims (1)
1.一种半导体元件，操作以感测入射光，其特征在于，该半导体元件包含：
一载体；
一元件层，设于该载体上；以及
一半导体层，设于该元件层，该半导体层包含多个感光区，其中该半导体层具有一第一表面、以及一第二表面相对于该第一表面，该第一表面邻近于该元件层，且该第二表面具有一晶格面，该晶格面相对于一基面倾斜，其中该半导体层具有多个凹陷部排列在该第二表面上。
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