CN109765480B - 一种测试装置和测试设备 - Google Patents

Abstract

本发明公开了一种测试装置和测试设备。该测试装置包括上位机、本体测试模块和扩展测试模块，上位机与本体测试模块通信连接，本体测试模块与扩展测试模块通信连接。其中，本体测试模块用于在接收到上位机的测试指令时，输出多路第一测试信号。扩展测试模块用于在接收到本体测试模块的测试指令时，输出至少一路第二测试信号。扩展测试模块可以根据需要实现对本体测试模块测试信号路数的扩展，因此测试装置可以测试具有更多测试引脚的被测件。而且降低了测试成本，提高了综合效费比。

Description

一种测试装置和测试设备

技术领域

本发明实施例涉及集成电路测试技术领域，尤其涉及一种测试装置和测试设备。

背景技术

在当今集成电路的测试行业中，一般采用自动测试设备(Automatic TestEquipment，ATE)对集成电路的功能完整性进行测试，为集成电路生产制造之最后流程，以确保集成电路生产制造之品质。ATE存在于前道工序和后道工序的各个环节，具体的取决于工艺设计的要求。

为了确认集成电路的工作状态是否正确，对集成电路进行的系统级测试越来越多。在测试过程中需要的引脚也越来越多，但是，ATE中的数字板卡的引脚固定，价格昂贵，当所需引脚超过数字板卡的引脚时，需要增加整个数字板卡的数量，难以扩展，综合效费比低。

发明内容

本发明提供一种测试装置和测试设备，以实现提供更多路的测试信号，降低测试成本，提高了综合效费比。

第一方面，本发明实施例提供了一种测试装置，其特征在于，包括上位机、本体测试模块和扩展测试模块，所述上位机与所述本体测试模块通信连接，所述本体测试模块与所述扩展测试模块通信连接；

其中，所述本体测试模块用于在接收到所述上位机的测试指令时，输出多路第一测试信号；所述扩展测试模块用于在接收到所述本体测试模块的测试指令时，输出至少一路第二测试信号。

可选地，所述上位机的测试指令为系统级测试指令时，所述本体测试模块用于输出所述多路第一测试信号，并向所述扩展测试模块发送所述系统级测试指令；所述扩展测试模块用于解码所述系统级测试指令，并选择对应的系统级测试协议控制所述至少一路第二测试信号的输出；

所述上位机的测试指令为图案测试指令时，所述本体测试模块用于输出所述多路第一测试信号。

可选地，所述本体测试模块包括第一处理器和第一引脚控制单元，所述第一引脚控制单元与所述第一处理器电连接，所述第一引脚控制单元用于根据所述第一处理器的控制信号输出所述多路第一测试信号；

所述扩展测试模块包括第二处理器和第二引脚控制单元，所述第二引脚控制单元与所述第二处理器电连接，所述第二引脚控制单元用于根据所述第二处理器的控制信号输出所述至少一路第二测试信号；

所述第一处理器和所述第二处理器通过Serdes通信连接。

可选地，所述第二处理器包括指令解码单元、至少两个协议产生单元和选择器；

所述指令解码单元输入端与所述第一处理器通过Serdes通信连接，所述指令解码单元输出端与所述选择器的第一输入端连接，所述选择器的第二输入端与所述协议产生单元连接，所述选择器的输出端与所述第二引脚控制单元连接；所述指令解码单元用于接收所述第一处理器发送的系统级测试指令，对所述系统级测试指令进行解码，并将解码后的系统级测试指令传输给所述选择器，所述选择器用于根据所述解码后的系统级测试指令，选择对应的协议产生单元产生系统级测试协议。

可选地，所述本体测试模块还包括第三处理器和电源控制芯片；

所述电源控制芯片和所述第三处理器电连接，所述第三处理器和所述第一处理器通过Serdes通信连接；所述第三处理器用于在接收到所述上位机发送的供电指令时，向所述电源控制芯片发送电源控制信号；所述电源控制芯片用于基于所述电源控制信号输出多路电源信号。

可选地，所述本体测试模块还包括第一监控单元，所述扩展测试模块还包括第二监控单元；

所述第一监控单元与所述第一引脚控制单元、所述电源控制芯片以及所述第三处理器电连接，用于监控所述第一引脚控制单元和所述电源控制芯片输出的信号并发送至所述第三处理器进行校准；

所述第二监控单元与所述第二引脚控制单元以及所述第二处理器电连接，用于监控所述第二引脚控制单元输出的信号并发送至所述第二处理器进行校准。

可选地，所述多路第一测试信号包括多路公共测试信号和至少一路图案测试信号；所述测试装置还包括多路选择模块，所述多路选择模块包括用于连通所述至少一路图案测试信号的第一通道，以及用于连通所述至少一路第二测试信号的第二通道；所述多路选择模块用于在所述上位机的测试指令为图案测试指令时选通所述第一通道，在所述上位机的测试指令为系统级测试指令时选通所述第二通道。

第二方面，本发明实施例还提供一种测试设备，其特征在于，包括本发明任意实施例提供的测试装置；

所述测试设备包括电源板、背板、数字板卡和转接基板；所述数字板卡包括本体测试模块，所述转接基板包括扩展测试模块；所述电源板与所述背板连接，上位机通过所述背板与所述数字板卡连接，所述数字板卡与所述转接基板连接；

所述电源板用于输出直流电压，所述背板用于将所述直流电压转接至所述数字板卡，所述数字板卡用于输出多路第一测试信号，所述转接基板用于输出至少一路第二测试信号并转接所述多路第一测试信号。

可选地，测试设备还包括负载板卡，与所述转接基板连接，所述负载板卡包括多路选择模块，所述负载板卡用于选通所述多路第一测试信号中的至少一路图案测试信号或所述至少一路第二测试信号，并转接所述多路第一测试信号中的多路公共测试信号。

可选地，测试设备还包括插座板，所述插座板与所述负载板卡连接，用于实现被测件与所述负载板卡的物理连接。

本发明的技术方案，通过在测试装置中设置本体测试模块和扩展测试模块，扩展测试模块可以根据需要实现对本体测试模块测试信号路数的扩展，因此测试装置可以测试具有更多测试引脚的被测件。而且扩展测试模块的成本低于本体测试模块，因此相对于增加本体测试模块进行测试，降低了测试成本，提高了综合效费比。

附图说明

图1为本发明实施例提供的一种测试装置的结构示意图；

图2为本发明实施例提供的另一种测试装置的结构示意图；

图3为本发明实施例提供的一种第二处理器的结构示意图；

图4为本发明实施例提供的另一种测试装置的结构示意图；

图5为本发明实施例提供的另一种测试装置的结构示意图；

图6为本发明实施例提供的另一种测试装置的结构示意图；

图7为本发明实施例提供的一种测试装置的测试信号示意图；

图8为本发明实施例提供的一种测试设备的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

图1为本发明实施例提供的一种测试装置的结构示意图，如图1所示，该测试装置包括上位机10、本体测试模块20和扩展测试模块30，上位机10与本体测试模块20通信连接，本体测试模块20与扩展测试模块30通信连接。其中，本体测试模块20用于在接收到上位机10的测试指令时，输出多路第一测试信号，扩展测试模块30用于在接收到本体测试模块20的测试指令时，输出至少一路第二测试信号。

具体地，测试装置可以进行多类测试，例如直流参数测试、SCAN(扫描链)测试、图案(Pattern)测试和系统级测试等。一般情况下，本体测试模块20包括多个输出引脚，分别对应输出多路第一测试信号。扩展测试模块30包括至少一个输出引脚，对应输出至少一路第二测试信号。上位机10与本体测试模块20通信连接，本体测试模块20与扩展测试模块30通信连接。当进行测试时，本体测试模块20接收到上位机10的测试指令，同时向扩展测试模块30转发测试指令，此时本体测试模块20包括的多个输出引脚，用于输出多路第一测试信号。同时扩展测试模块30包括至少一个输出引脚，用于输出至少一路第二测试信号。

扩展测试模块30接收的测试指令由本体测试模块20转发上位机10输出的测试指令，本体测试模块20与扩展测试模块30的测试指令相同，此时本体测试模块20与扩展测试模块30可以共同为同一测试提供测试信号。在本体测试模块20输出多路第一测试信号的基础上，扩展测试模块30增加了至少一路第二测试信号，因此测试装置整体增加了提供的测试信号的路数，进而可以测试具有更多测试引脚的被测件。

具体地，扩展测试模块30可以根据需要提供第二测试信号的路数。在测试引脚过程中，当本体测试模块20输出的第一测试信号的路数小于被测件的被测引脚的个数时，可以根据两者的差值确定扩展测试模块30提供的第二测试信号的路数。示例性地，一个被测件的被测引脚包括40个，因此在测试过程中需要40路测试信号分别输入至被测件的40个被测引脚对被测件进行测试。当本体测试模块20包括32路第一测试信号时，扩展测试模块30可以提供8路第二测试信号，从而实现被测件的测试。

需要说明的是，上位机10、本体测试模块20和扩展测试模块30之间均为双向通信。当测试结束后，本体测试模块20和扩展测试模块30输出测试结果至上位机10，上位机10根据测试结果判定被测件的状态。上位机10可以是电脑，上位机10可以输出不同的测试指令进行不同类型的测试，针对不同的测试类型，本体测试模块20和扩展测试模块30共同实现测试过程。示例性地，当测试装置对被测件进行图案测试时，上位机10的测试指令为图案测试指令，本体测试模块20对被测件进行图案测试并输出多路第一测试信号。并且扩展测试模块30同时对被测件进行图案测试并输出至少一路第二测试信号。因此本体测试模块20的多路第一测试信号和扩展测试模块30的至少一路第二测试信号共同完成对被测件的图案测试，此时第一测试信号和第二而测试信号为图案测试信号。当测试装置对被测件进行系统级测试时，上位机10的测试指令为系统级测试指令，本体测试模块20对系统级测试指令进行解码，将系统级测试指令转换成图案测试指令，并对应输出转换后的图案测试信号，即为多路第一测试信号。同样的扩展测试模块30对系统级测试指令进行解码，将系统级测试指令转换成图案测试指令，并对应输出转换后的图案测试信号，即为至少一路第二测试信号。此时多路第一测试信号和至少一路第二测试信号为系统级测试指令转换后对应的图案测试信号。因此，相对于只有本体测试模块20提供的多路第一测试信号，本体测试模块20和扩展测试模块30可以提供更多路的测试信号，实现测试信号路数的扩展，因此可以实现对拥有更多测试引脚的被测件的测试。而且，扩展测试模块30输出的第二测试信号的路数可以根据需要设置。当扩展测试模块30提供的第二测试信号的路数小于本体测试模块20提供的第一测试信号的路数时，扩展测试模块30的结构相对简单，成本低于本体测试模块20。因此通过在测试装置中设置扩展测试模块，既可以实现测试信号路数的扩展，又可以避免再增加本体测试模块20造成测试成本高，因此降低了测试成本，提高了综合效费比。一般情况下，当被测件的测试引脚的个数大于本体测试模块20提供的第一测试信号的路数，且小于本体测试模块20提供的第一测试信号的路数的整数倍时，可以设置扩展测试模块30以降低测试成本，提高综合效费比。

本实施例的技术方案，通过在测试装置中设置本体测试模块和扩展测试模块，扩展测试模块可以根据需要实现对本体测试模块测试信号路数的扩展，因此测试装置可以测试具有更多测试引脚的被测件。而且扩展测试模块的成本低于本体测试模块，因此相对于增加本体测试模块进行测试，降低了测试成本，提高了综合效费比。

在上述技术方案的基础上，继续参考图1，上位机10的测试指令为系统级测试指令时，本体测试模块20用于输出多路第一测试信号，并向扩展测试模块30发送系统级测试指令。扩展测试模块30用于解码系统级测试指令，并选择对应的系统级测试协议控制至少一路第二测试信号的输出。上位机10的测试指令为图案测试指令时，本体测试模块20用于输出多路第一测试信号。

具体地，当本体测试模块20和扩展测试模块30用于实现不同的类型测试时，扩展测试模块30可以直接实现系统级测试，无需转换为图案测试再进行测试，因此提高了系统级测试的测试效率。同时避免了系统级测试转换为图案测试的过程，因此降低了测试难度，易于调试和测试开发。例如，本体测试模块20实现图案测试，扩展测试模块30实现系统级测试。当测试装置对被测件进行图案测试，上位机10的测试指令为图案测试指令时，本体测试模块20用于输出多路第一测试信号，对被测件进行图案测试，此时第一测试信号为图案测试信号。当测试装置对被测件进行系统级测试时，上位机10的测试指令为系统级测试指令，本体测试模块20用于输出多路第一测试信号，并向扩展测试模块30发送系统级测试指令。扩展测试模块30用于解码系统级测试指令，并选择对应的系统级测试协议控制至少一路第二测试信号的输出。

具体地，扩展测试模块30包括多种系统级测试协议。扩展测试模块30在接收到系统级测试指令时，对系统级测试指令进行解码，扩展测试模块30选择与系统级测试指令对应的系统级测试协议，根据系统级测试协议控制至少一路第二测试信号的输出，从而可以直接实现系统级测试，无需转换为图案测试再进行测试，因此提高了系统级测试的测试效率。同时避免了系统级测试转换为图案测试的过程，因此降低了测试难度，易于调试和测试开发。一般情况下，系统级测试指令与被测件包括的通信协议对应，对应的系统级测试协议与被测件包括的通信协议对应。例如，当被测件为一个芯片时，在芯片内部包括串行外设接口(Serial Peripheral Interface，SPI)通信协议时，在对芯片进行系统级测试时，可以选择SPI测试协议的系统级测试协议，从而可以实现对芯片的系统级测试。当芯片内部包括I2C总线协议时，在对芯片进行系统级测试时，可以选择I2C测试协议，从而可以实现对芯片的系统级测试。

本实施例的技术方案，通过在测试装置中设置本体测试模块和扩展测试模块，扩展测试模块可以直接实现系统级测试，无需转换为图案测试再进行测试，因此提高了系统级测试的测试效率。同时避免了系统级测试转换为图案测试的过程，因此降低了测试难度，易于调试和测试开发。

在上述技术方案的基础上，图2为本发明实施例提供的另一种测试装置的结构示意图，如图2所示，本体测试模块20包括第一处理器21和第一引脚控制单元22，第一引脚控制单元22与第一处理器21电连接，第一引脚控制单元22用于根据第一处理器21的控制信号输出多路第一测试信号。扩展测试模块30包括第二处理器31和第二引脚控制单元32，第二引脚控制单元32与第二处理器31电连接，第二引脚控制单元32用于根据第二处理器31的控制信号输出至少一路第二测试信号。第一处理器21和第二处理器31通过Serdes通信连接。

具体地，如图2所示，本体测试模块20包括第一处理器21和第一引脚控制单元22，第一处理器21可以是一个现场可编程门阵列(Field-Programmable Gate Array，FPGA)，例如为FPGA1。第一处理器21与上位机10通信连接，可以对测试指令进行处理，并形成多路第一测试信号对被测件进行测试。示例性地，第一处理器21与上位机10通过PCIe通信连接。此时上位机10上安装有PCIe3.0软件驱动，用于实现第一处理器21与上位机10的高速串行通信。第一处理器21同时形成第一引脚控制信号输出至第一引脚控制单元22。第一引脚控制单元22可以是一个控制芯片，用于控制第一处理器21包括的多个输出引脚是否输出多路第一测试信号。当第一引脚控制单元22接收到第一处理器21输出的第一引脚控制信号后，第一引脚控制单元22根据第一引脚控制信号输出多路第一测试信号。扩展测试模块30包括第二处理器31和第二引脚控制单元32，并且第二处理器31与第一处理器21通过Serdes通信连接。第二处理器31可以是一个FPGA，例如为FPGA2。第二处理器31与第一处理器21通过Serdes通信实现宽带宽的通信，因此第二处理器31可以接收第一处理器21发出的测试指令。一般情况下，第一处理器21输出的测试指令为上位机10输出的测试指令。当第一处理器21输出测试指令至第二处理器31时，第二处理器31对接收到的测试指令时进行处理，并形成至少一路第二测试信号对被测件进行测试。第二处理器31同时形成第二引脚控制信号输出至第二引脚控制单元32。第二引脚控制单元32可以是一个控制芯片，用于控制第二处理器31包括的至少一个输出引脚是否输出至少一路第二测试信号。当第二引脚控制单元32接收到第二处理器31输出的第二引脚控制信号后，第二引脚控制单元32根据第二引脚控制信号输出至少一路第二测试信号。

另外，继续参考图2，本体测试模块20还可以包括第一存储器23、第一配置存储器24和时钟复位单元25等，第一存储器23、第一配置存储器24和时钟复位单元25均与第一处理器21连接，第一存储器23用于第一处理器21工作时存储信号，第一配置存储器24用于暂存第一处理器21的指令、数据和地址等，时钟复位单元25用于产生第一处理器21工作的时钟复位信号。一般情况下，时钟复位单元25扇出上位机10与本体测试模块20之间的通信的时钟信号和复位信号。例如，当上位机10与本体测试模块20之间为PCIe通信时，时钟复位单元25扇出PCIe的时钟信号和复位信号。通过第一存储器23、第一配置存储器24和时钟复位单元25的配合，第一处理器21实现对测试信号的处理。第一存储器23、第一配置存储器24和时钟复位单元25等和第一处理器21可以集成形成一个芯片。

同理，扩展测试模块30还可以包括第二存储器33和第二配置存储器34等，第二存储器33和第二配置存储器34均与第二处理器31连接，第二存储器33用于第二处理器31工作时存储信号，第二配置存储器34用于暂存第二处理器31的指令、数据和地址等，第二处理器31工作的时钟复位信号可以由本体测试模块20中的时钟复位单元25共同提供。

在上述各技术方案的基础上，图3为本发明实施例提供的一种第二处理器的结构示意图，如图3所示，第二处理器31包括指令解码单元311、至少两个协议产生单元312和选择器313。指令解码单元311输入端与第一处理器21通过Serdes通信连接，指令解码单元311输出端与选择器313的第一输入端连接，选择器313的第二输入端与协议产生单元312连接，选择器313的输出端与第二引脚控制单元32连接，指令解码单元311用于接收第一处理器21发送的系统级测试指令，对系统级测试指令进行解码，并将解码后的系统级测试指令传输给选择器313，选择器313用于根据解码后的系统级测试指令，选择对应的协议产生单元312产生系统级测试协议。

具体地，第二处理器31包括至少两个协议产生单元312，至少两个协议产生单元312均与选择器313连接。每一个协议产生单元312均可以包括一个系统级测试协议，不同的协议产生单元312与被测件实现不同的通信协议。指令解码单元311输入端与第一处理器21通过Serdes通信连接，指令解码单元311输出端与选择器313的第一输入端连接，在进行系统级测试时，指令解码单元311接收到系统级测试指令后，对系统级测试指令进行解码，并将解码后的系统级测试指令传输给选择器313，选择器313根据系统级测试指令选择与其能够实现通信匹配的协议产生单元312进行通信，即通过选择器313的选择实现扩展测试模块30选择系统级测试协议。从而实现扩展测试模块30根据系统级测试指令选择对应系统级测试协议控制至少一路第二测试信号的输出。

一般情况下，通过选择器313选择的协议产生单元312中包括的系统级测试协议与被测件包括的通信协议对应。例如，当被测件为一个芯片时，在芯片内部包括串行外设接口(Serial Peripheral Interface，SPI)通信协议时，在对芯片进行系统级测试时，可以选择包括SPI测试协议的协议产生单元312，从而可以实现对芯片的系统级测试。当芯片内部包括I2C总线协议时，在对芯片进行系统级测试时，可以选择包括I2C测试协议的协议产生单元312，从而可以实现对芯片的系统级测试。

在上述各技术方案的基础上，图4为本发明实施例提供的另一种测试装置的结构示意图，如图4所示，本体测试模块20还包括第三处理器26和电源控制芯片27。电源控制芯片27和第三处理器26电连接，第三处理器26和第一处理器21通过Serdes通信连接。第三处理器26用于在接收到上位机10发送的供电指令时，向电源控制芯片27发送电源控制信号。电源控制芯片27用于基于电源控制信号输出多路电源信号。

具体地，第三处理器26也可以是一个FPGA，例如为FPGA3。电源控制芯片27可以是一被测装置电源(DUT Power Supply，DPS)芯片，用于控制是否对测试装置供电。一般情况下，上位机10输出测试指令的同时还输出供电指令。第三处理器26和第一处理器21通过Serdes通信连接，当第一处理器21接收到上位机10的测试指令时，同时可以接收到供电指令。第一处理器21将供电指令发送至第三处理器26，第三处理器26对供电指令进行解码，形成电源控制信号输出至电源控制芯片27。电源控制芯片27根据电源控制信号输出多路电源信号。

另外，第三处理器26同样可以配置第三存储器和第三配置存储器等，第三存储器和第三配置存储器均与第三处理器26连接，第三存储器用于第三处理器26工作时存储信号，第三配置存储器用于暂存第三处理器26的指令、数据和地址等，第三处理器26工作的时钟复位信号可以由本体测试模块20中的时钟复位单元25共同提供。

一般情况下，测试装置还可以包括电源模块，为测试装置提供电源。电源模块与电源控制芯片27电连接，为电源控制芯片27提供电源。

在上述各技术方案的基础上，图5为本发明实施例提供的另一种测试装置的结构示意图，如图5所示，本体测试模块20还包括第一监控单元28，扩展测试模块30还包括第二监控单元35。第一监控单元28与第一引脚控制单元22、电源控制芯片27以及第三处理器26电连接，用于监控第一引脚控制单元22和电源控制芯片27输出的信号并发送至第三处理器26进行校准。第二监控单元35与第二引脚控制单元32以及第二处理器31电连接，用于监控第二引脚控制单元32输出的信号并发送至第二处理器31进行校准。

具体地，如图5所示，第一监控单元28可以是模数转换器(Analog-to-DigitalConverter，ADC)，用于将模拟信号转换为数字信号。第一引脚控制单元22输出模拟信号，并且第一引脚控制单元22可以包括多种工作模式，例如包括4种工作模式，分别为输出电压测量电压模式、输出电压测量电流模式、输出电流测量电压模式和输出电流测量电流模式。第一引脚控制单元22与第一监控单元28电连接，将第一引脚控制单元22输出的第一测试信号转换为数字信号输送至第三处理器26，第三处理器26将第一测试信号转换的数字信号输出至第一处理器21，从而实现监控本体测试模块20输出的第一测试信号。第一处理器21还可以根据监控得到的第一测试信号与参考第一测试信号进行比较，从而实现对第一测试信号的校准和调节。另外，电源控制芯片27输出的多路电源信号同样为模拟信号。而电源控制芯片27与第一监控单元28电连接，将电源控制芯片27输出的电源信号转换为数字信号输送至第三处理器26，从而实现监控本体测试模块20输出的电源信号。第三处理器26还可以根据监控得到的电源信号与参考电源信号进行比较，从而实现对电源信号的校准和调节。使本体测试模块20提供的第一测试信号准确性高。

同理，扩展测试模块30中的第二监控单元35也可以是ADC，用于实现对第二引脚控制单元32输出的信号监控并发送至第二处理器31进行校准和调节，提高扩展测试模块30提供的第二测试信号的准确性。

在上述各技术方案的基础上，图6为本发明实施例提供的另一种测试装置的结构示意图，如图6所示，多路第一测试信号包括多路公共测试信号和至少一路图案测试信号。测试装置还包括多路选择模块40，多路选择模块40包括用于连通至少一路图案测试信号的第一通道，以及用于连通至少一路第二测试信号的第二通道。多路选择模块40用于在上位机的测试指令为图案测试指令时选通第一通道，在上位机的测试指令为系统级测试指令时选通第二通道。

具体地，在测试装置进行不同类型的测试时，测试信号包括不同测试类型公共的测试信号，还包括不同测试类型特有的测试信号。例如，当本体测试模块20与扩展测试模块30的测试原理不同时，本体测试模块20可以进行图案测试，扩展测试模块30可以进行直接的系统级测试。此时本体测试模块20输出的多路第一测试信号不仅包括图案测试特有的图案测试信号，还包括不同测试类型公共的测试信号。因此多路公共测试信号可以直接为被测件提供测试信号，至少一路图案测试信号根据测试装置的测试类型选择是否为被测件提供图案测试信号。

多路选择模块40可以是继电器。图7为本发明实施例提供的一种测试装置的测试信号示意图，如图7所示，多路选择模块40包括用于连通至少一路图案测试信号的第一通道，以及用于连通至少一路第二测试信号的第二通道。多路选择模块40还与第一处理器21连接，第一处理器21根据上位机10输出的测试指令控制多路选择模块40的选通状态。当上位机10的测试指令为图案测试指令时，测试装置进行图案测试，多路选择模块40实现第一通道的连通，因此本体测试模块20的至少一路图案测试信号输出至被测件，通过多路公共测试信号和至少一路图案测试信号实现被测件的图案测试。当上位机10的测试指令为系统级测试指令时，测试装置进行系统级测试。多路选择模块40实现第二通道的连通，因此扩展测试模块30的至少一路第二测试信号输出至被测件，通过多路公共测试信号和至少一路第二测试信号实现被测件的系统级测试。因此，多路选择模块40根据上位机的测试指令实现不同的通道选通，进而实现测试装置可以直接实现系统级测试，无需转换为图案测试再进行测试，因此提高了系统级测试的测试效率。另外，电源控制芯片27与被测件电连接，为被测件提供电源信号。

一般情况下，当多路选择模块40为继电器时，继电器的第一通道和第二通道对应继电器的常开通道和常闭通道，通过对继电器上电和下电，实现继电器的第一通道和第二通道的选通。

本发明实施例还提供一种测试设备，包括本发明任意实施例提供的测试装置。图8为本发明实施例提供的一种测试设备的结构示意图，如图8所示，测试设备包括电源板110、背板120、数字板卡130和转接基板140。数字板卡130包括本体测试模块20，转接基板140包括扩展测试模块30。电源板110与背板120连接，上位机10通过背板120与数字板卡130连接，数字板卡130与转接基板140连接。电源板110用于输出直流电压，背板120用于将直流电压转接至数字板卡130，数字板卡130用于输出多路第一测试信号，转接基板140用于输出至少一路第二测试信号并转接多路第一测试信号。

具体地，电源板110由交流220V电压供电，经过整流等过程可以输出不同电压值的直流电。例如，当电源板为村田电源模块时，电源板110可以实现直流48V、5V的输出。电源板110与背板120连接，背板120接收电源板110输出的直流电进行直流-直流转换，为数字板卡130和转接基板140等板卡提供所需的不同电压值的直流电。例如，数字板卡130上包括本体测试模块20，本体测试模块20包括第一处理器、第一引脚控制单元、第一存储器、第一配置寄存器和时钟复位单元等，因此本体测试模块20需要多个电压值的电源，例如48V、5V、3.3V、2.5V、1.8V、1.0V和0.9V等，以满足本体测试模块20中不同结构的需求。

数字板卡130包括本体测试模块20，本体测试模块20可以包括第一处理器和第三处理器，第一处理器和第三处理器可以为FPGA，示例性地，第一处理器和第三处理器可以选用Xilinx FPGA，Xilinx FPGA可以选用JTAG和QSPI配置方式。本体测试模块20还可以包括第一配置存储器，用于暂存本体测试模块20的指令、数据和地址等。本体测试模块20还可以包括第一存储器，第一存储器可以选用SODIMM DDR4。当本体测试模块20与上位机10通过PCIe通信时，第一处理器内部还可以内嵌PCIe XDMA单元，用于实现上位机10到本体测试模块20内的第一存储器的大量数据快速传输，以及第一配置存储器的读写。示例性地，上位机10的测试指令为图案测试指令时，图案信号通过PCIe通信，经过背板120下载到本体测试模块20的第一存储器中，第一处理器接收图案测试指令处理存储在第一存储器中的图案信号。

数字板卡130与上位机10通过背板120连接，另外，当数字板卡130与上位机10实现PCIe通信连接时，测试设备还可以包括PCIe开关模块。PCIe开关模块将PCIe信号分成多路并行输出，可以与多个数字板卡130实现PCIe通信，因此可以通过多个数字板卡130同时实现多个被测件的测试，提高了测试效率。

转接基板140包括扩展测试模块30，扩展测试模块30可以包括第二处理器，第二处理器可以为FPGA，示例性地，第二处理器可以选用Xilinx Artix系列的FPGA，Xilinx Artix系列的FPGA同样可以选用JTAG和QSPI配置方式。扩展测试模块30还可以包括第二配置存储器，用于暂存扩展测试模块30的指令、数据和地址等。第二处理器内嵌协议产生单元，不同的协议产生单元可以包括串行外设接口协议SPI、集成电路总线协议IIC、异步串口协议UART和一线接口协议OWI等协议。

一般情况下，电源板110、背板120、数字板卡130和转接基板140均可以通过板插接的形式实现连接。例如，数字板卡130和转接基板140之间为Serdes通信连接，因此设置数字板卡130和转接基板140之间通过Serdes通信接口插接。

在上述技术方案的基础上，继续参考图8，测试设备还可以包括负载板卡150，与转接基板140连接，负载板卡150包括多路选择模块40，负载板卡150用于选通多路第一测试信号中的至少一路图案测试信号或至少一路第二测试信号，并转接多路第一测试信号中的多路公共测试信号。

示例性地，当数字板卡130上的本体测试模块20包括24路公共测试信号，8路图案测试信号，转接基板140上的扩展测试模块40包括8路第二测试信号时，负载板卡150上的多路选择模块40可以实现8路图案测试信号或8路第二测试信号的选通，从而实现了测试装置可以直接实现系统级测试，无需转换为图案测试再进行测试，因此提高了系统级测试的测试效率。

继续参考图8，测试设备还可以包括插座板160，插座板160与负载板150卡连接，用于实现被测件与负载板卡150的物理连接。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (8)

1.一种测试装置，其特征在于，包括上位机、本体测试模块和扩展测试模块，所述上位机与所述本体测试模块通信连接，所述本体测试模块与所述扩展测试模块通信连接；

其中，所述本体测试模块用于在接收到所述上位机的测试指令时，输出多路第一测试信号；所述扩展测试模块用于在接收到所述本体测试模块的测试指令时，输出至少一路第二测试信号；

所述上位机的测试指令为系统级测试指令时，所述本体测试模块用于输出所述多路第一测试信号，并向所述扩展测试模块发送所述系统级测试指令；所述扩展测试模块用于解码所述系统级测试指令，并选择对应的系统级测试协议控制所述至少一路第二测试信号的输出；

所述上位机的测试指令为图案测试指令时，所述本体测试模块用于输出所述多路第一测试信号；

所述本体测试模块包括第一处理器和第一引脚控制单元，所述第一引脚控制单元与所述第一处理器电连接，所述第一引脚控制单元用于根据所述第一处理器的控制信号输出所述多路第一测试信号；

所述本体测试模块还包括第三处理器和电源控制芯片；所述电源控制芯片和所述第三处理器电连接，所述第三处理器和所述第一处理器通过Serdes通信连接；所述第三处理器用于在接收到所述上位机发送的供电指令时，向所述电源控制芯片发送电源控制信号；所述电源控制芯片用于基于所述电源控制信号输出多路电源信号；

所述本体测试模块还包括第一监控单元，所述第一监控单元与所述第一引脚控制单元、所述电源控制芯片以及所述第三处理器电连接，用于监控所述第一引脚控制单元和所述电源控制芯片输出的信号并发送至所述第三处理器进行校准。

2.根据权利要求1所述的测试装置，其特征在于，所述扩展测试模块包括第二处理器和第二引脚控制单元，所述第二引脚控制单元与所述第二处理器电连接，所述第二引脚控制单元用于根据所述第二处理器的控制信号输出所述至少一路第二测试信号；

所述第一处理器和所述第二处理器通过Serdes通信连接。

3.根据权利要求2所述的测试装置，其特征在于，所述第二处理器包括指令解码单元、至少两个协议产生单元和选择器；

所述指令解码单元输入端与所述第一处理器通过Serdes通信连接，所述指令解码单元输出端与所述选择器的第一输入端连接，所述选择器的第二输入端与所述协议产生单元连接，所述选择器的输出端与所述第二引脚控制单元连接；所述指令解码单元用于接收所述第一处理器发送的系统级测试指令，对所述系统级测试指令进行解码，并将解码后的系统级测试指令传输给所述选择器，所述选择器用于根据所述解码后的系统级测试指令，选择对应的协议产生单元产生系统级测试协议。

4.根据权利要求2所述的测试装置，其特征在于，所述扩展测试模块还包括第二监控单元；

所述第二监控单元与所述第二引脚控制单元以及所述第二处理器电连接，用于监控所述第二引脚控制单元输出的信号并发送至所述第二处理器进行校准。

5.根据权利要求1-4任一项所述的测试装置，其特征在于，所述多路第一测试信号包括多路公共测试信号和至少一路图案测试信号；所述测试装置还包括多路选择模块，所述多路选择模块包括用于连通所述至少一路图案测试信号的第一通道，以及用于连通所述至少一路第二测试信号的第二通道；所述多路选择模块用于在所述上位机的测试指令为图案测试指令时选通所述第一通道，在所述上位机的测试指令为系统级测试指令时选通所述第二通道。

6.一种测试设备，其特征在于，包括如权利要求1-5任一项所述的测试装置；

所述测试设备包括电源板、背板、数字板卡和转接基板；所述数字板卡包括本体测试模块，所述转接基板包括扩展测试模块；所述电源板与所述背板连接，上位机通过所述背板与所述数字板卡连接，所述数字板卡与所述转接基板连接；

所述电源板用于输出直流电压，所述背板用于将所述直流电压转接至所述数字板卡，所述数字板卡用于输出多路第一测试信号，所述转接基板用于输出至少一路第二测试信号并转接所述多路第一测试信号。

7.根据权利要求6所述的测试设备，其特征在于，还包括负载板卡，与所述转接基板连接，所述负载板卡包括多路选择模块，所述负载板卡用于选通所述多路第一测试信号中的至少一路图案测试信号或所述至少一路第二测试信号，并转接所述多路第一测试信号中的多路公共测试信号。

8.根据权利要求7所述的测试设备，其特征在于，还包括插座板，所述插座板与所述负载板卡连接，用于实现被测件与所述负载板卡的物理连接。

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