CN109726138A - 数据储存装置以及非挥发式存储器操作方法 - Google Patents

数据储存装置以及非挥发式存储器操作方法 Download PDF

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Abstract

本发明涉及高效的数据储存装置以及非挥发式存储器操作方法，其中以一微处理器以及至少一挥发式存储器操作一非挥发式存储器。微处理器于挥发式存储器上规划一快取区。根据主机下达的一非同步事件要求，微处理器以该快取区收集主机下达的多笔写入数据，使上述多笔写入数据是集合自该快取区程式化至非挥发式存储器，且程式化错误是由该微处理器以一非同步事件要求完成信息回报该主机。

Description

数据储存装置以及非挥发式存储器操作方法
技术领域
本发明有关于数据储存装置以及其中非挥发式存储器的操作方法。
背景技术
非挥发式存储器有多种形式─例如，快闪存储器(flash memory)、磁阻式随机存取存储器(Magnetoresistive RAM)、铁电随机存取存储器(Ferroelectric RAM)、电阻式随机存取存储器(Resistive RAM)、自旋转移力矩随机存取存储器(Spin Transfer Torque-RAM，STT-RAM)…等，用于长时间数据保存。一非挥发式存储器可与一控制器结合成一数据储存装置，由一主机操作。
为了使非挥发式存储器上储存单元的损耗平均，非挥发式存储器的物理空间是动态配置使用。非挥发式存储器的物理空间是动态配置对应主机端识别用的逻辑地址。逻辑地址以及物理空间之间的对应关系需以映射表管理。数据成功写入非挥发式存储器与否需被及时回报，以确保映射表上的资讯正确。但频繁回报写入状况有可能拖累非挥发式存储器操作效能。
发明内容
根据本发明一种实施方式所实现的一数据储存装置包括一非挥发式存储器以及一控制器。该控制器包括一微处理器以及至少一挥发式存储器，用以操作该非挥发式存储器。该微处理器于上述挥发式存储器上规划一快取区。根据一主机下达的一非同步事件要求，该微处理器以该快取区收集该主机下达的多笔写入数据，使上述多笔写入数据是集合自该快取区程式化至该非挥发式存储器，且程式化错误是由该微处理器以一非同步事件要求完成信息回报该主机。
根据本发明一种实施方式实现的一种非挥发式存储器操作方法，包括：提供至少一挥发式存储器；于上述挥发式存储器上规划一快取区；令一主机发出一非同步事件要求；且根据该非同步事件要求，以该快取区收集该主机下达的多笔写入数据，使上述多笔写入数据是集合自该快取区程式化至一非挥发式存储器，且程式化错误是以一非同步事件要求完成信息回报该主机。
下文特举实施例，并配合附图，详细说明本发明内容。
附图说明
图1为方块图，图解根据本发明一种实施方式所实现的一数据储存装置100；
图2根据本发明一种实施方式图解一种开放通道架构；以及
图3A、3B为流程图，图解主机106如何写入数据至快闪存储器102。
符号说明
100～数据储存装置；
102～快闪存储器；
104～控制器；
106～主机：
112～微处理器；
114～静态随机存取存储器(SRAM)；
116～动态随机存取存储器(DRAM)；
118～快取区；
120～错误日志；
FTL～快闪存储器转换层；
NFC～非及闸快闪存储器控制器；
NVMe～非挥发式存储器快速介面；以及
S302…S320～步骤。
具体实施方式
以下叙述列举本发明的多种实施例。以下叙述介绍本发明的基本概念，且并非意图限制本发明内容。实际发明范围应依照申请专利范围来界定。
非挥发式存储器可以是快闪存储器(flash memory)、磁阻式随机存取存储器(Magnetoresistive RAM)、铁电随机存取存储器(Ferroelectric RAM)、电阻式存储器(Resistive RAM，RRAM)、自旋转移力矩随机存取存储器(Spin Transfer Torque-RAM，STT-RAM)…等，提供长时间数据保存的储存媒体，可用于实现数据储存装置、或应用于数据中心。以下特别以快闪存储器(flash memory)为例进行讨论。
现今数据储存装置常以快闪存储器为储存媒体，用来实现记忆卡(memory card)、通用串行总线闪存装置(USB flash device)、固态硬碟(SSD)…等产品。有一种应用是采多晶片封装、将快闪存储器与其控制器包装在一起─称为嵌入式快闪存储器模组(如eMMC)。
以快闪存储器为储存媒体的数据储存装置可应用于多种电子装置中。所述电子装置包括智慧型手机、穿戴装置、平板电脑、虚拟实境设备…等。电子装置的运算模块可视为一主机(host)，操作所使用的数据储存装置，以存取其中快闪存储器。储存媒体与主机两者采用相同的通信介面或通信协定以进行指令或数据的交换或传送。
快闪存储器实现的储存媒体也可用于建构数据中心。例如，伺服器可操作固态硬碟(SSD)阵列形成数据中心。伺服器即可视为一主机(host)，操作所连结的固态硬碟，以存取其中快闪存储器。
主机(host)端是以逻辑地址(例如，逻辑区块地址LBA或全域主机页编号GHP…等)区别快闪存储器储存内容。快闪存储器的储存空间一般划分为多个区块(blocks)，各区块包括多页(pages)，各页可更划分为多个储存单元。为了最佳化使用快闪存储器，快闪存储器的物理空间是动态配置对应主机所识别的逻辑地址。逻辑地址以及物理空间之间的对应关需以L2P映射表管理。
快闪存储器多种操作都需参考、或可能牵动映射表内容。例如，快闪存储器的读取需要参考映射表，快闪存储器的写入则需更新映射表。特别是，快闪存储器储存空间需以区块为单位进行抹除(erase)后方能再次使用。由于各区块可承受的抹除次数有上限，快闪存储器的操作有抹写平均(wear leveling)议题需要考量。另外，旧数据更新并非同空间复写。更新数据写入闲置空间后，旧空间内容将被标为无效。一区块可能零星留存有效数据，故垃圾回收(garbage collection)需求相应产生。一区块中留存的零星有效数据可经垃圾回收技术搬移到闲置空间，使得徒留无效数据的区块得以被抹除再利用。上述抹写平均以及垃圾回收技术，都涉及映射表管理。甚至，其他促进快闪存储器操作效能的技术，也都有可能与映射表相关。如何确保映射表上的资讯正确，又不因映射表维护拖累效能，为本技术领域重要议题。
图1为方块图，图解根据本发明一种实施方式所实现的一数据储存装置100。数据储存装置100包括一快闪存储器102以及一控制器104。一主机106可连结该数据储存装置100，通过该控制器104存取该快闪存储器102。
控制器104包括一微处理器112、一静态随机存取存储器(SRAM)114、以及一动态随机存取存储器(DRAM)116。静态随机存取存储器(SRAM)114以及动态随机存取存储器(DRAM)116不限定是否与微处理器112结合于同一封装内，且可以其他储存媒体代替。另外，静态随机存取存储器(SRAM)114可提供动态随机存取存储器(DRAM)116所提供的功能，在此设定下，数据储存装置100可不具有动态随机存取存储器(DRAM)116。
为了达到本发明的目的，在本发明中微处理器112是利用静态随机存取存储器114记录自主机106所输入的一非同步事件要求(Asynchronous Event Request，简称AER)，用以监控来自于主机106的存取指令的执行结果，例如，监控自于主机106的写入指令执行的执行结果。微处理器112还在该动态随机存取存储器(DRAM)116上规划一快取区118并储存一错误日志120。微处理器112将写入指令所对应的写入数据先储存于该快取区118，而非立即将写入数据编程(储存)至快闪存储器102。待一特定条件满足时，再从该快取区118取出写入数据并将写入数据编程至该快闪存储器102。
若写入数据编程至该快闪存储器102时有错误(失败)发生，微处理器112以一非同步事件要求(AER)完成信息回报主机106，并将编程失败等讯息记录于AER完成信息中。当主机106收到并解析AER完成信息后，再由主机106针对此编程失败执行适当的错误处理机制。在上述的设定下，主机106不需耗费时间等待各笔写入指令的执行结果，使写入指令的延迟(latency)有效地降低，达到加速数据写入的目的。其中，AER与AER完成信息较佳为一对一对应，而AER较佳涵盖至少一写入指令，AER完成信息较佳为编程失败发生时才产生。
此外，微处理器112会将快闪存储器102编程失败的细节记录至该错误日志120，以列出究竟是哪笔写入数据没有成功地编程至快闪存储器102。主机106可更向微处理器112提出错误日志120回报要求，令微处理器112回报(回传)该错误日志120至主机106。
一种实施方式中，快取区118是动态随机存取存储器(DRAM)116的常态给电区(Always-On Region)。若断电事件发生，快取区118内容不会掉失。复电后，尚未编程该些笔写入数据仍可自快取区118编程至该快闪存储器102。
一种实施方式中，当断电事件发生时，微处理器112执行快取快冲(CacheFlushing)程序，将快取区118内未尚完成编程程序的写入数据编程至预设区块。待复电后，微处理器112再读取预设区块中的写入数据并将写入数据编程至快取区118。
图2根据本发明一种实施方式图解一种开放通道(Open Channel)架构。如图所示，主机106采用一非挥发式存储器快速介面NVMe的通信协定与控制器104通讯。控制器104与快闪存储器102电性连接并由控制器104的快闪存储器控制器(NAND Flash Controller，NFC)控制快闪存储器102的运作。在开放通道架构中L2P映射表的管理是由主机106的一快闪存储器转换层(Flash Translation Layer，标号FTL)负责，因此，来自主机106的写入指令包括写入数据及指定物理地址。
本发明有效地在L2P映射表及时更新以及加速数据写入之间取得平衡。上述非同步事件要求(AER)可定义于该非挥发式存储器快速介面NVMe，而编程失败的讯息可定义于AER完成信息中。主机106透过非挥发式存储器快速介面NVMe对控制器104发出上述非同步事件要求(AER)，用以加速写入指令的执行以及监视编程的结果。另外，控制器104较佳将写入数据的数据量累积至一预设量，例如：16KB，即一页的数据储存量，或64KB，即一超级页(由4个区块的一页所虚拟而成)的数据储存量，之后再将累积的写入数据编程至快闪存储器102以增加编程的效率。当编程失败时，控制器104藉由AER完成信息以告知主机106发生了编程失败的事件，由主机106执行后续的错误管理。
主机106于发出AER之后，可一口气下达多笔写入指令至控制器104，再藉由解析来自于控制器104的AER完成信息而得知这些写入指令是否成功地执行。如果有编程错误发生时，再从控制器104取得错误日志120，并启动错误管理机制，例如，输出另一写入指令，要求控制器104将写入数据编程至另一指定物理地址，并令快闪存储器转换层FTL更新L2P映射表。如此在主机106端进行映射表管理的开放通道架构特别显现本发明技术优势。
图3A、3B为流程图，图解主机106如何进行数据写入的管理。步骤S302，主机106发出上述非同步事件要求(AER)至控制器104，微处理器112将该非同步事件要求(AER)标记在静态随机存取存储器114中，之后，控制器104可利用AER完成信息回报编程失败的事件。
步骤S304，主机106下达一笔写入指令微处理器112，其中，一笔写入指令可包括至少一笔写入数据以及至少一个指定物理地址，每一写入数据对应至一个指定物理地址，其中，指定物理地址较佳指向数据储存装置100中的一储存单元、一页或一超级页。
步骤306，微处理器112以快取区118收集写入指令的写入数据及指定物理地址。
步骤S308，微处理器112回报主机106写入指令已执行成功(收集于快取区118)或确收信息，使得主机106可以继续其他操作。
步骤S310，微处理器112计算快取区118所累积的数据量是否超过预设量，例如：16KB，即一页的数据储存量，如果否则流程回到步骤S304，处理主机106所下达的另一笔写入指令。相反地，若累积的数据量超过预设量，则流程进行图3B步骤。
参阅图3B，步骤S312中，微处理器112将预设量的写入数据编程至快闪存储器102中的指定物理地址。微处理器112自快取区118中取出预设量的写入数据，例如4笔4KB大小的写入数据，并将这些写入数据编程至快闪存储器102中的4个指定物理地址，其中，此4个指定物理地址较佳为相邻或置于同一页中。
步骤S314，微处理器112判断是否产生编程失败的事件，如果有则执行步骤S316，微处理器112将编程失败的事件记录至AER完成信息，并回传AER完成信息至主机106。
步骤S318，主机106要求微处理器112回传错误日志120。主机106接收并解析AER完成信息后可得知发生了编程失败的事件，为了得到更进一步的资讯，主机106要求微处理器112回传错误日志120。当收到回传错误日志120时，微处理器112将产生错误日志120，并将产生编程失败的写入数据所对应的指令辨识码记录至该错误日志120，或将产生编程失败的写入数据所对应的指定物理地址记录至该错误日志120。在另一实施例中，微处理器112可于步骤S316(而非步骤S318)中主动产生错误日志120。
步骤S320，微处理器112将错误日志120传递给主机106。之后，主机106启动错误管理机制，例如，主机106输出另一写入指令至微处理器112并要求将产生编程失败的写入数据编程至另一指定物理地址，并更新L2P映射表。
在步骤S314，若微处理器112判断没有编程失败的事件时则执行步骤S304，处理主机106下达的另一笔写入指令。
另外，指令传送的方式有许多种，第一种为直接传送，例如：主机106传送至微处理器112或由微处理器112传送至主机106，另一种为间接传送，由主机106将指令推迭至提交伫列(Submission Queue)中，再通知微处理器112至提交伫列中取得指令；当指令执行完成后，微处理器112将完成元件(Completion Element)推迭至完成伫列(Completion Queue)中，再通知主机106至完成伫列中取得完成元件，确认指令的执行。使用者可依其需求而采用直接传送或间接传送的指令传送的方式。
举凡根据主机下达的命令，统一收集写入数据、再程式化至非挥发式存储器，使程式化状况得以集中回报主机的技术，都属于本发明所欲保护的范围。基于以上技术内容，本发明更涉及非挥发式存储器操作方法。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何熟悉本技术领域者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当由权利要求书界定为准。

Claims (20)

1.一种数据储存装置，包括：
一非挥发式存储器；以及
一控制器，包括一微处理器以及至少一挥发式存储器，用以操作该非挥发式存储器；
其中：
该微处理器于上述挥发式存储器上规划一快取区；且
根据一主机下达的一非同步事件要求，该微处理器以该快取区收集该主机下达的多笔写入数据，使上述多笔写入数据是集合自该快取区程式化至该非挥发式存储器，且程式化错误是由该微处理器以一非同步事件要求完成信息回报该主机。
2.如权利要求1所述的数据储存装置，其特征在于：
该微处理器每将该主机下达的一笔写入数据交由该快取区收集，即回报该主机一写入数据确收信息，使该主机得以发出下一笔写入数据。
3.如权利要求2所述的数据储存装置，其特征在于：
收集于该快取区的上述多笔写入数据超出一预设量时，该微处理器通知该主机发出一程式化指令；且
该微处理器是根据该程式化指令将该快取区收集的上述多笔写入数据集合自该快取区程式化至该非挥发式存储器。
4.如权利要求3所述的数据储存装置，其特征在于：
将该快取区收集的上述多笔写入数据集合自该快取区程式化至该非挥发式存储器时，该微处理器更于上述挥发式存储器上规画一错误日志，记载程式化错误的细节。
5.如权利要求4所述的数据储存装置，其特征在于：
该微处理器是根据该主机的要求将该错误日志自上述挥发式存储器取出，传递给该主机。
6.如权利要求5所述的数据储存装置，其特征在于：
根据该非同步事件要求完成信息，该主机要求将该错误日志自上述挥发式存储器取出。
7.如权利要求4所述的数据储存装置，其特征在于：
该非挥发式存储器为一快闪存储器；
该主机更指示各笔写入数据的一写入目标，指示该快闪存储器上的页空间；且
该错误日志记载该非挥发式存储器上程式化失败的页。
8.如权利要求7所述的数据储存装置，其特征在于：
该快闪存储器与该主机之间的一映射表由该主机上一快闪存储器转换层管理。
9.如权利要求1所述的数据储存装置，其特征在于：
该快取区为常态给电区。
10.如权利要求1所述的数据储存装置，其特征在于：
该微处理器是将该主机下达的该非同步事件要求标记于上述挥发式存储器。
11.一种非挥发式存储器操作方法，包括：
提供至少一挥发式存储器；
于上述挥发式存储器上规划一快取区；
令一主机发出一非同步事件要求；且
根据该非同步事件要求，以该快取区收集该主机下达的多笔写入数据，使上述多笔写入数据系集合自该快取区程式化至一非挥发式存储器，且程式化错误系以一非同步事件要求完成信息回报该主机。
12.如权利要求11所述的非挥发式存储器操作方法，其特征在于，还包括：
每将该主机下达的一笔写入数据交由该快取区收集，即回报该主机一写入数据确收信息，使该主机得以发出下一笔写入数据。
13.如权利要求12所述的非挥发式存储器操作方法，其特征在于，还包括：
收集于该快取区的上述多笔写入数据超出一预设量时，通知该主机发出一程式化指令；以及
根据该程式化指令将该快取区收集的上述多笔写入数据集合自该快取区程式化至该非挥发式存储器。
14.如权利要求13所述的非挥发式存储器操作方法，其特征在于，还包括：
将该快取区收集的上述多笔写入数据集合自该快取区程式化至该非挥发式存储器时，更于上述挥发式存储器上规画一错误日志，记载程式化错误的细节。
15.如权利要求14所述的非挥发式存储器操作方法，其特征在于，还包括：
根据该主机的要求将该错误日志自上述挥发式存储器取出，传递给该主机。
16.如权利要求15所述的非挥发式存储器操作方法，其特征在于：
根据该非同步事件要求完成信息，该主机要求将该错误日志自上述挥发式存储器取出。
17.如权利要求14所述的非挥发式存储器操作方法，其特征在于：
该非挥发式存储器为一快闪存储器；
该主机更指示各笔写入数据的一写入目标，指示该快闪存储器上的页空间；且
该错误日志记载该非挥发式存储器上程式化失败的页。
18.如权利要求17所述的非挥发式存储器操作方法，其特征在于：
该快闪存储器与该主机之间的一映射表由该主机上一快闪存储器转换层管理。
19.如权利要求11所述的非挥发式存储器操作方法，其特征在于：
该快取区为常态给电区。
20.如权利要求11所述的非挥发式存储器操作方法，其特征在于，还包括：
将该主机下达的该非同步事件要求标记于上述挥发式存储器。
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