CN109716656A - 时钟同步 - Google Patents

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Abstract

公开了一种用于同步分配在无线设备内的时钟信号的装置和方法。在一些实施例中，本地振荡器(LO)时钟信号被缓冲并且分配给无线设备内的两个或更多个收发器。每个收发器可以包括用于对所分配的LO时钟信号进行分频并且生成输出时钟信号的可配置时钟分频器。相位检测器比较来自每个可配置时钟分频器的输出时钟信号，并且根据所确定的相位差生成输出信号。相位检测器输出信号可以使得至少一个可配置时钟分频器修改其相应的输出时钟信号，并且从而在不同的可配置时钟分频器之间同步输出时钟信号。在一些实施例中，来自可配置时钟分频器的时钟信号可以被修改(移位)约90度或180度。

Description

时钟同步
技术领域
示例实施例总体上涉及通信设备，并且具体地涉及控制分配在通信设备内的两个或更多个时钟信号的时钟相位。
背景技术
通信设备通常使用时钟信号来控制同步电路。时钟信号可以通过分频器、缓冲器、中继器和/或其他合适的电路分配在整个通信设备中。例如，通信设备可以包括用于生成根时钟信号的时钟合成器。根时钟信号可以由频率分频器处理以将根时钟信号的频率除以2并且产生占空比为50％的时钟信号。然后，时钟信号可以通过时钟缓冲器和/或时钟中继器分配给通信设备内的电路。
一些通信设备可以包括多个无线发射器以传输多个数据流，并且可以包括多个无线接收器以接收多个数据流，例如，以增加通信带宽。可以在多输入多输出(MIMO)系统中操作的这些通信设备通常通过使用多个并行数据流彼此通信来提供增加的峰值数据速率、增加的频谱效率和增加的服务质量(例如，与传输单个数据流的通信设备相比)。
在MIMO系统中操作的通信设备可以包括多个射频(RF)传输链，每个RF传输链可以传输多个数据流中的相应的一个数据流。为了使得多个传输链能够同时传输多个数据流，提供给多个传输链的时钟信号彼此同步(并且保持同步)是很重要的。因此，需要改善提供给在MIMO系统中操作的通信设备的多个传输链的时钟信号之间的定时同步。
发明内容
提供本“发明内容”是为了以简化的形式介绍以下在“具体实施方式”中进一步描述的一些概念。本“发明内容”不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在限制所要求保护的主题的范围。
公开了可以允许由公共时钟合成器生成并且分配给无线设备中的两个或更多个区域的时钟信号的同步的装置和方法。在一个示例中，装置可以包括用于生成时钟禁止信号的第一电路和用于至少部分地基于时钟选择信号和时钟禁止信号来生成分频时钟信号的第二电路。
在另一示例中，公开了一种用于同步第一时钟信号和第二时钟信号的方法。该方法可以包括生成时钟禁止信号并且至少部分地基于时钟选择信号和时钟禁止信号来生成分频时钟信号。
在另一示例中，公开了一种装置。该装置可以包括用于生成时钟禁止信号的部件和用于至少部分地基于时钟选择信号和时钟禁止信号来生成分频时钟信号的部件。
在另一示例中，公开了一种用于生成正交时钟信号的装置。该装置可以包括用于至少部分地基于时钟选择信号生成同相时钟信号以选择第一门控时钟信号或第二门控时钟信号的第一输出和用于至少部分地基于时钟选择信号生成反相同相时钟信号以选择第一门控时钟信号或第二门控时钟信号的第二输出。
附图说明
通过示例的方式示出示例实施例，并且不旨在受附图的限制。类似的附图标记在整个附图和说明书中引用相同的元素。
图1示出了可以在其中实现示例实施例的示例通信系统。
图2示出了图1的模拟处理器的示例框图。
图3是根据示例实施例的本地振荡器(LO)分配电路的框图。
图4A是图3的LO分配电路的一部分的框图。
图4B是相位检测器的简化图。
图5是描绘与图4A的LO分配电路相关联的示例波形的时序图。
图6是根据示例实施例的时钟分频器的示意图。
图7描绘了图1的无线设备的另一示例实施例的无线设备。
图8示出了描绘根据示例实施例的用于操作无线设备的示例操作的说明性流程图。
具体实施方式
以下仅为了简化，在启用Wi-Fi的设备的上下文中描述示例实施例。应当理解，示例实施例同样适用于使用其他各种无线标准或协议的信号的设备。如本文中使用的，术语“无线局域网(WLAN)”和“Wi-Fi”可以包括由IEEE 802.11标准、HiperLAN(主要在欧洲使用的与IEEE 802.11标准兼容的一组无线标准)和无线通信中使用的其他技术(例如，ZigBee和WiGig)管理的通信。
在以下描述中，阐述了很多具体细节，诸如特定组件、电路和过程的示例，以提供对本公开的透彻理解。本文中使用的术语“耦合”表示直接耦合或通过一个或多个中间组件或电路耦合。而且，在以下描述中并且出于解释的目的，阐述了具体术语以提供对示例实施例的透彻理解。然而，对于本领域技术人员来说很清楚的是，可能不需要这些具体细节来实践示例实施例。在其他情况下，以框图形式示出了公知的电路和设备以避免模糊本公开。通过本文中描述的各种总线提供的任何信号可以与其他信号时间复用并且通过一个或多个公共总线来提供。另外，电路元件或软件块之间的互连可以被示出为总线或单个信号线。总线中的每个可以备选地是单个信号线，并且每个单个信号线可以替代地是总线，并且单个线路或总线可以表示用于组件之间的通信的无数物理或逻辑机制中的任何一个或多个。示例实施例不应当被解释为限于本文中描述的特定示例，而是在其范围内包括由所附权利要求限定的所有实施例。
图1示出了可以在其中实现示例实施例的示例通信系统100。通信系统100可以包括无线设备102和无线设备103。尽管图1中为简单起见而仅示出了两个无线设备102和无线设备103，但是应当理解，通信系统100可以包括任何数目的无线设备。无线设备102和无线设备103可以是任何合适的无线使能设备，包括例如蜂窝电话、膝上型电脑、平板电脑、无线接入点等。无线设备102和无线设备103中的每个也可以被称为用户设备(UE)、订户站、移动单元、订户单元、无线单元，远程单元、移动设备、无线设备、无线通信设备、远程设备、移动订户站、接入终端、移动终端、无线终端、远程终端、手机、用户代理、移动客户端、客户端或某种其他合适的术语。
对于至少一些实施例，无线设备102和无线设备103中的每个可以包括一个或多个处理资源(例如，处理器和/或ASIC)、一个或多个存储器资源、以及电源(例如，电池)。存储器资源可以包括存储用于执行下面关于图8描述的操作的指令的非暂态计算机可读介质(例如，一个或多个非易失性存储器元件，诸如EPROM、EEPROM、闪存、硬盘驱动器等)。
无线设备102可以包括第一收发器120、第二收发器121、第一天线140、第二天线141、本地振荡器(LO)分配电路160和基带处理器110。第一收发器120可以是Wi-Fi收发器、蓝牙收发器、蜂窝收发器和/或其他合适的射频(RF)收发器(为简单起见而未示出的每个不同的收发器)。第一收发器120可以与在不同操作频带内和/或使用不同的通信协议的其他无线设备通信。例如，Wi-Fi收发器可以根据IEEE 802.11规范在2.4GHz频带内和/或在5GHz频带内通信。蜂窝收发器可以根据由第三代合作伙伴项目(3GPP)描述的4G长期演进(LTE)协议(例如，在约700MHz到约3.9GHz之间)和/或根据其他蜂窝协议(例如，全球移动系统(GSM)通信协议)在各种RF频带内通信。在其他实施例中，第一收发器120可以是任何技术上可行的收发器，诸如由ZigBee联盟的规范描述的ZigBee收发器、WiGig收发器和/或由家用电力(HomePlug)联盟的规范描述的家用电力收发器。
LO分配电路160可以生成可以用于调制和/或解调第一收发器120内的数据的第一时钟信号161。第一收发器120可以包括第一模拟处理器130，并且可以耦合到第一天线140。第一收发器120可以经由第一天线140通过无线通信介质发射和接收数据。耦合到第一收发器120的基带处理器110可以生成和/或接收基带数据，包括例如Wi-Fi、蜂窝、ZigBee、WiGig和/或任何技术上可行的基带数据。在一些方面，基带处理器110可以向第一收发器120提供发射数据(Tx数据)以及从第一收发器120接收数据(Rx数据)。第一模拟处理器130可以包括用于分频和/或调节第一时钟信号161的可配置LO分频器(为简单起见而未示出)。
第二收发器121可以类似于第一收发器120。例如，第二收发器121可以包括第二模拟处理器131并且可以允许无线设备102经由第二天线141通过无线通信介质发射和接收数据。基带处理器110可以向第二收发器121提供Tx数据以及从第二收发器121接收Rx数据。第二模拟处理器131还可以包括用于分频和/或调节第二时钟信号162的可配置LO分频器(为简单起见而未示出)。
尽管图1中仅示出了两个收发器120和121，但是无线设备102可以包括任何技术上可行数目的收发器。无线设备103可以类似于无线设备102。例如，无线设备103还可以包括多个收发器、多个天线、基带处理器和LO分配电路(为简单起见而在图1中未示出)。
图2示出了模拟处理器200的示例框图。模拟处理器200可以是图1的第一模拟处理器130和/或第二模拟处理器131的示例实施例。模拟处理器200可以包括可配置时钟分频器210、同相(I)混频器230、正交(Q)混频器231、求和节点240、功率放大器(PA)250和天线260。天线260可以是图1的第一天线140和/或第二天线141的示例实施例。可配置时钟分频器210可以接收同相LO信号(表示为LO(I)信号)226和正交LO信号(表示为LO(Q)信号)227。LO时钟信号226和LO时钟信号227可以是图1的第一时钟信号161或第二时钟信号162，并且可以由图1的LO分配电路160生成。在一些实施例中，LO(I)信号226和LO(Q)信号227可以彼此相位相关。例如，LO(Q)信号227可以是LO(I)信号226的90度相移版本。在一些实施例中，LO(I)信号226和LO(Q)信号227可以具有与载波频率相关联的频率。
可配置时钟分频器210可以对LO(I)信号226和LO(Q)信号227的频率进行分频。例如，可配置时钟分频器210可以通过对LO(I)信号226进行分频来生成CLK(I)信号211，并且可以通过对LO(Q)信号227进行分频来生成CLK(Q)信号212。CLK(I)信号211可以被耦合到I混频器230。I混频器230可以将CLK(I)信号211和从图1的基带处理器110接收的I基带信号220进行“混频”(例如，将两个信号相乘)。以类似的方式，Q混频器231可以将CLK(Q)信号212和从图1的基带处理器110接收的Q基带信号221一起混频。由I混频器230和Q混频器231提供的输出信号可以由求和节点240相加以生成RF信号，该RF信号又可以在经由天线260传输(例如，到一个或多个其他无线设备)之前由PA 250放大。
在一些实施例中，模拟处理器200可以是无线设备中包括的若干模拟处理器之一。例如，图1的第一模拟处理器130和第二模拟处理器131每个可以是模拟处理器200的不同实例。因此，可配置时钟分频器210的第一实例的输出信号可以相对于可配置时钟分频器210的第二实例的输出信号异相。在一些实施例中，可配置时钟分频器210可以包括用于在不同的可配置模拟处理器之间处理和同步时钟信号的时钟调节器电路。下面结合图3和图4更详细地描述时钟调节器。
图3描绘了根据一些实施例的LO分配电路300的框图。LO分配电路300可以是图1的LO分配电路160的示例实施例。在一些实施例中，无线设备内的多个收发器的操作可以基于公共LO合成器。LO合成器可以生成可以被处理和/或分配给多个收发器的根LO时钟信号。处理和分配LO时钟信号可以由LO分配电路300执行。LO分配电路300可以包括LO合成器310、第一缓冲器320、第二缓冲器321、第一可配置时钟分频器330、第二可配置时钟分频器340和相位检测器350。在一些实施例中，第一可配置时钟分频器330可以与第一收发器相关联，诸如例如图1的第一收发器120，并且第二可配置时钟分频器340可以与第二收发器相关联，诸如例如图1的第二收发器121。
LO合成器310可以生成根时钟信号311。根时钟信号311可以是单端信号或差分信号，并且可以包括同相和正交分量两者(为简单起见而未示出)。根时钟信号311可以由第一缓冲器320和第二缓冲器321缓冲。在一些实施例中，第一缓冲器320和第二缓冲器321每个可以与不同的信号延迟时间相关联。不同的信号延迟时间可能是由于信号路由(例如，路径长度)、信号处理(例如，时钟分频器)、第一缓冲器320和第二缓冲器321的设备特性和/或任何其他技术上可行的原因。第一缓冲器320可以向第一可配置时钟分频器330提供第一缓冲根时钟信号322。
第一可配置时钟分频器330可以包括第一时钟调节器360、第一时钟分频器电路370、第二时钟调节器380和第二时钟分频器电路390。第一时钟调节器360可以接收第一缓冲根时钟信号322。第一时钟调节器360可以处理(例如，移位、反相和/或门控)第一缓冲根时钟信号322，并且向第一时钟分频器电路370提供第一处理时钟信号351。第一时钟分频器电路370可以对第一处理时钟信号351的频率进行分频并且生成第一分频时钟信号352。第一分频时钟信号352可以由第二时钟调节器380接收。第二时钟调节器380可以处理(例如，移位、反相和/或门控)第一分频时钟信号352，并且向第二时钟分频电路390提供第二处理时钟信号353。第二时钟分频电路390可以进一步对第二处理时钟信号353的频率进行分频并且生成第一I/Q时钟信号354。
第二可配置时钟分频器340可以类似于第一可配置时钟分频器330。第二可配置时钟分频器340可以包括第三时钟调节器361、第三时钟分频器电路371、第四时钟调节器381和第四时钟分频器电路391。第三时钟调节器361可以接收第二缓冲根时钟信号323。第三时钟调节器361可以处理(例如，移位、反相和/或门控)第二缓冲根时钟信号323并且向第三时钟分频器电路371提供第三处理时钟信号355。第三时钟分频器电路371可以对第三处理时钟信号355的频率进行分频并且生成第二分频时钟信号356。第二分频时钟信号356可以由第四时钟调节器381接收。第四时钟调节器381可以处理(例如，移位、反相和/或门控)第二分频时钟信号356并且向第四时钟分频器电路391提供第四处理时钟信号357。第四时钟分频器电路391可以进一步对第四处理时钟信号357的频率进行分频并且生成第二I/Q时钟信号358。
第一时钟调节器360、第一时钟分频器电路370、第二时钟调节器380和第二时钟分频器电路390可以相对于第二I/Q时钟信号358延迟、移位和/或反相第一I/Q时钟信号354。以类似的方式，第三时钟调节器361、第三时钟分频器电路371、第四时钟调节器381和第四时钟分频器电路391可以相对于第一I/Q时钟信号354延迟、移位和/或反相第二I/Q时钟信号358。换言之，可以调节第一I/Q时钟信号354以匹配第二I/Q时钟信号358的相位，和/或可以调节第二I/Q时钟信号358以匹配第一I/Q时钟信号354的相位。例如，第一时钟调节器360可以从第一缓冲根时钟信号322中移除一个或多个时钟周期以生成第一处理时钟信号351。此外，第二时钟调节器380可以从第一分频时钟信号352中移除一个或多个时钟周期。另外，第二时钟调节器380还可以交换、移位和/或反相提供给第二时钟分频器电路390的时钟信号。以这种方式，可以调节第一I/Q时钟信号354的相位。第三时钟调节器361、第三时钟分频器电路371、第四时钟调节器381和第四时钟分频器电路391可以以类似的方式延迟、移位和/或反相第二I/Q时钟信号358。下面结合图4A和图5更详细地描述第一时钟调节器360、第二时钟调节器380、第三时钟调节器361和第四时钟调节器381的操作。
相位检测器350可以监测第一I/Q时钟信号354和第二I/Q时钟信号358。相位检测器350可以使得第一可配置时钟分频器330和/或第二可配置时钟分频器340移位、延迟和/或反相其相应的I/Q时钟信号。下面结合图4A和4B更详细地描述相位检测器350的操作。
图4A是图3的LO分配电路300的一部分的框图400。框图400包括时钟调节器470、时钟分频器电路480和相位检测器450。时钟调节器470可以是图3的第一时钟调节器360、第二时钟调节器380、第三时钟调节器361和/或第四时钟调节器381的示例实施例。时钟分频器电路480可以是图3的第一时钟分频器电路370、第二时钟分频器电路390、第三时钟分频器电路371和/或第四时钟分频器电路391的示例实施例。相位检测器450可以是图3的相位检测器350的示例实施例。
时钟调节器470可以接收CLK P IN信号401和CLK M IN信号402，并且可以生成CLKP OUT信号405和CLK M OUT信号406。在一些实施例中，CLK P IN信号401CLK M IN信号402可以由单独的时钟分频器(例如，图3的第一时钟分频器电路370和/或第三时钟分频器电路371)提供。CLK P IN信号401和CLK M IN信号402可以关于彼此180度异相(例如，180度相位差)。例如，当CLK P IN信号401处于逻辑高状态时，则CLK M IN信号402可以处于逻辑低状态。以类似的方式，当CLK P IN信号401处于逻辑低状态时，则CLK M IN信号402可以处于逻辑高状态。在其他实施例中，时钟调节器470可以接收具有不同于180度的相位关系的多于两个时钟信号。例如，时钟调节器470可以接收可以彼此分开约90度的相位差的四个时钟信号。
时钟调节器470可以包括时钟处理器471和禁止信号发生器电路472。时钟处理器471包括用于接收CLK P IN信号401和CLK M IN信号402的输入端子，并且包括用于提供输出时钟信号CLK P OUT 405和CLK M OUT 406的输出端子。在操作中，时钟处理器471可以分别将输入时钟信号CLK P IN 401和CLK M IN 402作为输出时钟信号CLK P OUT 405和CLKM OUT信号406进行传递，或者可以分别“门控”(例如，禁止)CLK P IN信号401和/或CLK MIN信号402的至少一个时钟周期以生成CLK P OUT信号405和CLK M OUT信号406。在一些方面，由时钟处理器471执行的时钟门控功能可以基于由禁止信号发生器电路472生成的禁止信号473。禁止信号发生器电路472的操作可以至少部分地由相位检测器450生成的同步(SYNC)信号451控制。因此，在一些实施例中，CLK P OUT信号405可以是CLK P IN信号401(例如，时钟信号直通)或基于禁止信号473的门控CLK P IN信号(例如，门控时钟信号)。以类似的方式，CLK M OUT信号406可以是CLK M IN信号402或基于禁止信号473的门控CLK MIN信号。在其他实施例中，CLK P OUT信号405和CLK M OUT信号406可以分别是门控CLK PIN信号和门控CLK M IN信号(例如，代替在门控时钟信号与非门控时钟信号之间切换)。下面结合图5更详细地描述时钟调节器470的操作。
相位检测器450可以基于两个或更多个参考信号452之间的相位差来生成SYNC信号451。参考信号452可以包括来自无线设备102内包括的两个或更多个收发器的时钟信号。例如，参考信号452可以包括提供给图1的第一收发器120和第二收发器121的时钟信号。在一些实施例中，相位检测器450可以确定提供给分离的收发器的时钟信号何时关于彼此异相。例如，当在参考信号452内的不同时钟信号之间检测到相位差时和/或当检测到的相位差大于特定量时，可以断言SYNC信号451。在一些方面，该量可以是预定的。下面结合图4B更详细地描述相位检测器450的操作。
时钟分频器电路480从时钟调节器470接收CLK P OUT信号405和CLK M OUT信号406，并且响应于此，可以生成多个分频信号。对于一个示例，时钟分频器电路480可以生成具有CLK P OUT信号405的频率的一半的DIV CLK1信号481，并且可以生成具有CLK M OUT信号406的频率的一半的DIV CLK2信号482。对于另一示例，时钟分频器电路480可以基于CLKP OUT信号405和/或CLK M OUT信号406来生成同相时钟信号和正交时钟信号以调制和/或解调通信信号。正交时钟信号可以由同相时钟信号分开(并且在某些情况下滞后)约90度。在一些实施例中，同相时钟信号和正交时钟信号可以是差分信号。因此，DIV CLK1信号481可以是包括CLK I信号和信号的差分同相时钟信号，并且DIV CLK2信号482可以是包括CLK Q信号和信号的差分正交时钟信号。
由时钟分频器电路480生成的多个分频信号可以基于所选择的时钟分频器参考信号来生成。时钟分频器参考信号可以由时钟选择信号453选择。对于一个示例，如果时钟分频器参考信号是CLK P OUT信号405，则DIV CLK1信号481和/或DIV CLK2信号482可以基于CLK P OUT信号405来生成。对于另一示例，如果时钟分频器参考信号是CLK M OUT信号406，则DIV CLK1信号481和/或DIV CLK2信号482可以基于CLK M OUT来生成。可以基于不同的时钟分频器参考信号生成不同的分频信号。对于一个示例，DIV CLK1信号481可以基于CLK POUT信号405来生成，并且DIV CLK2信号482可以基于CLK M OUT信号406来生成。对于另一示例，DIV CLK1信号481可以基于CLK M OUT信号406来生成，并且DIV CLK2信号482可以基于CLK P OUT信号405来生成。
在一些实施例中，时钟分频器参考信号的选择也可以至少部分地由禁止信号473来控制。例如，当禁止信号473被断言(例如，到逻辑高)时，时钟分频器参考信号可以从第一参考信号变为第二参考信号。控制时钟分频器参考信号何时改变还可以控制可以施加到DIV CLK1信号481和/或DIV CLK2信号482的相移量。在一些实施例中，时钟选择信号453可以在禁止信号473被断言时改变，从而使得时钟分频器电路480不需要监测禁止信号473。下面结合图5和6更详细地描述时钟分频器电路480的操作。
图4B是相位检测器460的简化图。相位检测器460可以是图4A的相位检测器450的示例实施例。相位检测器460可以生成用于指示两个参考信号之间的相位差的一个或多个相位差信号。相位检测器460可以包括异或(XOR)门461和滤波器462。XOR门461可以从两个不同的发射器接收两个不同的参考信号。例如，XOR门461可以从第一收发器120接收第一时钟信号463，并且可以从第二收发器121接收第二时钟信号464(收发器120和121为简单起见而在图4B中未示出)。在一些实施例中，第一时钟信号463和第二时钟信号464可以是分频的LO时钟信号。本领域技术人员将认识到，如果提供给XOR门461的第一时钟信号463和第二时钟信号464具有相同的逻辑状态，则XOR门461将XOR门的输出信号467驱动到逻辑低(例如，到逻辑0状态)。然而，如果第一时钟信号463和第二时钟信号464具有不同的逻辑状态，则XOR门461将XOR门输出信号467驱动到逻辑高(例如，到逻辑1状态)。因此，如果第一时钟信号463和第二时钟信号464的相位相同，则XOR门输出信号467将是逻辑0。另一方面，如果第一时钟信号463与第二时钟信号464之间存在相位差，则XOR门输出信号467将是逻辑1。因此，XOR门输出信号467可以是指示第一时钟信号463与第二时钟信号464之间的相位差的相位差信号。
XOR门461耦合到滤波器462。滤波器462可以是可以对XOR门输出信号467进行积分的低通滤波器。第一时钟信号463与第二时钟信号464之间的相位差可以通过测量经积分的XOR门输出信号的电压来确定。在一些实施例中，滤波器462可以基于经积分的XOR门输出信号何时满足和/或超过不同的电压阈值来生成SYNC信号465和/或时钟选择信号466。
图5是描绘与图4A的LO分配电路相关联的示例波形的时序图500。仍然参考图4A，时钟调节器470可以接收如上所述可以关于彼此180度异相的CLK P IN信号401和CLK M IN信号402。禁止信号473可以使得时钟处理器471在时间段T期间门控(禁止)CLK P IN信号401和/或CLK M IN信号402的至少一个时钟周期。CLK P门控信号504可以通过禁止CLK PIN信号401的一个时钟周期来生成，并且CLK M门控信号505可以通过禁止CLK P IN信号402的一个时钟周期来生成。时序图500中示出了在时间段T期间的时钟周期门控。
例如，在时间段T之前，CLK P门控信号504可以类似于CLK P IN信号401，并且CLKM门控信号505可以类似于CLK M IN信号402。在图5的示例中是低有效的信号473可以在时间段T期间被断言。当禁止信号473被断言时，CLK P门控信号504和CLK M门控信号505保持稳定。换言之，CLK P门控信号504和CLK M门控信号505不改变逻辑状态，而是保持在恒定信号电平——从而允许禁止时钟周期。在禁止信号473被解除断言之后，CLK P门控信号504和CLK M门控信号505可以再次分别类似于CLK P IN信号401和CLK M IN信号402。尽管禁止信号473在图5的示例中被描绘为低有效信号，但是在其他实施例中，禁止信号473可以是高有效信号(为简单起见而未示出)。
如上所述，CLK P OUT信号405可以是CLK P IN信号401(例如，在时钟处理器471的直通模式期间)，或者可以是CLK P门控信号504(例如，在时钟处理器471的禁止模式期间)。以类似的方式，CLK M OUT信号406可以是CLK M IN信号401(例如，在时钟处理器471的直通模式期间)，或者可以是CLK M门控信号505(例如，在时钟处理器471的禁止模式期间)。
如上面参考图4A所述，时钟分频器电路480可以基于所选择的时钟分频器参考信号生成分频信号。例如，时钟分频器参考信号可以是CLK P OUT信号405或CLK M OUT信号406。因此，DIV CLK1信号481和/或DIV CLK2信号482可以基于CLK P OUT信号405或CLK MOUT信号406。注意，CLK P OUT信号405可以是CLK P IN信号401或CLK P门控信号504，并且CLK M OUT信号406可以是CLK M IN信号402或CLK M门控信号505。因此，所生成的DIV CLK1信号481和DIV CLK2信号482可以根据所选择的时钟分频器参考信号进行“移位”。
当CLK P IN信号401是时钟分频器参考信号时，可以生成DIV2_P信号506，如图5所示。DIV2_P信号506可以是分频(例如，一半频率)信号，该信号可以基于CLK P IN信号401的上升沿来改变逻辑状态。相反，如图5所示，当CLK P门控信号504是时钟分频器参考信号时，可以生成DIV2_P门控信号507。DIV2_P门控信号507可以基于CLK P门控信号504的上升沿改变逻辑状态。注意，DIV2_P门控信号507在时间段T期间不改变逻辑状态。结果，在时间段T之后，DIV2_P门控信号507可以与DIV2_P信号506具有180度相位关系。因此，当时钟分频器参考信号是CLK P门控信号504时，DIV2_P门控信号507可以关于DIV2_P信号506相移180度。在一些实施例中，可以基于CLK M IN信号402和CLK M门控信号505类似地生成DIV2_M信号508和DIV2_M门控信号509。因此，DIV CLK1信号481和DIV CLK2信号482可以基于DIV2P信号506、DIV2P门控信号507、DIV2_M信号508和/或DIV2_M门控信号509。
如上所述，当时钟分频器参考信号是CLK P门控信号504时，DIV2_P门控信号507可以相对于DIV2_P信号506相移180度。在一些情况下，可能期望参考时钟信号之间的90度相位差，而不是180度相位差。在一些实施例中，为了提供90度相移，时钟分频器电路480可以在禁止信号473被断言的时间段T期间改变时钟分频器参考信号。例如，可以在时间段T之前基于CLK P门控信号504生成DIV2_P交换信号510，并且可以在时间段T之后基于CLK M门控信号505生成DIV2_P交换信号510。换言之，当禁止信号473被断言时，时钟分频器参考信号可以从DIV2P门控信号507变为DIV2M门控信号509。注意，DIV2_P交换信号510使DIV2_P信号506滞后90度。在一些实施例中，尽管为简单起见而未示出，但是时钟分频器参考信号可以由时钟选择信号453选择。在一些实施例中，可以以类似的方式生成DIV2_M交换信号511。因此，DIV CLK1信号481和DIV CLK2信号482每个可以是DIV2_P信号506、DIV2_P门控信号507、DIV2_P交换信号510、DIV2_M信号508、DIV2_M门控信号509或DIV2_M交换信号511之一。在一些实施例中，DIV CLK1 481和DIV CLK2 482信号可以同时生成，如下面结合图6所述。
图6是根据一些实施例的时钟分频器600的示意图。时钟分频器600可以是图4的时钟分频器电路480的示例实施例。时钟分频器600可以包括可预设反相器601-608和开关610-625。时钟分频器600可以生成可以由无线设备中的收发器使用的分频和同步时钟信号。例如，时钟分频器600可以生成DIV2_P信号630、信号631、DIV2_M信号632和信号633以调制和/或解调收发器内的通信信号。时钟分频器600可以生成差分时钟信号。因此，DIV2_P信号630可以是相对于信号631的反相时钟信号，并且DIV2_M信号632可以是相对于信号633的反相时钟信号。在另一示例中，时钟分频器600可以生成和信号(为简单起见而未示出)。时钟分频器600可以接收CLK P门控信号640、CLK M门控信号641、时钟选择(clk_sel)信号650和信号651。CLK P门控信号640和CLK M门控信号641可以分别类似于图5的CLK P门控信号504和CLK M门控信号505。clk_sel信号650可以类似于图4的时钟选择信号453，并且信号651可以是clk_sel信号650的逻辑反相。
可预设反相器601-608中的一个或多个可预设反相器可以基于CLK P门控信号640、CLK M门控信号641、clk_sel信号650和信号651的状态而预设为初始状态。初始状态可以确定DIV2_P信号630、信号631、DIV2_M信号632和信号633之间的初始(例如，正交)关系。此外，可预设反相器601-608中的一个或多个可预设反相器可以被配置为作为环形振荡器一起操作。开关610-625可以由一个或多个信号控制。例如，当clk_sel信号650被断言时，开关611、617、620和622可以闭合。当信号651被断言时，开关613、615、618和624可以闭合。当CLK P门控信号640被断言时，开关610、614、619和623可以闭合，并且当CLK M门控信号641被断言时，开关612、616、621和625可以闭合。
如上面参考图4A、图4B和图5所述，clk_sel信号650(以及因此信号651)可以用于生成分频器时钟参考信号。对于图6的示例，如果clk_sel信号650被断言，则开关611、617、620和622闭合。因此，CLK P门控信号640可以经由开关610-611确定信号633，并且可以经由开关622-623确定DIV2_M信号632。CLK M门控信号641可以经由开关616-617确定DIV2_P信号630，并且可以经由开关620-621确定信号631。
另一方面，如果信号651被断言，则开关613、615、618和624闭合。因此，CLK M门控信号641可以经由开关612-613确定信号633，并且可以经由开关624-625确定DIV2_M信号633。CLK P门控信号640可以经由开关614-615确定DIV2P信号630，并且可以经由开关618-619确定信号631。
图7描绘了作为图1的无线设备102的另一示例实施例的无线设备700。无线设备700可以包括LO分配电路710、第一收发器720、第二收发器721、处理器730、存储器740和相位检测器750。相位检测器750可以是图3的相位检测器350和/或图4的相位检测器450的示例实施例。第一收发器720可以包括第一时钟分频器电路780，并且第二收发器721可以包括第二时钟分频器电路781。第一时钟分频器电路780和第二时钟分频器电路781可以是图3的第一可配置时钟分频器330和/或第二可配置时钟分频器340的示例实施例。
LO分配电路710可以被耦合到第一收发器720、第二收发器721和处理器730。LO分配电路710可以如处理器730的指示生成LO信号。此外，LO分配电路710可以对LO信号进行分频并且将分频LO信号分配给第一收发器720和第二收发器721。LO分配电路710可以包括用于合成、分频、缓冲和/或分配分频LO信号的电路(为简单起见而未示出)。
第一收发器720可以至少部分地基于由LO分配电路710提供的分频LO信号来发射和/或接收通信信号。第一收发器720可以包括第一时钟分频器电路780。第一时钟分频器电路780可以进一步基于由相位检测器750提供的同步信号(例如，SYNC和/或时钟选择信号)来对分频的LO信号进行分频。第二收发器721可以类似于第一收发器720。例如，第二收发器721还可以基于由LO分配电路710提供的分频LO信号来发射和/或接收通信信号。第二收发器可以包括第二时钟分频器电路781，以用于进一步对来自LO分配电路710的分频LO信号进行分频。
相位检测器750可以被耦合到第一收发器720、第二收发器721和处理器730。相位检测器750可以接收时钟信号，诸如例如来自第一收发器720和第二收发器721的分频LO时钟信号。相位检测器750可以确定来自第一收发器720的分频LO时钟信号和来自第二收发器721的分频LO时钟信号是同相还是异相的。例如，相位检测器750可以确定来自第一收发器720的分频LO时钟信号相对于来自第二收发器721的分频LO时钟信号是异相的。在一些实施例中，相位检测器750还可以确定来自第一收发器720的分频LO时钟信号与来自第二收发器721的分频LO时钟信号之间的相位差的量。例如，相位检测器750可以确定来自第二收发器721的分频LO时钟信号相对于来自第一收发器720的分频LO时钟信号90度异相。
存储器740可以包括可以存储以下软件模块的非暂态计算机可读存储介质(例如，一个或多个非易失性存储器元件，诸如EPROM、EEPROM、闪存、硬盘驱动器等)：
·收发器控制软件(SW)模块742，用于控制通过第一收发器720和第二收发器721的信号发射和接收；
·LO控制SW模块744，用于控制LO时钟生成和分配；以及
·时钟同步SW模块746，用于同步第一收发器720和第二收发器721内的时钟信号。
每个软件模块包括在由处理器730执行时可以使得无线设备700执行(多个)相应功能的程序指令。因此，存储器740的非暂态计算机可读存储介质可以包括用于执行以下关于图8描述的操作的全部或一部分的指令。
耦合到第一收发器720、第二收发器721、LO分配电路710和相位检测器750的处理器730可以是能够执行存储在无线设备700中(例如，在存储器740内)的一个或多个软件程序的脚本或指令的任何合适的一个或多个处理器。
处理器730可以执行收发器控制SW模块742以使得第一收发器720和/或第二收发器721每个发射和/或接收RF信号。在一些实施例中，执行收发器控制SW模块742可以使得第一收发器720和/或第二收发器721以在特定信道和/或频率发射和/或接收通信信号。
处理器730可以执行LO控制SW模块744以控制由LO分配电路710生成的一个或多个时钟信号的频率。例如，执行LO控制SW模块744可以使得生成一个或多个LO时钟信号以在特定信道和/或频率发射和/或接收RF信号。另外，执行LO控制SW模块744可以使得一个或多个时钟信号被分频和/或分配给第一收发器720和第二收发器721。
处理器730可以执行时钟同步SW模块746以在第一收发器720与第二收发器721之间同步时钟信号。在一些实施例中，相位检测器750可以确定第一收发器720和第二收发器721内的时钟信号之间的相位差，和/或可以为LO分配电路710、第一收发器720和/或第二收发器721生成同步信号以同步两个或更多个时钟信号。在其他实施例中，处理器730可以执行时钟同步SW模块746以生成同步信号。处理器730还可以执行时钟同步SW模块746以使得经由第一时钟分频器电路780和/或第二时钟分频器电路781延迟、移位和/或反相时钟信号以同步两个或更多个时钟信号。
图8示出了根据一些实施例的描绘用于操作无线设备的示例操作800的说明性流程图。一些实施例可以利用更多的操作、更少的操作、不同顺序的操作、并行操作和/或不同的一些操作来执行本文中描述的操作。仍然参考图3，确定第一时钟信号与第二时钟信号之间的相位差(802)。在一些实施例中，第一分频LO时钟信号和第二分频LO时钟信号之间的相位差可以由相位检测器350确定。相位检测器350还确定第一时钟信号与第二时钟信号之间的相位差量。
接下来，可以同步第一时钟信号和第二时钟信号(804)。例如，可以基于第一时钟信号与第二时钟信号之间的所确定的相位差来生成SYNC信号和/或时钟选择信号。可以将SYNC和/或时钟选择信号提供给时钟分频器，诸如第一可配置时钟分频器330或第二可配置时钟分频器340。响应于SYNC和/或时钟选择信号，第一时钟信号可以相对于第二时钟信号延迟、移位和/或反相。以类似的方式，第二时钟信号可以关于第一时钟信号延迟、移位和/或反相。
接下来，重新检查第一时钟信号与第二时钟信号之间的相位差(806)。在一些实施例中，可以周期性地和/或在每次RF传输之前检查第一时钟信号与第二时钟信号之间的相位差。如果要重新检查第一时钟信号与第二时钟信号之间的相位差，则操作进行到802。如果不需要重新检查第一时钟信号和第二时钟信号，则操作结束。
在前述说明书中，已经参考其具体示例性实施例描述了示例实施例。然而，很清楚的是，在不脱离如所附权利要求中阐述的本公开的更宽范围的情况下，可以对其进行各种修改和改变。因此，说明书和附图应当被视为具有说明性意义而非限制性意义。

Claims (25)

1.一种装置，包括：
第一电路，被配置为生成时钟禁止信号；以及
第二电路，被配置为至少部分地基于时钟选择信号和所述时钟禁止信号来生成分频时钟信号。
2.根据权利要求1所述的装置，其中所述第二电路被配置为基于使用所述时钟选择信号从第一时钟信号或第二时钟信号中的至少一个时钟信号中选择时钟分频器参考信号，来生成所述分频时钟信号。
3.根据权利要求2所述的装置，其中所述第二电路被配置为当所述时钟禁止信号被断言时改变所述时钟分频器参考信号选择，并且当所述时钟禁止信号未被断言时保持所述时钟分频器参考信号选择。
4.根据权利要求2所述的装置，还包括：
相位检测器，被配置为确定第一参考信号与第二参考信号之间的相位差。
5.根据权利要求4所述的装置，其中所述第二电路被配置为至少部分基于所述相位差来改变所述时钟分频器参考信号选择。
6.根据权利要求4所述的装置，其中所述分频时钟信号具有相对于所述第一参考信号约90度相位差或约180度相位差中的至少一个相位差。
7.根据权利要求6所述的装置，其中所述第二参考信号至少部分基于所述分频时钟信号。
8.根据权利要求4所述的装置，其中所述第一参考信号和所述第二参考信号至少部分基于本地振荡器时钟信号。
9.根据权利要求2所述的装置，其中所述第一时钟信号和所述第二时钟信号是有至少一个时钟周期被禁止的门控时钟信号。
10.一种用于同步第一时钟信号和第二时钟信号的方法，所述方法包括：
生成时钟禁止信号；以及
至少部分基于时钟选择信号和所述时钟禁止信号来生成分频时钟信号。
11.根据权利要求10所述的方法，还包括：
经由所述时钟选择信号从第一时钟信号或第二时钟信号中的至少一个时钟信号中选择时钟分频器参考信号。
12.根据权利要求11所述的方法，还包括：
当所述时钟禁止信号被断言时，改变所述时钟分频器参考信号选择；以及
当所述时钟禁止信号未被断言时，保持所述时钟分频器参考信号选择。
13.根据权利要求11所述的方法，还包括：
确定第一参考信号与第二参考信号之间的相位差。
14.根据权利要求13所述的方法，还包括：
至少部分基于所述相位差来改变所述时钟分频器参考信号选择。
15.根据权利要求13所述的方法，其中所述分频时钟信号具有相对于所述第一参考信号约90度相位差或约180度相位差中的至少一个相位差。
16.根据权利要求15所述的方法，其中所述第二参考信号至少部分基于所述分频时钟信号。
17.根据权利要求13所述的方法，其中所述第一参考信号和所述第二参考信号至少部分基于本地振荡器时钟信号。
18.根据权利要求11所述的方法，其中所述第一时钟信号和所述第二时钟信号是有至少一个时钟周期被禁止的门控时钟信号。
19.一种装置，包括：
用于生成时钟禁止信号的部件；以及
用于至少部分地基于时钟选择信号和所述时钟禁止信号来生成分频时钟信号的部件。
20.根据权利要求19所述的装置，其中所述时钟选择信号被用于从第一时钟信号或第二时钟信号中的至少一个时钟信号中选择时钟分频器参考信号，以生成所述分频时钟信号。
21.根据权利要求20所述的装置，其中用于生成所述分频时钟信号的所述部件包括用于进行以下操作的部件：
当所述时钟禁止信号被断言时，改变所述时钟分频器参考信号选择；以及
当所述时钟禁止信号未被断言时，保持所述时钟分频器参考信号选择。
22.根据权利要求20所述的装置，还包括：
用于确定第一参考信号与第二参考信号之间的相位差的部件。
23.根据权利要求22所述的装置，其中用于生成所述分频时钟信号的所述部件包括：用于至少部分地基于所述相位差来改变所述时钟分频器参考信号选择的部件。
24.根据权利要求22所述的装置，其中所述分频时钟信号具有相对于所述第一参考信号约90度相位差或约180度相位差中的至少一个相位差。
25.根据权利要求24所述的装置，其中所述第二参考信号至少部分地基于所述分频时钟信号。
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