CN109712941B - 衬底结构、包含衬底结构的半导体封装结构，以及制造半导体封装结构的半导体工艺 - Google Patents

衬底结构、包含衬底结构的半导体封装结构，以及制造半导体封装结构的半导体工艺 Download PDF

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Abstract

一种衬底结构包含介电层、第一电路层、第二电路层和至少一个导电柱。所述介电层具有第一表面和与所述第一表面相对的第二表面。所述第一电路层安置于邻近所述介电层的所述第一表面。所述第二电路层安置于邻近所述介电层的第二表面，且电连接到所述第一电路层。所述第二电路层包含多个垫，以及至少一个迹线安置于所述多个垫中的两个邻近垫之间。所述至少一个导电柱朝所述第二电路层渐缩，且安置于所述垫中的一者上。所述介电层的所述第二表面的一部分从第二表面层暴露。

Description

衬底结构、包含衬底结构的半导体封装结构，以及制造半导体 封装结构的半导体工艺
技术领域
本发明涉及衬底结构、半导体封装结构和制造方法，且涉及包含至少一个渐缩(tapered)导电柱(conductive pillar)的衬底结构、包含所述衬底结构的半导体封装结构，以及用于制造所述衬底结构的方法。
背景技术
在电子装置中，可通过改变其材料，或通过改变其结构设计，来实现功能性改进和大小减小。当改变电子装置的材料时，生产设备的设置或参数以及制造方法可能必须相应地修改，与调整其结构设计相比可能较复杂且昂贵。实现改进功能性和减小电子装置的大小的高效方式是减小结构设计的线宽/线距(line width/line space,L/S)且增加电路层的数目或密度。然而，此类电子装置的输入/输出(input/output,I/O)计数和总厚度是需要关注的问题。
发明内容
在一些实施例中，根据一方面，衬底结构包含介电层(dielectric layer)、第一电路层、第二电路层和至少一个导电柱。所述介电层包含第一表面和与第一表面相对的第二表面。所述第一电路层安置于邻近所述介电层的第一表面。所述第二电路层安置于邻近所述介电层的第二表面，且电连接到所述第一电路层。所述第二电路层包含多个垫(pad)，以及至少一个迹线(trace)安置于所述多个垫中的两个邻近垫之间。所述导电柱向下渐缩，且安置于所述多个垫中的一者上。所述介电层的第二表面的一部分从所述第二电路层暴露。
在一些实施例中，根据另一方面，一种半导体封装包含衬底结构、半导体裸片(semiconductor die)和封装体(encapsulant)。所述衬底结构包含介电层、第一电路层、第二电路层和至少一个导电柱。所述介电层包含第一表面和与第一表面相对的第二表面。所述第一电路层邻近于所述介电层的第一表面安置。所述第二电路层安置于所述介电层的第二表面上，且电连接到所述第一电路层。所述第二电路层包含多个垫，以及安置于所述多个垫中的两个邻近垫之间的至少一个迹线。所述导电柱向下渐缩，且安置于所述多个垫中的一者上。所述半导体裸片电连接到所述衬底结构的至少一个导电柱。所述封装体安置于所述衬底结构与所述半导体裸片之间，且直接接触所述第二电路层的一部分。
在一些实施例中，根据另一方面，一种半导体工艺包含(a)形成第一电路层；(b)形成第二电路层，其电连接到所述第一电路层，其中所述第二电路层包含多个垫以及安置于所述多个垫的两个邻近垫之间的至少一个迹线；(c)在所述第二电路层上形成第一光阻层(photoresist layer)，所述第一光阻层界定一或多个凹部；(d)形成至少一个导电柱，其在所述第一光阻层的所述凹部中的至少一者中向下渐缩，且电连接到所述多个垫的所述垫中的至少一者；以及(e)去除所述第一光阻层，以形成衬底结构。
附图说明
当结合附图阅读时，从以下具体实施方式最好地理解本发明的一些实施例的方面。应注意，各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见而任意增大或减小。
图1说明根据本发明的一些实施例的衬底结构的实例的截面视图。
图2说明根据本发明的一些实施例的衬底结构的实例的截面视图。
图3说明图2中所示的区域“A”的放大视图。
图4说明根据本发明的一些实施例的半导体封装结构的实例的截面图。
图5说明根据本发明的一些实施例的半导体封装结构实例的截面图。
图6说明根据本发明的一些实施例的半导体封装结构实例的截面图。
图7说明根据本发明的一些实施例的半导体工艺的实例的一或多个阶段。
图8说明根据本发明的一些实施例的半导体工艺的实例的一或多个阶段。
图9说明根据本发明的一些实施例的半导体工艺的实例的一或多个阶段。
图10说明根据本发明的一些实施例的半导体工艺的实例的一或多个阶段。
图11说明根据本发明的一些实施例的半导体工艺的实例的一或多个阶段。
图12说明根据本发明的一些实施例的半导体工艺的实例的一或多个阶段。
图13说明根据本发明的一些实施例的半导体工艺的实例的一或多个阶段。
图14说明根据本发明的一些实施例的半导体工艺的实例的一或多个阶段。
图15说明根据本发明的一些实施例的半导体工艺的实例的一或多个阶段。
图16说明根据本发明的一些实施例的半导体工艺的实例的一或多个阶段。
图17说明根据本发明的一些实施例的半导体工艺的实例的一或多个阶段。
图18说明根据本发明的一些实施例的半导体工艺的实例的一或多个阶段。
图19说明根据本发明的一些实施例的半导体工艺的实例的一或多个阶段。
图20说明根据本发明的一些实施例的半导体工艺的实例的一或多个阶段。
图21说明根据本发明的一些实施例的半导体工艺的实例的一或多个阶段。
图22说明根据本发明的一些实施例的半导体工艺的实例的一或多个阶段。
图23说明载体、衬底结构和多个半导体裸片的组合的实例的示意性立体图。
图24说明载体、衬底结构和多个半导体裸片的组合的另一实例的示意性立体图。
图25说明根据本发明的一些实施例的半导体工艺的实例的一或多个阶段。
图26说明根据本发明的一些实施例的半导体工艺的实例的一或多个阶段。
图27说明根据本发明的一些实施例的半导体工艺的实例的一或多个阶段。
具体实施方式
贯穿图式和详细描述使用共同参考数字来指示相同或类似组件。本发明的实施例将容易从结合附图进行的以下详细描述理解。
以下揭示内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例来阐释本发明的某些方面。当然，这些组件和布置仅为实例且无意进行限制。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成或安置的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成或安置，使得第一特征和第二特征可不直接接触的实施例。此外，本发明可在各种实例中重复参考数字和/或字母。此重复是出于简单和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。
本发明的至少一些实施例揭示一种衬底结构，其包含至少一个渐缩的导电柱。本发明的至少一些实施例进一步揭示一种包含所述衬底结构的半导体封装结构，以及用于制造所述衬底结构和/或所述半导体封装结构的技术。
在衬底结构中，用于外部连接的迹线和凸块垫可安置在同一层级。由于所述凸块垫须具备足够的面积以供外部连接，因此此衬底结构的线宽/线距(L/S)可能对应地受限。此外，当通过使用焊料结构(solder structure)连接半导体裸片到所述衬底结构的凸块垫(bump pad)时，容易发生焊料的溢流，可能导致凸块垫与邻近迹线之间的桥接(bridge)。
在一或多个实施方案中，凸块垫和所述迹线分别安置在不同的层，以避免其间的此类桥接。然而，此类设计由于额外的层而可能增加所述衬底结构的制造成本和总厚度。
其它实施方案提供导电柱从所述电路层伸出以连接到半导体裸片，使得焊料结构和迹线不安置在同一层级。因此，可避免焊料溢流所导致的桥接。然而，所述导电柱可为具有一致半径的柱状。对于此类导电柱，当导电柱的上表面的面积足以保持焊料时，导电柱的下表面可能占用所述电路层的较大面积，从而导致窄线宽/线距(L/S)的规格，实施起来可能较困难。
为了解决至少上述问题，本发明的一或多个实施例提供一种衬底结构，其包含至少一个渐缩的导电柱。所述渐缩导电柱提供较大的上表面，其至少足以与半导体裸片连接，以及较小的下表面，以减少导电柱安置于其上的电路层被占用的面积。
图1说明根据本发明的一些实施例的衬底结构1的实例的截面视图。衬底结构1包含介电层2、第一电路层3、第二电路层4、多个内通孔(inner vias)12、至少一个导电柱5和保护层16。
介电层2具有第一表面21以及与第一表面21相对的第二表面22。介电层2可包含绝缘材料或介电材料，例如聚丙烯(polypropylene,PP)。应注意，介电层2可包含固化光可成像电介质(photoimageable dielectric,PID)材料或由其形成，所述PID材料例如为包含光引发剂的环氧树脂(epoxy)或聚酰亚胺(polyimide,PI)。介电层2界定多个穿孔20延伸在第一表面21与第二表面22之间。在一些实施例中，介电层2的厚度可在约3微米(μm)到约10μm的范围内。
第一电路层3安置于邻近介电层2的第一表面21。举例来说，第一电路层3嵌入于介电层2中，且从介电层2的第一表面21暴露。在一些实施例中，第一电路层3是图案化导电电路层(patterned circuit layer)。第一电路层3的材料可包含导电金属，例如铜，或另一金属或金属的组合。在一些实施例中，第一电路层3可通过蚀刻金属层来形成。在一些实施例中，第一电路层3的线宽/线距(L/S)可大于约7μm/约7μm(例如可大于约8μm/约8μm，可大于约9μm/约9μm，或可大于约10μm/约10μm)，且第一电路层3的厚度可在约2μm到约5μm的范围内。如图1中所示，第一电路层3可具有大体上一致的厚度，且第一电路层3的底表面可与介电层2的第一表面21大体上共面。第一电路层3的顶表面的一或多个部分通过介电层2的穿孔20暴露。
第二电路层4安置于邻近介电层2的第二表面22，且电连接到第一电路层3。举例来说，第二电路层4安置于介电层2的第二表面22上，而介电层2的第二表面22的一部分为自由表面(free surface)，其不被衬底结构1的任何其它部分或组件覆盖(或在一些实施方案中，不被任何元件或材料覆盖)，或从第二电路层4暴露。在一些实施例中，第二电路层4包含再分布层(redistribution layer,RDL)。第二电路层4具有上表面41，且包含多个垫44和至少一个迹线46。迹线46连接(电连接和/或物理连接)到垫44中的至少一者，且安置于两个邻近垫44之间。第二电路层4的材料可包含导电金属，例如铜，或另一金属或金属的组合，且可通过电镀来形成或安置。内通孔12中的每一者安置于介电层2的穿孔20中的相应一者中，且延伸在第一电路层3与第二电路层4之间。因此，第二电路层4通过内通孔12电连接到第一电路层3。内通孔12可与第二电路层4同时形成。在一些实施例中，第二电路层4的线宽/线距(L/S)小于第一电路层3的线宽/线距(L/S)。第二电路层4的线宽/线距(L/S)可小于约7μm/约7μm，例如小于约5μm/约5μm，小于约3μm/约3μm，或小于约2μm/约2μm。在一些实施例中，第二电路层4的厚度可在约4μm到约6μm的范围内。因此，第一电路层3的厚度小于第二电路层4的厚度，其可平衡半导体裸片62(例如如图4所示)到第二电路层4的连接所导致的衬底结构1的翘曲。第二电路层4的上表面41的粗糙度(Ra)可小于约50纳米(nm)，例如小于约40nm或小于约30nm。在一些实施例中，晶种层14可安置于第二电路层4与介电层2之间，以及内通孔12与介电层2之间。晶种层14由第二电路层4和内通孔12覆盖(例如完全覆盖)。晶种层14可包含(例如)钛和/或铜、另一金属，或其合金，且可通过溅镀形成或安置。
导电柱5从导电柱5的上部到导电柱5的下部朝第二表面22向下渐缩(例如导电柱5的宽度减小，例如，整体减小(monotonically decreases))，且安置于第二电路层4的垫44中的一者上。在一些实施例中，导电柱5直接安置于第二电路层4的垫44中的所述一者上。导电柱5具有上表面51、下表面52和侧壁53。下表面52与上表面51相对，且侧壁53延伸在下表面52与上表面51之间。在一些实施例中，导电柱5的下表面52连接到且物理接触第二电路层4的相应垫44。在一些实施例中，导电柱5可成形为圆形截头锥(circular truncatedcone)。上表面51和下表面52可大体上为圆形。
导电柱5的材料可包含导电金属，例如铜，或另一金属或金属的组合，且可通过电镀来形成或安置。导电柱5的材料可与第二电路层4的材料相同。在一些实施例中，导电柱5与第二电路层4的上表面41之间不存在晶种层，导电柱5可直接从第二电路层4的上表面41生长，且因此第二电路层4和导电柱5的晶格可连续(例如第二电路层4和导电柱5中的至少一者可共享实心或结晶晶格(solid or crystalline lattice))。在一些实施例中，导电柱5和第二电路层4可为连续结构(continuous structure)，其间无边界(例如可构成单体结构(monolithic structure))。在一或多个实施例中，导电柱5直接位于第二电路层4的一部分上，且导电柱5的晶格与第二电路层4的晶格相同。在一些实施例中，导电柱5包含电镀铜，其通过电镀直接形成于第二电路层4的上表面41上。因此，通过例如使用聚焦离子束(focused ion beam,FIB)，可看出导电柱5与第二电路层4之间的界面不可见或不存在，且导电柱5和第二电路层4具有相同晶格。
导电柱5从上表面51到下表面52渐缩。上表面51的宽度W1大于下表面52的宽度W2，例如大至少约1.05倍、大至少约1.1倍、大至少约1.2倍，或大至少约1.3倍。因此，从如图1中所示的截面视图来看，导电柱5的形状大体上为梯形(例如具有凹上表面(concave uppersurface)的梯形)，且导电柱5的宽度从上表面51朝下表面52减小。另外，导电柱5的侧壁53与第二电路层4的上表面41界定角度θ。角度θ等于或大于约60度，但小于约90度。举例来说，角度θ等于或大于约65度，但小于约87度；等于或大于约70度，但小于约85度；或等于或大于约75度，但小于约82度。在一些实施例中，导电柱5的上部部分(例如上表面51)的边缘(edge)(例如顶边缘)直接位于第二电路层4的迹线46上方。在一些实施例中，导电柱5是单体结构，且其侧壁53是连续表面。在一些实施例中，导电柱5的最大高度可在约50μm到约100μm的范围内。
在一些实施例中，导电柱5的上表面51凹向朝第二电路层4。也就是说，导电柱5的上部部分大体上为碗状。当衬底结构1连接到半导体裸片62(如图4所示)，导电柱5可保持或接纳半导体裸片62的焊料结构626在凹的上表面51中，以防止导电柱5与迹线46之间的桥接。
保护层16安置在介电层2的第一表面21和第一电路层3上。保护层16可包含固化PID材料(例如包括光引发剂的环氧树脂或PI)或阻焊层(solder resist layer)，或由所述材料或阻焊层形成。保护层16界定贯穿保护层16的开口160。第一电路层3的一部分暴露在开口160中，以用于外部连接。在一些实施例中，保护层16的厚度可在约25μm到约90μm范围内。
在衬底结构1中，由于导电柱5向下渐缩，因此当连接到半导体裸片62(如图4所示)时，上表面51大到足以将焊料结构626保持在其上，从而避免焊料结构626的焊料的溢流所导致的潜在短路(potential short circuit)。导电柱的下表面52小于上表面51，且因此安置下表面52在其上的垫44的大小可对应地减小。因此，与不具有渐缩导电柱5的实施方案相比，垫44占用介电层2的第二表面22的面积相对较小，而介电层2的第二表面22的剩余面积可增加。第二电路层4的线宽/线距(L/S)可较其他情况下大，因此可使用价格较低廉的或较快的光刻技术或工艺。
图2说明根据本发明的一些实施例的衬底结构1a的实例的截面视图。图3说明图2中所示的区域“A”的放大视图。衬底结构1a类似于图1中所示的衬底结构1，不同之处在于衬底结构1a的第一电路层3a的结构不同于图1中的衬底结构1的第一电路层3。
第一电路层3a包含第一部分31，以及第二部分32环绕第一部分31。第一部分31具有表面311，且第二部分32具有表面321。在一些实施例中，第二部分32的表面321与介电层2的第一表面21大体上共面。第一部分31的表面311从介电层2的第一表面21和第二部分32的表面321凹入。也就是说，第一电路层3a界定凹入部分34，其对应于第一部分31。
保护层16覆盖第一电路层3a的第二部分32。保护层16的开口160对应于第一电路层3a的第一部分31。因此，由保护层16界定的开口160暴露(例如完全暴露)第一电路层3a的第一部分31，且第一电路层3a的凹入部分34大体上与保护层16的开口160共同延伸(co-extensive)。在一些实施例中，如图3所示，保护层16的开口160的宽度W3大体上等于第一电路层3a的凹入部分34的宽度W4。在一或多个实施例中，其中焊料球安置于保护层16的开口160中，且附接到第一电路层3a，第一电路层3a的凹入部分34提供焊料球与第一电路层3a之间的较大的接触区域。
图4说明根据本发明的一些实施例的半导体封装结构6的实例的截面图。半导体封装结构6包含衬底结构1、半导体裸片62、封装体64和焊料球18。
图4中所示的衬底结构1类似于图1中所示的衬底结构1。半导体裸片62安置于衬底结构1上，且电连接到衬底结构1的导电柱5。在一些实施例中，半导体裸片62的厚度可为约500μm(例如可在约400μm到约600μm的范围内)。半导体裸片62包含主动表面(activesurface)621、侧表面623、至少一个凸块(bump)624和至少一个焊料结构626。半导体裸片62的主动表面621面向衬底结构1。半导体裸片62的凸块624安置于主动表面621上，且通过焊料结构626连接到衬底结构1的导电柱5。换句话说，焊料结构626安置于导电柱5与凸块624之间。导电柱5的上表面的宽度W1大于半导体裸片62的凸块624的宽度W5。在一些实施例中，焊料结构626接触导电柱5的上表面51。
封装体64(例如封装化合物(molding compound))安置于衬底结构1与半导体裸片62之间，且直接接触第二电路层4的一部分。封装体64可覆盖半导体裸片62的主动表面621，而不覆盖半导体裸片62的侧表面623。如图4中所示出，封装体64的侧表面641可与半导体裸片62的侧表面623大体上共面。在一些实施例中，封装体64覆盖(例如完全覆盖)导电柱5的侧壁53。举例来说，封装体64直接接触导电柱5的侧壁53。在一些实施例中，封装体64接触衬底结构1的介电层2的第二表面22的一部分。在一些实施例中，封装体64的厚度可在约60μm到约150μm的范围内。
焊料球18安置于衬底结构1的保护层16的开口160中。焊料球18附接且电连接到第一电路层3，且从保护层16突出以用于外部连接。在一些实施例中，半导体封装结构6的衬底结构1可由图2和图3中所示的衬底结构1a代替。
图5说明根据本发明的一些实施例的半导体封装结构6a的实例的截面图。半导体封装结构6a类似于图4中所示的半导体封装结构6，不同之处在于封装体64进一步覆盖半导体裸片62的侧表面623。
图6说明根据本发明的一些实施例的包含衬底结构1b的半导体封装结构6b的实例的截面视图。包含衬底结构1b的半导体封装结构6b类似于图4中所示的包含衬底结构1的半导体封装结构6，不同之处在于半导体封装结构6b的衬底结构1b包含额外介电层2a和中间电路层4a，其分别类似于介电层2和第二电路层4。额外介电层2a安置于介电层2与第一电路层3之间。中间电路层4a安置于介电层2与额外介电层2a之间，且电连接到第一电路层3和第二电路层4。在其它实施例中，半导体封装结构6b的衬底结构1b可包含多于一个额外介电层2a和/或多于一个中间电路层4a。
图7到图26说明根据本发明的一些实施例的半导体工艺。在一些实施例中，所述半导体工艺用于制造例如图1中所示的衬底结构1的衬底结构，和/或例如图5中所示的半导体结构6a的半导体封装结构。
参看图7，提供保护层16和金属层81。保护层16可包含PID材料，例如包括光引发剂的环氧树脂或PI，或阻焊层。金属层81可包含铜或其它导电金属或其合金。保护层16具有第一侧161和与第一侧161相对的第二侧162。金属层81安置于保护层16的第一侧161上。
参看图8，以光图案(pattern of light)曝光保护层16暴露。举例来说，光罩(mask)82安置于邻近保护层16的第二侧162，以便覆盖保护层16的一部分。接着，暴露保护层16于辐射源(radiation source)83。
参看图9，对金属层81进行蚀刻工艺，以减小金属层81的厚度(例如在使保护层16显影(developing)之前)。由于保护层16尚未显影，因此保护层16可轻易地支撑变薄的金属层81。
参看图10，接着，通过显影剂使保护层16从第二侧162显影。也就是说，图案化保护层16，且金属层82的部分811从保护层16暴露。举例来说，保护层16界定至少一个开口160，其贯穿保护层16。金属层81的部分811暴露在保护层16的开口160中。
参看图11，通过粘合剂层84将载体86附接到保护层16的第二侧162以提供支撑。
参看图12，施加第一光阻材料88在金属层81上。第一光阻材料88可包含PID材料，例如包括光引发剂的环氧树脂或PI。
参看图13，图案化第一光阻材料88(例如通过光刻技术)，以形成至少一个刚性部分(rigid portion)89。
参看图14，图案化金属层81(例如通过以刚性部分89充当光罩来蚀刻)，以形成第一电路层3。接着去除(例如通过剥除)刚性部分89。接着，施加介电材料90在保护层16的第一侧161和第一电路层3上并覆盖所述第一侧161和所述第一电路层3。介电材料90可包含PP，或PID材料，例如包括光引发剂的环氧树脂或PI。
参看图15，图案化介电材料90(例如通过光刻技术)，以形成介电层2在第一电路层3上。介电层2具有第一表面21和与第一表面21相对的第二表面22，且第一表面21安置于保护层16的第一侧161上。介电层2界定多个穿孔20，其延伸在第一表面21与第二表面22之间，以暴露第一电路层3的若干部分。接着，形成(例如通过溅镀)晶种层14在介电层2的第二表面22上以及介电层2的穿孔20中，以接触第一电路层3。
参看图16，提供或施加第二光阻材料92在晶种层14上。第二光阻材料92可包含PID材料，例如包括光引发剂的环氧树脂或PI。
参看图17，图案化第二光阻材料92(例如通过光刻技术)，以形成第二光阻层93在晶种层14上。接着，在晶种层14上以及第二光阻层93的凹部中形成第二电路层4(例如通过电镀)。第二电路层4电连接到第一电路层3。第二电路层4包含多个垫44和至少一个迹线46。迹线46连接到垫44中的至少一者，且安置于两个邻近垫44之间。第二电路层4的材料可包含导电金属，例如铜，或另一金属或金属的组合，且可通过电镀来形成或安置。另外，多个内通孔12分别安置(例如通过电镀)于介电层2的穿孔20中的若干穿孔中，以连接第一电路层3和第二电路层4。内通孔12可与第二电路层4同时形成。
参看图18，安置第三光阻材料94于第二光阻层93和第二电路层4上。第三光阻材料94可包含PID材料，例如包括光引发剂的环氧树脂或聚酰亚胺PI。
参看图19，图案化第三光阻材料94(例如通过光刻技术)，以在第二电路层4上形成第一光阻层95。第一光阻层95界定至少一个开口951，以暴露第二电路层4的垫44的上表面41的一部分。接着，形成向下渐缩的至少一个导电柱5于第一光阻层95的开口951中，且电连接到第二电路层4的垫44中的一者。导电柱5可直接安置于第二电路层4的垫44中的所述一者上。导电柱5具有上表面51、与上表面51相对的下表面52，以及侧壁53。导电柱5的材料可包含导电金属，例如铜，或另一金属或金属的组合，且可通过电镀来形成或安置。导电柱5的材料可与第二电路层4的材料相同。在一些实施例中，导电柱5与第二电路层4的上表面41之间不存在晶种层，导电柱5可直接从第二电路层4的上表面41生长，且第二电路层4和导电柱5的晶格可为连续的。在一些实施例中，导电柱5和第二电路层4可为连续的，其间不具有边界。导电柱5直接位于第二电路层4的一部分上，其中导电柱5的晶格与第二电路层4相同(例如导电柱5和第二电路层4共享晶格)。在此实施例中，导电柱5包含电镀铜，其通过电镀直接形成于第二电路层4的上表面41上。因此，通过例如使用聚焦离子束(FIB)，可看出导电柱5与第二电路层4之间的界面不可见(或不存在)，且导电柱5和第二电路层4具有相同晶格。在一些实施例中，如图19中所示，上表面51的宽度大于下表面52的宽度，且导电柱5的上表面51是凹的。由导电柱5的侧壁53与第二电路层4的上表面41界定的角度θ等于或大于约60度但小于约90度。在一些实施例中，导电柱5的上部部分(例如上表面51)的边缘(例如顶边缘)直接位于第二电路层4的迹线46上方。
参看图20，去除(例如通过剥除)第二光阻层93和第一光阻层95。去除(例如通过蚀刻)晶种层14的未由第二电路层4和内通孔12覆盖的部分。因此，形成如图1中所示的衬底结构1于载体86上，且通过粘合剂层84附接到载体86。
参看图21，提供半导体裸片62。半导体裸片62具有主动表面621和侧表面623，且包含至少一个凸块624以及连接到至少一个凸块624的至少一个焊料结构626。
参看图22，半导体裸片62安置于衬底结构1(例如通过回焊工艺)上且连接到所述衬底结构1。半导体裸片62的主动表面621面向衬底结构1。半导体裸片62电连接到衬底结构1的导电柱5。半导体裸片62的凸块624通过焊料结构626连接到衬底结构1的导电柱5。在一些实施例中，焊料结构626接触导电柱5的上表面51。导电柱5的上表面的宽度W1大于裸片62的凸块624的宽度W5。
图23说明根据本发明的一些实施例的载体86、衬底结构1和多个半导体裸片62(例如如图22中所描绘)的组合的实例的示意性立体图。衬底结构1和载体86的形状可为(例如)矩形或正方形。
图24说明根据本发明的一些实施例的载体86a、衬底结构1c和多个半导体裸片6的组合的另一实例的示意性立体图。衬底结构1c和载体86a的形状可为(例如)圆形或椭圆形。
参看图25，安置或形成封装体64于半导体裸片62与衬底结构1之间，且直接接触第二电路层4的一部分。封装体64可覆盖半导体裸片62的主动表面621和侧表面623。在一些实施例中，封装体64覆盖(例如完全覆盖)导电柱5的侧壁53。举例来说，封装体64直接接触导电柱5的侧壁53。在一些实施例中，封装体64接触衬底结构1的介电层2的第二表面22的一部分。
参考图26，去除载体86和粘附层84。接着，安置焊料球18于保护层16的开口160中，且附接到第一电路层3，以用于外部连接。接着，执行单体化工艺(singulation process)，因此形成如图5中所示的半导体封装结构6a。在其它实施例中，图23或图24中所示的半导体裸片62可由单个晶片(single wafer)代替。因此，在单体化工艺之后，封装体64可不覆盖半导体裸片62的侧表面623，且封装体64的侧表面641可与半导体裸片62的侧表面623大体上共面，从而形成如图4所示的半导体封装结构6。
图27说明根据本发明的一些实施例的半导体工艺。在一些实施例中，所述半导体工艺是用于制造例如图2和图3中所示的衬底结构1a的衬底结构，和/或包含此类衬底结构的半导体封装结构。
所说明的过程的初始阶段与图7到图9中所说明的阶段相同。图27描绘在图9中描绘的阶段之后的阶段。参看图27，通过显影剂显影保护层16。保护层16界定开口160贯穿保护层16。在显影工艺期间，还蚀刻金属层81暴露在保护层16的开口160中的部分811a。因此，金属层81的部分811a稍微凹入，以形成凹入部分34。
所说明的工艺在图27之后的阶段类似于图11到图26中说明的阶段。部分811a形成第一电路层3的第一部分31，从而形成如图2和图3所示的衬底结构1a，和/或包含所述衬底结构的半导体封装结构。
除非另外规定，否则例如“上方”、“下方”、“向上”、“左边”、“右边”、“向下”、“顶部”、“底部”、“垂直”、“水平”、“侧”、“较高”、“下部”、“上部”、“上面”、“下面”等空间描述相对于图中所示的定向加以指示。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本发明的实施例的优点是不因此布置而有偏差。
如本文中所使用，术语“大致”、“实质上”、“实质”以及“约”用以描述和考虑较小变化。当与事件或情形结合使用时，所述术语可指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差值小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同。举例来说，“大体上”并行可指相对于0°的小于或等于±10°(例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°、或小于或等于±0.05°)的角度变化范围。举例来说，“大体上”垂直可指相对于90°的小于或等于±10°(例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°、或小于或等于±0.05°)的角度变化范围。举例来说，如果表面的最高点与最低点之间的差值不超过5μm、不超过2μm、不超过1μm或不超过0.5μm，那么可认为表面是平面的或大体上平面的。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为所述两个表面是共面的或大体上共面的。
如本文所用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述(the)”包括多个参考物。在一些实施例的描述中，提供于另一组件“上”或“之上”的组件可涵盖前者组件直接在后者组件上(例如，与后者组件物理接触)上的情况，以及一或多个介入组件位于前者组件与后者组件之间的情况。
另外，有时在本文中按范围格式呈现量、比率以及其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本发明的特定实施例描述并说明本发明，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本发明的真实精神和范围的情况下，作出各种改变且取代等效物。示例可能未必按比例绘制。归因于制造工艺和容差，本发明中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书和图式视为说明性的而非限制性的。可做出修改，以使具体情况、材料、物质组成、方法或工艺适应于本发明的目标、精神和范围。所有所述修改都既定在所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本发明的限制。

Claims (18)

1.一种衬底结构，其包括：
介电层，其具有第一表面和与所述第一表面相对的第二表面；
第一电路层，其安置于邻近所述介电层的所述第一表面；
第二电路层，其安置于邻近所述介电层的所述第二表面，所述第二电路层裸露于所述介电层的所述第二表面，且电连接到所述第一电路层，其中所述第二电路层包括多个垫以及至少一个迹线，所述迹线安置于所述多个垫中的两个邻近垫之间，且所述迹线与所述垫间具有一间隙；以及
至少一个导电柱，其朝所述第二电路层渐缩，导电柱的宽度从导电柱的上部到导电柱的下部整体减小，且安置于所述多个垫中的一者上，所述至少一个导电柱包括上部部分，且所述至少一个导电柱的所述上部部分的边缘位于所述第二电路层的所述至少一个迹线正上方；
其中所述介电层的所述第二表面的一部分从所述第二电路层暴露。
2.根据权利要求1所述的衬底结构，其中所述至少一个导电柱直接安置于所述第二电路层的所述多个垫中的所述一者上。
3.根据权利要求2所述的衬底结构，其中所述至少一个导电柱和所述第二电路层共享晶格。
4.根据权利要求1所述的衬底结构，其中所述至少一个导电柱具有上表面，且所述至少一个导电柱的所述上表面是凹的。
5.根据权利要求1所述的衬底结构，其中所述至少一个导电柱具有侧壁，且所述第二电路层具有上表面，且由所述至少一个导电柱的所述侧壁与所述第二电路层的所述上表面界定的角度等于或大于60度且小于90度。
6.根据权利要求1所述的衬底结构，其中所述第一电路层嵌入于所述介电层中，且从所述介电层的所述第一表面暴露。
7.根据权利要求6所述的衬底结构，其中所述第一电路层包括第一部分以及第二部分，所述第二部分环绕所述第一部分且具有表面，且所述第二部分的所述表面与所述介电层的所述第一表面大体上共面。
8.根据权利要求7所述的衬底结构，其中所述第一电路层的所述第一部分具有表面，从所述介电层的所述第一表面凹入。
9.根据权利要求7所述的衬底结构，其进一步包括保护层，所述保护层界定开口，其暴露所述第一电路层的所述第一部分。
10.根据权利要求9所述的衬底结构，其中所述保护层的所述开口的宽度大体上与所述第一电路层的所述第一部分的宽度相同。
11.根据权利要求9所述的衬底结构，其中所述第一电路层界定相应于所述第一部分的凹入部分，且所述第一电路层的所述凹入部分与所述保护层的所述开口大体上共同延伸。
12.一种半导体封装结构，其包括：
衬底结构，其包括：
介电层，其具有第一表面和与所述第一表面相对的第二表面；
第一电路层，其安置于邻近所述介电层的所述第一表面；
第二电路层，其安置于邻近所述介电层的所述第二表面，所述第二电路层裸露于所述介电层的所述第二表面，且电连接到所述第一电路层，其中所述第二电路层包括多个垫以及至少一个迹线，所述迹线安置于所述多个垫中的两个邻近垫之间，且所述迹线与所述垫间具有一间隙；以及
至少一个导电柱，其朝所述第二电路层渐缩，导电柱的宽度从导电柱的上部到导电柱的下部整体减小，且安置于所述多个垫中的一者上，所述至少一个导电柱包括上部部分，且所述至少一个导电柱的所述上部部分的边缘位于所述第二电路层的所述至少一个迹线正上方；
半导体裸片，其电连接到所述衬底结构的所述至少一个导电柱，所述半导体裸片包括至少一个凸块和至少一个焊料结构，且所述焊料结构安置于所述至少一个导电柱与所述凸块之间；以及
封装体，其安置于所述衬底结构与所述半导体裸片之间，且直接接触所述第二电路层的一部分。
13.根据权利要求12所述的半导体封装结构，其中所述裸片具有主动表面，其面向所述衬底结构。
14.根据权利要求12所述的半导体封装结构，其中所述至少一个导电柱具有侧壁，且所述封装体覆盖所述至少一个导电柱的所述侧壁。
15.根据权利要求12所述的半导体封装结构，其中所述至少一个导电柱具有凹的上表面，且所述焊料结构接触所述至少一个导电柱的所述上表面。
16.根据权利要求12所述的半导体封装结构，其中所述至少一个导电柱具有上表面，所述上表面的宽度大于所述裸片的所述凸块的宽度。
17.根据权利要求12所述的半导体封装结构，其中所述至少一个导电柱直接安置于所述第二电路层的所述多个垫中的所述一者上，且所述至少一个导电柱与所述第二电路层共享晶格。
18.根据权利要求12所述的半导体封装结构，其中所述封装体接触所述衬底结构的所述介电层的所述第二表面的一部分。
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