CN109710452A - 带数据调试功能的ecc存储控制系统 - Google Patents
带数据调试功能的ecc存储控制系统 Download PDFInfo
- Publication number
- CN109710452A CN109710452A CN201811484880.9A CN201811484880A CN109710452A CN 109710452 A CN109710452 A CN 109710452A CN 201811484880 A CN201811484880 A CN 201811484880A CN 109710452 A CN109710452 A CN 109710452A
- Authority
- CN
- China
- Prior art keywords
- data
- module
- ecc
- ram
- interface processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Debugging And Monitoring (AREA)
Abstract
本发明属于数字芯片开发技术领域，具体涉及一种带数据调试功能的ECC存储控制系统。所述ECC存储控制系统包括：EMIF接口处理模块、RAM_I模块、ECC编码模块、Flash Control模块、ECC解码模块、FIFO_O模块；与现有技术相比较，本发明在传统的ECC存储控制器实现方法的基础上，改进了数据接收接口的接收缓存设计，使用双口ram替代原来的FIFO作为数据缓存，双口ram能够提供数据的单路输入，双路输出功能，这样DSP可以通过ram的其中一路数据输出接口读取双口ram的数据，完成开发阶段的数据通道调试功能。
Description
技术领域
本发明属于数字芯片开发技术领域，具体涉及一种带数据调试功能的ECC存储控制系统。
背景技术
DSP可以用来快速的实现各种数字信号处理算法。在当今的数字化时代背景下，DSP已成为通信、计算机、消费类电子产品等领域的基础器件。而在DSP应用时，避免不了处理大量的数据，这样就需要大容量的数据存储器。目前的数据存储器通常采用NAND Flash闪存存储器，而NAND Flash存在产生缺陷的可能，所以普遍采用ECC纠错算法模块完成数据检错与纠错处理。
在DSP系统使用ECC存储控制器做数据存储时，开发调试阶段往往需要确定数据存储路径上传输的数据与DSP发送的原始数据一致性。ECC存储控制器接收数据的接口数据是关键数据之一，传统的ECC存储控制器在数据接收接口处一般都使用FIFO模块来缓存数据，
如图1所示，为传统ECC存储控制器的实现方法。该传统方法的实现过程如下：(以下包含了数据编码流程和解码流程)
1.通过EMIF接口处理模块接收DSP发送的数据，发送给FIFO_I模块；
2.FIFO_I模块接收EMIF接口处理模块的数据，进行缓存，存储到一个页(页大小根据Nand Flash具体器件定义)大小数据时，将数据发送给ECC编码模块；
3.ECC编码模块接收FIFO_I发送的数据，进行ECC编码，将编码后的数据发送给Flash Control模块；
4.Flash Control模块接收ECC编码模块发送的数据，转换成Nand Flash闪存接口协议数据发送给NandFlash模块。
5.Flash Control模块读取Nand FLash闪存模块数据，将数据发送给ECC解码模块；
6.ECC解码模块接收Flash Control模块发送的数据并对其进行解码，将解码后的数据发送给FIFO_O模块；
7.FIFO_O模块缓存ECC解码模块发送的数据，存储到一个页(页大小根据NandFlash具体器件定义)大小数据时，将数据发送给EMIF接口处理模块；
8.EMIF接口处理模块接收FIFO_O模块发送的数据，处理为EMIF接口协议数据发送给DSP。
由上述技术方案可以看出，由于FIFO模块是单路输入单路输出，DSP无法读取ECC存储控制器的接收接口处理后的数据，对于DSP使用ECC存储控制器的开发调试，会造成一定的影响。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：如何提供一种带数据调试功能的ECC存储控制方案。
(二)技术方案
为解决上述技术问题，本发明提供一种带数据调试功能的ECC存储控制系统，所述所述ECC存储控制系统包括：EMIF接口处理模块、RAM_I模块、ECC编码模块、Flash Control模块、ECC解码模块、FIFO_O模块。
其中，在编码阶段：
所述EMIF接口处理模块用于接收DSP发送的数据，并转发给RAM_I模块；
所述RAM_I模块用于接收EMIF接口处理模块的数据，进行缓存，存储到一个页大小数据后：(1)将数据发送给ECC编码模块；同时，(2)响应EMIF接口处理模块的读取命令，将数据发送给EMIF接口处理模块，然后EMIF接口处理模块将数据发送给DSP；
所述ECC编码模块用于接收RAM_I发送的数据，进行ECC编码，将编码后的数据发送给Flash Control模块；
所述Flash Control模块用于接收ECC编码模块发送的数据，转换成Nand Flash闪存接口协议数据发送给Nand Flash闪存模块。
其中，所述一个页大小根据NandFlash具体器件定义。
其中，所述RAM_I模块为双口RAM模块。
其中，EMIF接口处理模块后的缓存RAM_I模块的读取数据接口，实现了EMIF接口处理模块后的数据读取通道，达到DSP调试阶段对该位置数据的读取功能。
其中，在解码阶段：
所述Flash Control模块用于读取Nand FLash闪存模块的数据，将数据发送给ECC解码模块；
所述ECC解码模块用于接收Flash Control模块发送的数据进行解码，将解码后的数据发送给FIFO_O模块；
所述FIFO_O模块用于缓存ECC解码模块发送的数据，存储到一个页大小数据时，将数据发送给EMIF接口处理模块；
所述EMIF接口处理模块用于接收FIFO_O模块发送的数据，处理为EMIF接口协议数据发送给DSP。
其中，所述一个页大小根据NandFlash具体器件定义。
(三)有益效果
与现有技术相比较，本发明在传统的ECC存储控制器实现方案的基础上，改进了数据接收接口的接收缓存设计，使用双口ram替代原来的FIFO作为数据缓存，双口ram能够提供数据的单路输入，双路输出功能，这样DSP可以通过ram的其中一路数据输出接口读取双口ram的数据，完成开发阶段的数据通道调试功能。
附图说明
图1为传统ECC存储控制方案示意图。
图2为本发明ECC存储控制方案示意图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
为解决上述技术问题，本发明提供一种带数据调试功能的ECC存储控制系统，如图2所示，所述所述ECC存储控制系统包括：EMIF接口处理模块、RAM_I模块、ECC编码模块、Flash Control模块、ECC解码模块、FIFO_O模块。
其中，在编码阶段：
所述EMIF接口处理模块用于接收DSP发送的数据，并转发给RAM_I模块；
所述RAM_I模块用于接收EMIF接口处理模块的数据，进行缓存，存储到一个页大小数据后：(1)将数据发送给ECC编码模块；同时，(2)响应EMIF接口处理模块的读取命令，将数据发送给EMIF接口处理模块，然后EMIF接口处理模块将数据发送给DSP；
所述ECC编码模块用于接收RAM_I发送的数据，进行ECC编码，将编码后的数据发送给Flash Control模块；
所述Flash Control模块用于接收ECC编码模块发送的数据，转换成Nand Flash闪存接口协议数据发送给Nand Flash闪存模块。
其中，所述一个页大小根据NandFlash具体器件定义。
其中，所述RAM_I模块为双口RAM模块。
其中，EMIF接口处理模块后的缓存RAM_I模块的读取数据接口，实现了EMIF接口处理模块后的数据读取通道，达到DSP调试阶段对该位置数据的读取功能。
其中，在解码阶段：
所述Flash Control模块用于读取Nand FLash闪存模块的数据，将数据发送给ECC解码模块；
所述ECC解码模块用于接收Flash Control模块发送的数据进行解码，将解码后的数据发送给FIFO_O模块；
所述FIFO_O模块用于缓存ECC解码模块发送的数据，存储到一个页大小数据时，将数据发送给EMIF接口处理模块；
所述EMIF接口处理模块用于接收FIFO_O模块发送的数据，处理为EMIF接口协议数据发送给DSP。
其中，所述一个页大小根据NandFlash具体器件定义。
此外，本发明还提供一种带数据调试功能的ECC存储控制方法，如图2所示，所述方法(包含数据编码流程和解码流程)基于ECC存储控制系统来实施，所述ECC存储控制系统包括：EMIF接口处理模块、RAM_I模块、ECC编码模块、Flash Control模块、ECC解码模块、FIFO_O模块；
所述方法包括如下步骤：
编码阶段为：
步骤1：通过EMIF接口处理模块接收DSP发送的数据，并转发给RAM_I模块；
步骤2：RAM_I模块接收EMIF接口处理模块的数据，进行缓存，存储到一个页大小数据后：
步骤21：将数据发送给ECC编码模块；
步骤22：响应EMIF接口处理模块的读取命令，将数据发送给EMIF接口处理模块，然后EMIF接口处理模块将数据发送给DSP；
步骤3：ECC编码模块接收RAM_I发送的数据，进行ECC编码，将编码后的数据发送给Flash Control模块；
步骤4：Flash Control模块接收ECC编码模块发送的数据，转换成Nand Flash闪存接口协议数据发送给Nand Flash闪存模块；
解码阶段为：
步骤5：Flash Control模块读取Nand FLash闪存模块的数据，将数据发送给ECC解码模块；
步骤6：ECC解码模块接收Flash Control模块发送的数据进行解码，将解码后的数据发送给FIFO_O模块；
步骤7：FIFO_O模块缓存ECC解码模块发送的数据，存储到一个页大小数据时，将数据发送给EMIF接口处理模块；
步骤8：EMIF接口处理模块接收FIFO_O模块发送的数据，处理为EMIF接口协议数据发送给DSP。
其中，所述步骤2中，一个页大小根据NandFlash具体器件定义。
其中，所述步骤7中，一个页大小根据NandFlash具体器件定义。
其中，所述RAM_I模块为双口RAM模块。
其中，由步骤2可以看到，相比于传统方法，增加了EMIF接口处理模块后的缓存RAM_I模块的读取数据接口，实现了EMIF接口处理模块后的数据读取通道，达到DSP调试阶段对该位置数据的读取功能。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。
Claims (7)
1.一种带数据调试功能的ECC存储控制系统，其特征在于，所述所述ECC存储控制系统包括：EMIF接口处理模块、RAM_I模块、ECC编码模块、Flash Control模块、ECC解码模块、FIFO_O模块。
2.如权利要求1所述的带数据调试功能的ECC存储控制系统，其特征在于，在编码阶段：
所述EMIF接口处理模块用于接收DSP发送的数据，并转发给RAM_I模块；
所述RAM_I模块用于接收EMIF接口处理模块的数据，进行缓存，存储到一个页大小数据后：(1)将数据发送给ECC编码模块；同时，(2)响应EMIF接口处理模块的读取命令，将数据发送给EMIF接口处理模块，然后EMIF接口处理模块将数据发送给DSP；
所述ECC编码模块用于接收RAM_I发送的数据，进行ECC编码，将编码后的数据发送给Flash Control模块；
所述Flash Control模块用于接收ECC编码模块发送的数据，转换成Nand Flash闪存接口协议数据发送给Nand Flash闪存模块。
3.如权利要求2所述的带数据调试功能的ECC存储控制系统，其特征在于，所述一个页大小根据NandFlash具体器件定义。
4.如权利要求2所述的带数据调试功能的ECC存储控制系统，其特征在于，所述RAM_I模块为双口RAM模块。
5.如权利要求1所述的带数据调试功能的ECC存储控制方法，其特征在于，EMIF接口处理模块后的缓存RAM_I模块的读取数据接口，实现了EMIF接口处理模块后的数据读取通道，达到DSP调试阶段对该位置数据的读取功能。
6.如权利要求1所述的带数据调试功能的ECC存储控制系统，其特征在于，在解码阶段：
所述Flash Control模块用于读取Nand FLash闪存模块的数据，将数据发送给ECC解码模块；
所述ECC解码模块用于接收Flash Control模块发送的数据进行解码，将解码后的数据发送给FIFO_O模块；
所述FIFO_O模块用于缓存ECC解码模块发送的数据，存储到一个页大小数据时，将数据发送给EMIF接口处理模块；
所述EMIF接口处理模块用于接收FIFO_O模块发送的数据，处理为EMIF接口协议数据发送给DSP。
7.如权利要求6所述的带数据调试功能的ECC存储控制系统，其特征在于，所述一个页大小根据NandFlash具体器件定义。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811484880.9A CN109710452A (zh) | 2018-12-06 | 2018-12-06 | 带数据调试功能的ecc存储控制系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811484880.9A CN109710452A (zh) | 2018-12-06 | 2018-12-06 | 带数据调试功能的ecc存储控制系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109710452A true CN109710452A (zh) | 2019-05-03 |
Family
ID=66254563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811484880.9A Pending CN109710452A (zh) | 2018-12-06 | 2018-12-06 | 带数据调试功能的ecc存储控制系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109710452A (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5255239A (en) * | 1991-08-13 | 1993-10-19 | Cypress Semiconductor Corporation | Bidirectional first-in-first-out memory device with transparent and user-testable capabilities |
| CN102253875A (zh) * | 2011-07-25 | 2011-11-23 | 中国人民解放军国防科学技术大学 | 基于PicoBlaze嵌入式软核处理器的FPGA逻辑模块调试与数据采集方法 |
| CN102568605A (zh) * | 2011-12-23 | 2012-07-11 | 青岛海信信芯科技有限公司 | 系统总线检错纠错方法和nand flash控制器 |
| CN103544086A (zh) * | 2013-10-14 | 2014-01-29 | 中国科学院西安光学精密机械研究所 | 二维跟踪转台电控系统数据在线调试系统及方法 |
| CN103985411A (zh) * | 2013-02-07 | 2014-08-13 | 希捷科技有限公司 | 待调度验证的非易失性写入缓冲器数据保留 |
-
2018
- 2018-12-06 CN CN201811484880.9A patent/CN109710452A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5255239A (en) * | 1991-08-13 | 1993-10-19 | Cypress Semiconductor Corporation | Bidirectional first-in-first-out memory device with transparent and user-testable capabilities |
| CN102253875A (zh) * | 2011-07-25 | 2011-11-23 | 中国人民解放军国防科学技术大学 | 基于PicoBlaze嵌入式软核处理器的FPGA逻辑模块调试与数据采集方法 |
| CN102568605A (zh) * | 2011-12-23 | 2012-07-11 | 青岛海信信芯科技有限公司 | 系统总线检错纠错方法和nand flash控制器 |
| CN103985411A (zh) * | 2013-02-07 | 2014-08-13 | 希捷科技有限公司 | 待调度验证的非易失性写入缓冲器数据保留 |
| CN103544086A (zh) * | 2013-10-14 | 2014-01-29 | 中国科学院西安光学精密机械研究所 | 二维跟踪转台电控系统数据在线调试系统及方法 |
Non-Patent Citations (1)
| Title |
|---|
| 李晴: "高速大容量NAND FLASH存储系统的设计与实现", 《中国优秀博硕士学位论文全文数据库(硕士)信息科技辑》 * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7443318B2 (en) | High speed context memory implementation for H.264 | |
| CN102970043B (zh) | 一种基于gzip的压缩硬件系统及其加速方法 | |
| KR20110111108A (ko) | 반도체 장치 및 이의 복호 방법 | |
| CN101562455B (zh) | 内容可适性二元算数编码的译码装置及其译码方法 | |
| JP3149345B2 (ja) | データ・ストリームの個々のストリング・シーケンスのデータ圧縮方法及びその実行プロセッサ | |
| CN111723059B (zh) | 一种数据压缩方法、装置、终端设备及存储介质 | |
| CN103546161A (zh) | 基于二进制位处理的无损压缩方法 | |
| CN110087140A (zh) | 一种传输流媒体数据的方法、装置、介质及设备 | |
| CN107801044B (zh) | 后向适应装置与相关方法 | |
| CN106717000A (zh) | 图像信号处理方法和装置 | |
| CN104135496A (zh) | 一种同构环境下的rpc数据传输方法及系统 | |
| CN110557224A (zh) | 电力网络单向传输装置与系统 | |
| CN110474692A (zh) | 一种光通信设备、光通信系统、数据传输方法及存储介质 | |
| CN109710452A (zh) | 带数据调试功能的ecc存储控制系统 | |
| CN109656845A (zh) | 带数据调试功能的ecc存储控制方法 | |
| US7889102B2 (en) | LZSS with multiple dictionaries and windows | |
| US10355823B2 (en) | System and method for block-coding transcoding | |
| CN106843805A (zh) | 一种8031系列mcu在线下载模块及实现方法 | |
| CN112735450B (zh) | 基于语音通道传输数据的方法、装置、存储介质及设备 | |
| CN108932315A (zh) | 一种数据解压的方法以及相关装置 | |
| CN103152567A (zh) | 一种任意阶数指数哥伦布编码器及其方法 | |
| CN103747253B (zh) | 一种基于fifo的视频编码数据传输方法 | |
| CN111490984A (zh) | 一种网络数据编码及其加密算法 | |
| CN113438054B (zh) | 数据传输方法及装置 | |
| CN106612120B (zh) | 一种用于sar成像系统的crc32校验方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190503 |