CN109682987A - 一种电机低速测量方法及电机测速系统 - Google Patents
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Abstract
本发明涉及电机测速领域，公开了一种电机低速测量方法及电机测速系统。所述电机低速测量方法包括：获取测速编码器脉冲；以预设采样周期对所述测速编码器脉冲进行采样；根据目标采样周期内的脉冲个数，确定计数器；根据所述计数器，计算目标采样周期内的脉冲个数和所述目标采样周期的时间；根据目标采样周期内的脉冲个数和所述目标采样周期的时间，计算电机转速。本发明实现了超低速下的电机测速，提高了低速时的电机测速精度。
Description
技术领域
本发明涉及电机测速领域，特别是涉及一种电机低速测量方法及电机测速系统。
背景技术
电机转动产生的直线位移或者角位移，电机在电路中主要的作用是产生驱动扭矩，作为电机测速系统或者用电器械的动力来源。在电机的控制中，电机转速的控制是非常重要的环节，电机转速测量的精确度决定了电机控制的精度，通常采用增量编码器进行电机测速。
发明人在实现本发明的过程中，发现相关技术存在以下问题：目前，电机转速测量多采用M法、T法或M/T法，一般高速使用M法测速，低速采用T法测速。但是，在电机低速运转时，采用T法测速会引入较大的误差，在电机超低速(采样周期内无明显脉冲变化)运转时，M法、T法或M/T法都无法测量到其对应的当前转速。
发明内容
本发明实施例提供了一种电机低速测量方法及电机测速系统，其实现了超低速下的电机测速，提高了低速时的电机测速精度。
为解决上述技术问题，本发明实施方式采用的一个技术方案是：
在第一方面，本发明的实施例公开了一种电机低速测量方法，包括：
获取测速编码器脉冲；
以预设采样周期对所述测速编码器脉冲进行采样；
根据目标采样周期内的脉冲个数，确定计数器；
根据所述计数器，计算目标采样周期内的脉冲个数和所述目标采样周期的时间；
根据目标采样周期内的脉冲个数和所述目标采样周期的时间，计算电机转速。
可选地，
所述根据目标采样周期内的脉冲个数，确定计数器包括：
当所述目标采样周期内脉冲个数大于或等于2时，所述计数器包括时钟计数器、第一时间节点计数器、第二时间节点计数器、第三时间节点计数器以及第四时间节点计数器；
所述时钟计数器用于在第一个所述预设采样周期到达时触发清零，根据预设时钟频率触发脉冲计数，记录周期计数脉冲T；所述第一时间节点计数器用于在第一个预设采样周期到达时触发清零，到第一个跳变沿到来时停止计数，记录第一计数脉冲t1；所述第二时间节点计数器、第三时间节点计数器以及第四时间节点计数器用于每当有脉冲到来时更新数值，分别记录第二计数脉冲t2、第三计数脉冲t3以及第四计数脉冲t4；
其中，所述第二计数脉冲t2不大于所述第三计数脉冲t3，所述第三计数脉冲t3不大于所述第四计数脉冲t4，所述第四计数脉冲t4不大于所述周期计数脉冲T。
可选地，
当所述目标采样周期内的脉冲个数不低于3时，所述根据所述计数器，计算目标采样周期内的脉冲个数和所述目标采样周期的时间，包括：
根据所述计数器，获取所述目标采样周期内完整的脉冲个数Mn与所述目标采样周期内完整的脉冲个数Mn前一个脉冲的长度Tm；以及，计算所述目标采样周期内第一个非完整脉冲的长度tn1、所述目标采样周期内最后一个非完整脉冲的长度tn2、所述目标采样周期内最后一个完整脉冲的长度Tn、所述目标采样周期内倒数第二个完整脉冲的长度Tn-1以及所述目标采样周期内完整的脉冲个数Mn后一个脉冲的长度Tn+1；
其中，tn1＝t1；tn2＝T-t4；Tn＝t4-t3；Tn-1＝t3-t2；Tn+1＝Tn+(Tn-Tn-1)＝t2+2*t4–3*t3；
根据deltaP＝(tn1/Tm)+(Mn)+(tn2/Tn+1)，计算所述目标采样周期内的脉冲个数deltaP，所述目标采样周期的时间deltaT等于所述预设采样周期的时间。
可选地，所述根据目标采样周期内的脉冲个数和所述目标采样周期的时间，计算电机转速，包括：
根据v＝deltaP/deltaT，计算所述电机转速。
可选地，
当所述目标采样周期内的脉冲个数等于2时，所述根据所述计数器，计算目标采样周期内的脉冲个数和所述目标采样周期的时间，包括：
根据所述计数器，获取所述目标采样周期内完整的脉冲个数Mn和所述目标采样周期的上一个采样周期的第四计数脉冲t0，以及计算得到所述目标采样周期内第一个非完整脉冲的长度tn1、所述目标采样周期内最后一个非完整脉冲的长度tn2、所述目标采样周期内最后一个完整脉冲的长度Tn、所述目标采样周期内倒数第二个完整脉冲的长度Tn-1以及所述目标采样周期内完整的脉冲个数Mn后一个脉冲的长度Tn+1；
其中，tn1＝t3；tn2＝T-t4；Tn＝t4-t3；Tn-1＝Tm＝(t3+T-t0)；Tn+1＝Tn+(Tn-Tn-1)＝2t4–3t3-T+t0；
根据deltaP＝(tn1/Tm)+(Mn)+(tn2/Tn+1)，计算所述目标采样周期内的脉冲个数deltaP，所述目标采样周期的时间deltaT等于所述预设采样周期的时间。
可选地，所述根据目标采样周期内的脉冲个数，确定计数器包括：当所述目标采样周期内脉冲个数小于2时，所述计数器包括时钟计数器、第一不清零计数器、第二不清零计数器以及第三不清零计数器；
所述第一不清零计数器、第二不清零计数器以及第三不清零计数器用于每当有脉冲到来时更新数值，分别记录第五计数脉冲t5、第六计数脉冲t6以及第七计数脉冲t7；
其中，所述第五计数脉冲t5不大于所述第六计数脉冲t6，所述第六计数脉冲t6不大于所述第七计数脉冲t7，所述第七计数脉冲t7不大于所述周期计数脉冲T。
可选地，当所述目标采样周期内的脉冲个数等于1时，所述根据所述计数器，计算目标采样周期内的脉冲个数和所述目标采样周期的时间，包括：
根据所述计数器，计算所述目标采样周期内的脉冲个数deltaP＝1，所述目标采样周期的时间deltaT等于所述第七计数脉冲t7减去所述第六计数脉冲t6。
可选地，当所述目标采样周期内所述完整的脉冲个数等于0时，所述方法还包括：
设置脉冲标记和停止标记，当所述停止标记置为1时，则所述电机转速为0，当所述停止标记置为0时，则所述电机转速不为0；
每当采样周期到来时，所述脉冲标记累计加1，每当所述目标采样周期内包括至少一个脉冲时，所述脉冲标记清0；
检测所述脉冲标记的数值；
若所述脉冲标记的数值大于预设阈值，则将所述停止标记置为1；
若所述脉冲标记的数值小于预设阈值，则将所述停止标记置为0；
根据v＝deltaP/deltaT，计算所述电机转速。
在第二方面，本发明的实施例公开了一种电机测速系统，包括：
电机；
测速编码器，与所述电机连接；
信号调理电路，与所述测速编码器连接；
FPGA模块，与所述信号调理电路连接，用于执行上述的方法。
可选地，所述FPGA模块包括FPGA芯片、晶振、时钟计数器、第一时间节点计数器、第二时间节点计数器、第三时间节点计数器、第四时间节点计数器、第一不清零计数器、第二不清零计数器、第三不清零计数器以及控制器；
其中，所述FPGA芯片分别与所述信号调理电路、晶振、时钟计数器、第一时间节点计数器、第二时间节点计数器、第三时间节点计数器、第四时间节点计数器、第一不清零计数器、第二不清零计数器、第三不清零计数器以及控制器连接。
本发明实施方式的有益效果是：区别于现有技术的情况，本发明实施例提供一种电机低速测量方法及电机测速系统。通过获取测速编码器脉冲，以预设采样周期对所述测速编码器脉冲进行采样，根据目标采样周期内的脉冲个数，确定计数器，根据所述计数器，计算目标采样周期内的脉冲个数和所述目标采样周期的时间，根据目标采样周期内的脉冲个数和所述目标采样周期的时间，计算电机转速。本发明实现了超低速下的电机测速，提高了低速时的电机测速精度。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是本发明实施例提供的一种电机测速系统的结构示意图；
图2是本发明实施例提供的一种电机低速测量方法的方法流程图；
图3是本发明实施例提供的当目标采样周期内的脉冲个数不低于3时的电机速度波形的采样序列图；
图4是本发明实施例提供的当目标采样周期内的脉冲个数等于2时的电机速度波形的采样序列图；
图5是本发明实施例提供的当目标采样周期内的脉冲个数等于1时的电机速度波形的采样序列图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
请参阅图1，为本发明实施例提供的一种电机测速系统的结构示意图。如图1所示，所述电机测速系统100包括电机10、测速编码器20、信号调理电路30以及FPGA模块40。
所述电机10安装于电机驱动设备，依据电磁感应定律将市电或者蓄电池存储的电能转换或者传递的一种电磁装置，常见的是将电能转换为机械动能，控制机械装置执行对应的操作。所述电机10可以根据电机驱动设备的类型，带动相应的机械负载，例如，当所述电机驱动设备为鼓风机时，所述电机10带动的负载为风扇，当所述电机驱动设备为车床设备时，所述电机10带动的负载为车床导轨、皮带等。所述电机10可以分为伺服电机、步进电机、力矩电机、开关磁阻电机、无刷直流电机、直流电机、异步电机、同步电机等。
其中，伺服电机广泛应用于各种控制系统中，能将输入的电压信号转换为电机轴上的机械输出量，拖动被控制元件，从而达到控制目的。步进电机主要应用在数控机床制造领域，步进电机不需要A/D转换，能够直接将数字脉冲信号转化成为角位移。除了在数控机床上的应用，步进电机也可以用在其他的机械上，比如作为自动送料机中的马达，作为通用的软盘驱动器的马达，也可以应用在打印机和绘图仪中。异步电机具有结构简单，制造、使用和维护方便，运行可靠以及质量较小，成本较低等优点。异步电机主要广泛应用于驱动机床、水泵、鼓风机、压缩机、起重卷扬设备、矿山机械、轻工机械、农副产品加工机械等大多数工农生产机械以及家用电器和医疗器械等。在家用电器中应用也比较多，例如电扇、电冰箱、空调、吸尘器等。同步电机主要用于大型机械，如鼓风机、水泵、球磨机、压缩机、轧钢机以及小型、微型仪器设备或者充当控制元件，此外，还可以当调相机使用，向电网输送电感性或者电容性无功功率。
对于同步电机来说，电机的转速与电源的频率和电机磁极对数有关，电源的频率越高，电机磁极对数越少，其转速就越高。对于异步电机来说，电机的转速还与流过电机线圈的电流有关，电流越大，其转速就越接近同规格的同步电机的转速。一般，所述电机10上面标定额定转速。额定转速是电机在额定磁通下的转速，此时额定电动势等于额定电压。因此，在额定磁通下，电机的转速从零增加到额定转速，电动势从零增大到额定电压。为了避免过电压损害绝缘，电动势不能够超过额定电压。因此，在额定磁通下，电机不能超过额定转速。为了使电动势不超过额定限制，磁通在转速超过额定转速时会变小。
所述测速编码器20与所述电机10连接，用于将位移转换为周期性的信号，再把这个电信号转换为计数脉冲，根据计数脉冲的个数表示位移的大小。所述测速编码器20可以为增量编码器、光电编码器、霍尔传感器等，所述电机10转动带动所述测速编码器20，电机10每转动一圈，输出N个转速测量脉冲，目前，一般采用PLC高速计数单元进行脉冲计数。所述测速编码器20常用的数字式转速测量方法包括M法(频率法)、T法(周期法)以及M/T(频率/周期法)。
需要说明的是，在本实施例中，所述测速编码器20用于所述电机10在高速或中速的情况，结合M法(频率法)、T法(周期法)或M/T(频率/周期法)进行测量，在低速或者超低速的情况下，所述电机10的转速测量切换至所述FPGA模块40。
所述信号调理电路30与所述测速编码器20连接，用于为所述电机10自适应选择测量通道，其包括测速编码器20或FPGA模块40。
所述FPGA模块40与所述信号调理电路30连接，所述FPGA模块40包括FPGA芯片401、晶振402、时钟计数器403、第一时间节点计数器404、第二时间节点计数器405、第三时间节点计数器406、第四时间节点计数器407、第一不清零计数器408、第二不清零计数器409、第三不清零计数器410以及控制器411。
其中，所述FPGA芯片401分别与所述信号调理电路30、晶振402、时钟计数器403、第一时间节点计数器404、第二时间节点计数器405、第三时间节点计数器406、第四时间节点计数器407、第一不清零计数器408、第二不清零计数器409以及第三不清零计数器410以及控制器411连接。
在本实施例中，所述FPGA芯片401用于获取测速编码器脉冲，以预设采样周期对所述测速编码器脉冲进行采样，根据目标采样周期内的脉冲个数，确定计数器，根据所述计数器，计算目标采样周期内的脉冲个数和所述目标采样周期的时间，根据目标采样周期内的脉冲个数和所述目标采样周期的时间，计算电机转速。
所述晶振402为石英晶体振荡器，其与其他元件配合产生标准脉冲信号，该标准脉冲信号具有特定的频率和脉宽。
所述时钟计数器403用于在第一个所述预设采样周期到达时触发清零，根据预设时钟频率触发脉冲计数，记录周期计数脉冲T。例如，若预设采样周期为100us，所述时钟计数器403在到达100us时，触发清零，之后开始以100MHz的时钟频率触发脉冲计数，那么，在一个预设采样周期内的周期计数脉冲T等于100*10-6/(1/100*106)＝10000个计数脉冲。
所述第一时间节点计数器404用于在第一个预设采样周期到达时触发清零，到第一个跳变沿到来时停止计数，记录第一计数脉冲t1。
所述第二时间节点计数器405、第三时间节点计数器406以及第四时间节点计数器407用于每当有脉冲到来时更新数值，分别记录第二计数脉冲t2、第三计数脉冲t3以及第四计数脉冲t4。需要说明的是，所述第二时间节点计数器405、第三时间节点计数器406以及第四时间节点计数器407是滚动刷新的，在有脉冲沿到来时刷新数值。例如，一个高电平对应的脉冲的上升沿对应所述第三时间节点计数器406，那么，该脉冲的下降沿对应所述第四时间节点计数器407，该脉冲的长度等于第四计数脉冲t4减去第三计数脉冲t3。
其中，所述第二计数脉冲t2不大于所述第三计数脉冲t3，所述第三计数脉冲t3不大于所述第四计数脉冲t4，所述第四计数脉冲t4不大于所述周期计数脉冲T。即t2<＝t3<＝t4<＝T，可以理解，所述第三计数脉冲t3相较于所述第二计数脉冲t2相差一个脉冲沿对应的脉冲的长度，所述第四计数脉冲t4相较于所述第三计数脉冲t3相差一个脉冲沿对应的脉冲的长度。
所述第一不清零计数器408、第二不清零计数器409以及第三不清零计数器410用于每当有脉冲到来时更新数值，分别记录第五计数脉冲t5、第六计数脉冲t6以及第七计数脉冲t7。即上一个预设采样周期的第五计数脉冲t5与下一个预设采样周期的第五计数脉冲t5相差一个预设采样周期对应的长度，即周期计数脉冲T。其中，所述第五计数脉冲t5不大于所述第六计数脉冲t6，所述第六计数脉冲t6不大于所述第七计数脉冲t7，所述第七计数脉冲t7不大于所述周期计数脉冲T。
所述控制器411可以是微处理器、脉宽调制模块、数字信号处理器、单片机、中央处理器等。
在一些实施例中，所述晶振402、时钟计数器403、第一时间节点计数器404、第二时间节点计数器405、第三时间节点计数器406、第四时间节点计数器407、第一不清零计数器408、第二不清零计数器409、第三不清零计数器410可以集成在所述FPGA芯片401内部。
本发明实施例提供的电机测速系统通过获取测速编码器脉冲，以预设采样周期对所述测速编码器脉冲进行采样，根据目标采样周期内的脉冲个数，确定计数器，根据所述计数器，计算目标采样周期内的脉冲个数和所述目标采样周期的时间，根据目标采样周期内的脉冲个数和所述目标采样周期的时间，计算电机转速。本发明实现了超低速下的电机测速，提高了低速时的电机测速精度。
请参阅图2，为本发明实施例提供的一种电机低速测量方法的方法流程图。如图2所示，所述方法包括：
S101：获取测速编码器脉冲。
电机转动输出的电流波形为连续的模拟量，通过脉宽调制模块提前触发，将电机转动输出转化为对应频率的一系列幅值相等的脉冲信号。
S102：以预设采样周期对所述测速编码器脉冲进行采样。
在本实施例中，所述预设采样周期Tt为100us，对处理后的电机速度波形进行采样。
S103：根据目标采样周期内的脉冲个数，确定计数器。
当所述目标采样周期内脉冲个数大于或等于2时，所述计数器包括时钟计数器403、第一时间节点计数器404、第二时间节点计数器405、第三时间节点计数器406以及第四时间节点计数器407。即当所述目标采样周期内脉冲个数大于或等于2时，选通所述时钟计数器403、第一时间节点计数器404、第二时间节点计数器405、第三时间节点计数器406以及第四时间节点计数器407，关闭第一不清零计数器408、第二不清零计数器409以及第三不清零计数器410。
当所述目标采样周期内脉冲个数小于2时，所述计数器包括时钟计数器403、第一不清零计数器408、第二不清零计数器409以及第三不清零计数器410。即当所述目标采样周期内脉冲个数小于2时，选通所述时钟计数器403、第一不清零计数器408、第二不清零计数器409以及第三不清零计数器410，关闭所述第一时间节点计数器404、第二时间节点计数器405、第三时间节点计数器406以及第四时间节点计数器407。
S104：根据所述计数器，计算目标采样周期内的脉冲个数和所述目标采样周期的时间。
如图3所示，当所述目标采样周期内的脉冲个数不低于3时，所述根据所述计数器，计算目标采样周期内的脉冲个数和所述目标采样周期的时间，包括：
根据所述计数器，获取所述目标采样周期内完整的脉冲个数Mn与所述目标采样周期内完整的脉冲个数Mn前一个脉冲的长度Tm；以及，计算所述目标采样周期内第一个非完整脉冲的长度tn1、所述目标采样周期内最后一个非完整脉冲的长度tn2、所述目标采样周期内最后一个完整脉冲的长度Tn、所述目标采样周期内倒数第二个完整脉冲的长度Tn-1以及所述目标采样周期内完整的脉冲个数Mn后一个脉冲的长度Tn+1。其中，tn1＝t1；tn2＝T-t4；Tn＝t4-t3；Tn-1＝t3-t2；Tn+1＝Tn+(Tn-Tn-1)＝t2+2*t4–3*t3。
在本实施例中，用计数脉冲表征脉冲的长度，由于每一个计数脉冲的脉宽是固定的，计数脉冲的个数乘以单个计数脉冲的脉宽等于一个完整或者部分脉冲的长度。
根据deltaP＝(tn1/Tm)+(Mn)+(tn2/Tn+1)，计算所述目标采样周期内的脉冲个数deltaP，所述目标采样周期的时间deltaT等于所述预设采样周期的时间。再根据前述计算结果，所述目标采样周期内的脉冲个数deltaP＝(t1/Tm)+(Mn)+[T-t4/(t2+2*t4–3*t3)]。
如图4所示，当所述目标采样周期内的脉冲个数等于2时，所述根据所述计数器，计算目标采样周期内的脉冲个数和所述目标采样周期的时间，包括：
根据所述计数器，获取所述目标采样周期内完整的脉冲个数Mn和所述目标采样周期的上一个采样周期的第四计数脉冲t0，以及计算得到所述目标采样周期内第一个非完整脉冲的长度tn1、所述目标采样周期内最后一个非完整脉冲的长度tn2、所述目标采样周期内最后一个完整脉冲的长度Tn、所述目标采样周期内倒数第二个完整脉冲的长度Tn-1以及所述目标采样周期内完整的脉冲个数Mn后一个脉冲的长度Tn+1。其中，tn1＝t3；tn2＝T-t4；Tn＝t4-t3；Tn-1＝Tm＝(t3+T-t0)；Tn+1＝Tn+(Tn-Tn-1)＝2t4–3t3-T+t0。
需要说明的是，当所述目标采样周期内的脉冲个数等于2时，仅关注最后一个脉冲即可，此时，所述目标采样周期内完整的脉冲个数Mn为1。根据deltaP＝(tn1/Tm)+(Mn)+(tn2/Tn+1)，计算所述目标采样周期内的脉冲个数deltaP，所述目标采样周期的时间deltaT等于所述预设采样周期的时间。再根据前述计算结果，所述目标采样周期内的脉冲个数deltaP＝[t3/(t3+T-t0)]+(Mn)+[T-t4/(2t4–3t3-T+t0)]。
如图5所示，当所述目标采样周期内的脉冲个数等于1时，所述根据所述计数器，计算目标采样周期内的脉冲个数和所述目标采样周期的时间，包括：
根据所述计数器，计算所述目标采样周期内的脉冲个数deltaP＝1，所述目标采样周期的时间deltaT等于所述第七计数脉冲t7减去所述第六计数脉冲t6。
可以理解，所述目标采样周期的时间deltaT为当前采样周期对应的时间，当第一不清零计数器408、第二不清零计数器409以及第三不清零计数器410滚动更新数值，只要关注当前采样周期最后一个脉冲的长度即可，当前采样周期最后一个脉冲的长度deltaT＝t7-t6。
当所述目标采样周期内所述完整的脉冲个数等于0时，所述方法还包括：设置脉冲标记和停止标记，当所述停止标记置为1时，则所述电机转速为0，当所述停止标记置为0时，则所述电机转速不为0；每当采样周期到来时，所述脉冲标记累计加1，每当所述目标采样周期内包括至少一个脉冲时，所述脉冲标记清0；检测所述脉冲标记的数值；若所述脉冲标记的数值大于预设阈值，则将所述停止标记置为1；若所述脉冲标记的数值小于预设阈值，则将所述停止标记置为0；根据v＝deltaP/deltaT，计算所述电机转速。
具体的，在本实施例中，所述脉冲标记用IntCount表示，所述停止标记用ZeroFlag表示，每当采样周期到来时，脉冲标记IntCount加1，每当所述目标采样周期内包括至少一个脉冲时，所述脉冲标记IntCount清0。设置预设阈值为10，若脉冲标记IntCount大于10，则表示超过连续的10个采样周期没有脉冲，此时，将停止标记ZeroFlag置为1，表示电机的转速为0。若停止标记ZeroFlag等于0，则根据v＝deltaP/deltaT，计算所述电机转速。
S105：根据目标采样周期内的脉冲个数和所述目标采样周期的时间，计算电机转速。
所述根据目标采样周期内的脉冲个数和所述目标采样周期的时间，计算电机转速，包括：根据v＝deltaP/deltaT，计算所述电机转速。
本发明实施例提供的电机低速测量方法通过获取测速编码器脉冲，以预设采样周期对所述测速编码器脉冲进行采样，根据目标采样周期内的脉冲个数，确定计数器，根据所述计数器，计算目标采样周期内的脉冲个数和所述目标采样周期的时间，根据目标采样周期内的脉冲个数和所述目标采样周期的时间，计算电机转速。本发明实现了超低速下的电机测速，提高了低速时的电机测速精度。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；在本发明的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本发明的不同方面的许多其它变化，为了简明，它们没有在细节中提供；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (10)
1.一种电机低速测量方法，其特征在于，包括：
获取测速编码器脉冲；以预设采样周期对所述测速编码器脉冲进行采样；
根据目标采样周期内的脉冲个数，确定计数器；
根据所述计数器，计算目标采样周期内的脉冲个数和所述目标采样周期的时间；
根据目标采样周期内的脉冲个数和所述目标采样周期的时间，计算电机转速。
2.根据权利要求1所述的方法，其特征在于，所述根据目标采样周期内的脉冲个数，确定计数器包括：
当所述目标采样周期内脉冲个数大于或等于2时，所述计数器包括时钟计数器、第一时间节点计数器、第二时间节点计数器、第三时间节点计数器以及第四时间节点计数器；
所述时钟计数器用于在第一个所述预设采样周期到达时触发清零，根据预设时钟频率触发脉冲计数，记录周期计数脉冲T；所述第一时间节点计数器用于在第一个预设采样周期到达时触发清零，到第一个跳变沿到来时停止计数，记录第一计数脉冲t1；所述第二时间节点计数器、第三时间节点计数器以及第四时间节点计数器用于每当有脉冲到来时更新数值，分别记录第二计数脉冲t2、第三计数脉冲t3以及第四计数脉冲t4；
其中，所述第二计数脉冲t2不大于所述第三计数脉冲t3，所述第三计数脉冲t3不大于所述第四计数脉冲t4，所述第四计数脉冲t4不大于所述周期计数脉冲T。
3.根据权利要求2所述的方法，其特征在于，
当所述目标采样周期内的脉冲个数不低于3时，所述根据所述计数器，计算目标采样周期内的脉冲个数和所述目标采样周期的时间，包括：
根据所述计数器，获取所述目标采样周期内完整的脉冲个数Mn与所述目标采样周期内完整的脉冲个数Mn前一个脉冲的长度Tm；以及，计算所述目标采样周期内第一个非完整脉冲的长度tn1、所述目标采样周期内最后一个非完整脉冲的长度tn2、所述目标采样周期内最后一个完整脉冲的长度Tn、所述目标采样周期内倒数第二个完整脉冲的长度Tn-1以及所述目标采样周期内完整的脉冲个数Mn后一个脉冲的长度Tn+1；
其中，tn1＝t1；tn2＝T-t4；Tn＝t4-t3；Tn-1＝t3-t2；Tn+1＝Tn+(Tn-Tn-1)＝t2+2*t4–3*t3；
根据deltaP＝(tn1/Tm)+(Mn)+(tn2/Tn+1)，计算所述目标采样周期内的脉冲个数deltaP，所述目标采样周期的时间deltaT等于所述预设采样周期的时间。
4.根据权利要求3所述的方法，其特征在于，所述根据目标采样周期内的脉冲个数和所述目标采样周期的时间，计算电机转速，包括：
根据v＝deltaP/deltaT，计算所述电机转速。
5.根据权利要求2所述的方法，其特征在于，
当所述目标采样周期内的脉冲个数等于2时，所述根据所述计数器，计算目标采样周期内的脉冲个数和所述目标采样周期的时间，包括：
根据所述计数器，获取所述目标采样周期内完整的脉冲个数Mn和所述目标采样周期的上一个采样周期的第四计数脉冲t0，以及计算得到所述目标采样周期内第一个非完整脉冲的长度tn1、所述目标采样周期内最后一个非完整脉冲的长度tn2、所述目标采样周期内最后一个完整脉冲的长度Tn、所述目标采样周期内倒数第二个完整脉冲的长度Tn-1以及所述目标采样周期内完整的脉冲个数Mn后一个脉冲的长度Tn+1；
其中，tn1＝t3；tn2＝T-t4；Tn＝t4-t3；Tn-1＝Tm＝(t3+T-t0)；Tn+1＝Tn+(Tn-Tn-1)＝2t4–3t3-T+t0；
根据deltaP＝(tn1/Tm)+(Mn)+(tn2/Tn+1)，计算所述目标采样周期内的脉冲个数deltaP，所述目标采样周期的时间deltaT等于所述预设采样周期的时间。
6.根据权利要求1所述的方法，其特征在于，所述根据目标采样周期内的脉冲个数，确定计数器包括：
当所述目标采样周期内脉冲个数小于2时，所述计数器包括时钟计数器、第一不清零计数器、第二不清零计数器以及第三不清零计数器；
所述第一不清零计数器、第二不清零计数器以及第三不清零计数器用于每当有脉冲到来时更新数值，分别记录第五计数脉冲t5、第六计数脉冲t6以及第七计数脉冲t7；
其中，所述第五计数脉冲t5不大于所述第六计数脉冲t6，所述第六计数脉冲t6不大于所述第七计数脉冲t7，所述第七计数脉冲t7不大于所述周期计数脉冲T。
7.根据权利要求6所述的方法，其特征在于，
当所述目标采样周期内的脉冲个数等于1时，所述根据所述计数器，计算目标采样周期内的脉冲个数和所述目标采样周期的时间，包括：
根据所述计数器，计算所述目标采样周期内的脉冲个数deltaP＝1，所述目标采样周期的时间deltaT等于所述第七计数脉冲t7减去所述第六计数脉冲t6。
8.根据权利要求7所述的方法，其特征在于，
当所述目标采样周期内所述完整的脉冲个数等于0时，所述方法还包括：
设置脉冲标记和停止标记，当所述停止标记置为1时，则所述电机转速为0，当所述停止标记置为0时，则所述电机转速不为0；
每当采样周期到来时，所述脉冲标记累计加1，每当所述目标采样周期内包括至少一个脉冲时，所述脉冲标记清0；
检测所述脉冲标记的数值；
若所述脉冲标记的数值大于预设阈值，则将所述停止标记置为1；
若所述脉冲标记的数值小于预设阈值，则将所述停止标记置为0；
根据v＝deltaP/deltaT，计算所述电机转速。
9.一种电机测速系统，其特征在于，包括：
电机；
测速编码器，与所述电机连接；
信号调理电路，与所述测速编码器连接；
FPGA模块，与所述信号调理电路连接，用于执行权利要求1-8任一项所述的方法。
10.根据权利要求9所述的系统，其特征在于，所述FPGA模块包括FPGA芯片、晶振、时钟计数器、第一时间节点计数器、第二时间节点计数器、第三时间节点计数器、第四时间节点计数器、第一不清零计数器、第二不清零计数器、第三不清零计数器以及控制器；
其中，所述FPGA芯片分别与所述信号调理电路、晶振、时钟计数器、第一时间节点计数器、第二时间节点计数器、第三时间节点计数器、第四时间节点计数器、第一不清零计数器、第二不清零计数器、第三不清零计数器以及控制器连接。
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