CN109672892A - 一种图像压缩装置、方法和fpga板卡 - Google Patents
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Abstract
本发明实施例公开了一种图像压缩装置、方法和FPGA板卡，仲裁模块与RISC‑V处理器具有通信连接，用于接收RISC‑V处理器传输的RGB编码图像；仲裁模块分别与存储模块以及图像处理模块连接，用于将接收的RGB编码图像传输至存储模块；图像处理模块与存储模块连接，用于从存储模块读取RGB编码图像，将RGB编码图像转换为JPEG编码图像，并将JPEG编码图像存储至存储模块，以便于后续可以直接获取到JPEG编码图像。通过在FPGA上设置图像压缩装置，实现了RISC‑V处理器的自主外设设计，利用RISC‑V处理器对FPGA上图像压缩装置的工作流程进行调控，在RISC‑V架构上实现了图像的压缩。
Description
技术领域
本发明涉及芯片设计技术领域，特别是涉及一种图像压缩装置、方法和FPGA板卡。
背景技术
在处理器领域，目前主流的架构为x86与ARM架构，经过几十年的发展，为了能够保持架构的向后兼容性以及现代处理器架构技术的不断发展成熟，现代的x86与ARM架构的架构极为冗长，其文档长达几百或数千页。
最近推出的RISC-V架构，不存在向后兼容的问题，并且由于计算机体系结构经过多年的发展已经成为比较成熟的技术。同时RISC-V完全开源，对于开发者可以节省高昂的授权费。目前RISC-V架构已经在全球范围内掀起了一场热潮。但是目前的RISC-V架构显示出现的图像是RGB编码图像，无法实现图像的压缩功能。
可见，如何在RISC-V架构上实现图像的压缩，是本领域技术人员亟待解决的问题。
发明内容
本发明实施例的目的是提供一种图像压缩装置、方法和FPGA板卡，可以在RISC-V架构上实现图像的压缩。
为解决上述技术问题，本发明实施例提供一种图像压缩装置，应用于FPGA，所述装置包括仲裁模块、存储模块和图像处理模块；
所述仲裁模块与RISC-V处理器具有通信连接，用于接收所述RISC-V处理器传输的RGB编码图像；
所述仲裁模块分别与所述存储模块以及所述图像处理模块连接，用于将接收的RGB编码图像传输至所述存储模块；
所述图像处理模块与所述存储模块连接，用于从所述存储模块读取RGB编码图像，将所述RGB编码图像转换成JPEG编码图像，并将所述JPEG编码图像存储至所述存储模块。
可选的，所述图像处理模块包括转换子模块和JPEG处理子模块；
所述转换子模块，用于从所述存储模块读取RGB编码图像，将所述RGB编码图像转换为YUV编码图像，并将所述YUV编码图像按照JPEG编码格式要求传输至所述JPEG处理子模块；
所述JPEG处理子模块与所述存储模块连接，用于将YUV编码图像进行压缩处理得到JPEG编码图像，并将所述JPEG编码图像存储至所述存储模块。
可选的，所述存储模块包括RGB存储子模块和JPEG存储子模块；
所述RGB存储子模块分别与所述仲裁模块以及所述转换子模块连接，用于存储所述仲裁模块传输的RGB编码图像；
所述JPEG存储子模块分别与所述仲裁模块以及所述JPEG处理子模块连接，用于存储所述JPEG处理子模块传输的JPEG编码图像。
可选的，所述RGB存储子模块通过AXI总线分别与所述仲裁模块以及所述转换子模块连接；
所述JPEG存储子模块通过AXI总线与所述仲裁模块连接，并通过AHB2AXI与所述JPEG处理子模块连接。
可选的，所述仲裁模块通过AXI接口实现与RISC-V处理器的通信。
可选的，所述仲裁模块与上位机具有通信连接，用于当接收到上位机发送的图像获取请求时，从所述存储模块读取所述JPEG编码图像，并将所述JPEG编码图像传输至所述上位机。
本发明实施例还提供了一种图像压缩方法，应用于FPGA，所述方法包括：
接收RISC-V处理器传输的RGB编码图像；
将所述RGB编码图像存储至第一预设位置；
从所述第一预设位置读取所述RGB编码图像，将所述RGB编码图像转换成JPEG编码图像；
将所述JPEG编码图像存储至第二预设位置。
可选的，所述将所述RGB编码图像转换成JPEG编码图像包括：
将所述RGB编码图像转换为YUV编码图像；
将所述YUV编码图像进行压缩处理得到JPEG编码图像。
可选的，在所述将所述JPEG编码图像存储至第二预设位置之后还包括：
当接收到上位机发送的图像获取请求时，从所述第二预设位置读取所述JPEG编码图像，并将所述JPEG编码图像传输至所述上位机。
本发明实施例还提供了一种FPGA板卡，包括上述的图像压缩装置。
由上述技术方案可以看出，在FPGA上设置仲裁模块、存储模块和图像处理模块；图像处理模块可以用于对图像进行压缩处理得到JPEG编码图像。为了实现图像处理模块与RISC-V处理器之间的通信，在FPGA上设置了与RISC-V处理器具有通信连接的仲裁模块，用于接收RISC-V处理器传输的RGB编码图像；仲裁模块分别与存储模块以及图像处理模块连接，用于将接收的RGB编码图像传输至存储模块；图像处理模块与存储模块连接，用于从存储模块读取RGB编码图像，将RGB编码图像转换为JPEG编码图像，并将JPEG编码图像存储至存储模块，以便于后续可以直接获取到JPEG编码图像。通过在FPGA上设置图像压缩装置，实现了RISC-V处理器的自主外设设计，利用RISC-V处理器对FPGA上图像压缩装置的工作流程进行调控，在RISC-V架构上实现了图像的压缩。
附图说明
为了更清楚地说明本发明实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种图像压缩装置的结构示意图；
图2为本发明实施例提供的一种设置有图像压缩装置的FPGA的结构示意图；
图3为本发明实施例提供的一种图像压缩方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护范围。
为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。
接下来，详细介绍本发明实施例所提供的一种图像压缩装置。图1为本发明实施例提供的一种图像压缩装置的结构示意图，应用于FPGA，该装置包括仲裁模块1、存储模块2和图像处理模块3。
图像处理模块3可以用于对图像进行压缩处理得到JPEG编码图像。图像处理模块3属于主控端(master)，RISC-V处理器也为master，二者不可以直接通信，因此，在本发明实施例中，通过在图像处理模块3的外围封装仲裁模块1和存储模块2来实现图像处理模块3和RISC-V处理器之间的通信。
仲裁模块1与RISC-V处理器具有通信连接，用于接收RISC-V处理器传输的RGB编码图像。
RISC-V处理器预留的外设接口为AXI slave接口，因此在本发明实施例中，可以将图像压缩装置封装成AXI接口，仲裁模块1通过AXI接口实现与RISC-V处理器的通信。
仲裁模块1分别与存储模块2以及图像处理模块3连接，当仲裁模块1接收到RISC-V处理器传输的RGB编码图像后，便可以将该RGB编码图像传输至存储模块2。
图像处理模块3与存储模块2连接，用于从存储模块2读取RGB编码图像，将RGB编码图像转换成JPEG编码图像，并将JPEG编码图像存储至存储模块2。
仲裁模块1与上位机具有通信连接，用于当接收到上位机发送的图像获取请求时，从存储模块2读取JPEG编码图像，并将JPEG编码图像传输至上位机。
考虑到在实际应用中，可能会出现仲裁模块1接收到上位机发送的图像获取请求时，存储模块2中不存在JPEG编码图像的情况，出现该种情况的原因可能是图像处理模块3正在对RGB编码图像进行处理。图像处理模块3与仲裁模块1直接连接，在具体实现中，仲裁模块1可以直接访问图像处理模块3，相应的，图像处理模块3可以将得到的JPEG编码图像传输给仲裁模块1，以便于仲裁模块1将获取的JPEG编码图像传输给上位机。
JPEG IP属于比较成熟的技术，其可以将YUV编码图像转化成JPEG编码图像，因此，在本发明实施例中，可以将JPEG IP作为图像处理模块3的子模块。由于RISC-V处理器传输至仲裁模块1的图像属于RGB编码图像，因此，在利用JPEG IP对图像进行压缩处理时，需要先将RGB编码图像转换为YUV编码图像，因此，在本发明实施例中，可以将实现RGB编码图像到YUV编码图像转化的程序代码封装至图像处理模块3中，以便于实现图像编码模式的转换。
为了便于描述，在本发明实施例中，可以将用于实现RGB编码图像到YUV编码图像转化的模块称作转换子模块31，将JPEG IP称作JPEG处理子模块32。
通过转换子模块31和JPEG处理子模块32的结合，可以实现RGB编码图像转换成JPEG编码图像，在具体实现中，转换子模块31，用于从存储模块2读取RGB编码图像，将RGB编码图像转换为YUV编码图像，并将YUV编码图像按照JPEG编码格式要求传输至JPEG处理子模块32；JPEG处理子模块32与存储模块2连接，用于将YUV编码图像进行压缩处理得到JPEG编码图像，并将JPEG编码图像存储至存储模块2。
考虑到存储模块2需要存储RGB编码图像和JPEG编码图像这两种类型的图像，为了实现不同编码类型图像的有序管理，在本发明实施例中，可以设置两个存储模块，即RGB存储子模块21和JPEG存储子模块22。
其中，RGB存储子模块21分别与仲裁模块1以及转换子模块31连接，用于存储仲裁模块1传输的RGB编码图像；JPEG存储子模块22分别与仲裁模块1以及JPEG处理子模块32连接，用于存储JPEG处理子模块32传输的JPEG编码图像。
在本发明实施例中，可以根据各模块之间所需传输的图像信息的类型，选择相适应的总线，从而提升图像传输的效率。
在具体实现中，RGB存储子模块21可以通过AXI总线分别与仲裁模块1以及转换子模块31连接；JPEG存储子模块22通过AXI总线与仲裁模块1连接，并通过AHB2AXI与JPEG处理子模块32连接。
在本发明实施例中，可以将上述的图像压缩装置内置于FPGA板卡中，以实现RISC-V处理器的片内外设。该外设功能是可以将RGB编码的图片经过压缩处理，转变为JPEG格式的图片输出。
如图2所示为本发明实施例提供的一种设置有图像压缩装置的FPGA的结构示意图，FPGA通过通用异步收发传输器(Universal Asynchronous Receiver/Transmitter，UART)实现与上位机的通信。RISC-V处理器输出的是RGB编码图像，在本发明实施例中，通过将RGB编码图像转换成JPEG编码图像，从而实现对RGB编码图像的压缩处理。RISC-V处理器可以通过ICB总线向仲裁模块1传输RGB编码图像，其中，ICB2AXI表示ICB slave到AXImaster接口协议的转换；AHB2AXI表示AHB slave到AXI master接口协议的转换；AXI2AHB表示AXI slave到AHB master接口协议的转换。仲裁模块1可以将接收到的RGB编码图像存储至RGB存储子模块21中，转换子单元31可以从RGB存储子模块21中读取RGB编码图像，并将读取到的RGB编码图像转换成YUV编码图像。JPEG处理子模块32可以对YUV编码图像进行压缩处理，得到JPEG编码图像，并将该JPEG编码图像存储至JPEG存储子模块22中，当上位机需要获取图像时，仲裁模块1可以直接从JPEG存储子模块22中读取JPEG编码图像，并其传输至上位机。
由上述技术方案可以看出，在FPGA上设置仲裁模块、存储模块和图像处理模块；图像处理模块可以用于对图像进行压缩处理得到JPEG编码图像。为了实现图像处理模块与RISC-V处理器之间的通信，在FPGA上设置了与RISC-V处理器具有通信连接的仲裁模块，用于接收RISC-V处理器传输的RGB编码图像；仲裁模块分别与存储模块以及图像处理模块连接，用于将接收的RGB编码图像传输至存储模块；图像处理模块与存储模块连接，用于从存储模块读取RGB编码图像，将RGB编码图像转换为JPEG编码图像，并将JPEG编码图像存储至存储模块，以便于后续可以直接获取到JPEG编码图像。通过在FPGA上设置图像压缩装置，实现了RISC-V处理器的自主外设设计，利用RISC-V处理器对FPGA上图像压缩装置的工作流程进行调控，在RISC-V架构上实现了图像的压缩。
如图3所示为本发明实施例提供的一种图像压缩方法的流程图，应用于FPGA，方法包括：
S301：接收RISC-V处理器传输的RGB编码图像。
S302：将RGB编码图像存储至第一预设位置。
S303：从第一预设位置读取RGB编码图像，将RGB编码图像转换成JPEG编码图像。
在具体实现中，可以先将RGB编码图像转换为YUV编码图像；利用现有技术中较为成熟的JPEG IP将YUV编码图像进行压缩处理得到JPEG编码图像。
S304：将JPEG编码图像存储至第二预设位置。
当接收到上位机发送的图像获取请求时，从第二预设位置读取JPEG编码图像，并将JPEG编码图像传输至上位机。
在本发明实施例中，通过在RISC-V处理器上采用片内外设的方式，实现图像的压缩，因此，需要在FPGA上预先设定好用于存储RGB编码图像和JPEG编码图像的存储空间。为了便于区分，在本发明实施例中可以将用于存储RGB编码图像的存储空间称作第一预设位置；将用于存储JPEG编码图像的存储空间称作第二预设位置。
其中，第一预设位置和第二预设位置可以相同，也可以不同。
在本发明实施例中，为了便于对不同编码类型图像的管理，可以预先设定不同的存储位置，用于存储不同类型编码的图像。
图3所对应实施例中特征的说明可以参见图1和图2所对应实施例的相关说明，这里不再一一赘述。
由上述技术方案可以看出，接收RISC-V处理器传输的RGB编码图像；将RGB编码图像存储至第一预设位置；从第一预设位置读取RGB编码图像，将RGB编码图像转换成JPEG编码图像，并将JPEG编码图像存储至第二预设位置，以便于后续可以直接调用JPEG图像。通过将实现图像压缩方法所对应的程序代码固化到FPGA上，实现了RISC-V处理器的自主外设设计，利用RISC-V处理器对FPGA上图像压缩装置的工作流程进行调控，在RISC-V架构上实现了图像的压缩。
以上对本发明实施例所提供的一种图像压缩装置、方法和FPGA板卡进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的方法而言，由于其与实施例公开的装置相对应，所以描述的比较简单，相关之处参见装置部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
Claims (10)
1.一种图像压缩装置，其特征在于，应用于FPGA，所述装置包括仲裁模块、存储模块和图像处理模块；
所述仲裁模块与RISC-V处理器具有通信连接，用于接收所述RISC-V处理器传输的RGB编码图像；
所述仲裁模块分别与所述存储模块以及所述图像处理模块连接，用于将接收的RGB编码图像传输至所述存储模块；
所述图像处理模块与所述存储模块连接，用于从所述存储模块读取RGB编码图像，将所述RGB编码图像转换成JPEG编码图像，并将所述JPEG编码图像存储至所述存储模块。
2.根据权利要求1所述的装置，其特征在于，所述图像处理模块包括转换子模块和JPEG处理子模块；
所述转换子模块，用于从所述存储模块读取RGB编码图像，将所述RGB编码图像转换为YUV编码图像，并将所述YUV编码图像按照JPEG编码格式要求传输至所述JPEG处理子模块；
所述JPEG处理子模块与所述存储模块连接，用于将YUV编码图像进行压缩处理得到JPEG编码图像，并将所述JPEG编码图像存储至所述存储模块。
3.根据权利要求2所述的装置，其特征在于，所述存储模块包括RGB存储子模块和JPEG存储子模块；
所述RGB存储子模块分别与所述仲裁模块以及所述转换子模块连接，用于存储所述仲裁模块传输的RGB编码图像；
所述JPEG存储子模块分别与所述仲裁模块以及所述JPEG处理子模块连接，用于存储所述JPEG处理子模块传输的JPEG编码图像。
4.根据权利要求3所述的装置，其特征在于，所述RGB存储子模块通过AXI总线分别与所述仲裁模块以及所述转换子模块连接；
所述JPEG存储子模块通过AXI总线与所述仲裁模块连接，并通过AHB2AXI与所述JPEG处理子模块连接。
5.根据权利要求1所述的装置，其特征在于，所述仲裁模块通过AXI接口实现与RISC-V处理器的通信。
6.根据权利要求1-5任意一项所述的装置，其特征在于，所述仲裁模块与上位机具有通信连接，用于当接收到上位机发送的图像获取请求时，从所述存储模块读取所述JPEG编码图像，并将所述JPEG编码图像传输至所述上位机。
7.一种图像压缩方法，其特征在于，应用于FPGA，所述方法包括：
接收RISC-V处理器传输的RGB编码图像；
将所述RGB编码图像存储至第一预设位置；
从所述第一预设位置读取所述RGB编码图像，将所述RGB编码图像转换成JPEG编码图像；
将所述JPEG编码图像存储至第二预设位置。
8.根据权利要求7所述的方法，其特征在于，所述将所述RGB编码图像转换成JPEG编码图像包括：
将所述RGB编码图像转换为YUV编码图像；
将所述YUV编码图像进行压缩处理得到JPEG编码图像。
9.根据权利要求7或8所述的方法，其特征在于，在所述将所述JPEG编码图像存储至第二预设位置之后还包括：
当接收到上位机发送的图像获取请求时，从所述第二预设位置读取所述JPEG编码图像，并将所述JPEG编码图像传输至所述上位机。
10.一种FPGA板卡，其特征在于，包括如权利要求1至6任意一项所述的图像压缩装置。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20190423 |