CN109788293A - 一种视频编解码系统和方法 - Google Patents

Abstract

本发明实施例公开了一种视频编解码系统和方法，包括ARM处理器以及与ARM处理器具有通信连接的FPGA可编程逻辑器；ARM处理器依据视频流的状态信息以及接收的指令信息，对视频流进行预处理，并向FPGA可编程逻辑器发送相应的命令信息；FPGA可编程逻辑器，用于根据接收到的命令信息，对预处理后的视频流进行相应的编码或解码处理。视频编解码系统作为软硬件协同的异构系统，其中ARM处理器系统主要完成软件处理功能，保证编解码系统的实时处理能力；FPGA可编程逻辑器主要完成硬件处理功能，保证视频流编解码复杂算法的实现。通过这种SOC系统处理的方式，可以高效的完成视频编解码处理。

Description

一种视频编解码系统和方法

技术领域

本发明涉及视频处理技术领域，特别是涉及一种视频编解码系统和方法。

背景技术

随着当代科学技术的不断发展，视频编解码技术也在不断的改进。随着视频清晰度不断提升，视频数据量不断增大，编码压缩率也需要不断提升。另外直播行业的迅速发展，也要求编码技术需要满足各种视频场合，能有更高的灵活性。

由于对视频编码要求不断提升，目前H.265格式的新一代视频压缩标准就在迅速普及中，其实现手段主要是通过纯软件编解码，但是纯软件编解码的效率不高，往往不能满足编解码要求较高的视频场合。

可见，如何提升视频编解码的处理效率，是本领域技术人员亟待解决的问题。

发明内容

本发明实施例的目的是提供一种视频编解码系统和方法，可以提升视频编解码的处理效率。

为解决上述技术问题，本发明实施例提供一种视频编解码系统，包括ARM处理器以及与所述ARM处理器具有通信连接的FPGA可编程逻辑器；

所述ARM处理器，用于依据视频流的状态信息以及接收的指令信息，对所述视频流进行预处理，并向所述FPGA可编程逻辑器发送相应的命令信息；

所述FPGA可编程逻辑器，用于根据接收到的所述ARM处理器传输的命令信息，对预处理后的视频流进行相应的编码或解码处理。

可选的，所述ARM处理器具体用于当获取到待处理的视频流时，对所述待处理的视频流的片头信息进行解析，得到待解码视频流，并向所述FPGA可编程逻辑器发送解码命令；

相应的，所述FPGA可编程逻辑器具体用于当接收到所述解码命令时，调用预先设定的解码程序对所述待解码视频流进行解码，得到可播放视频流，并将所述可播放视频流保存至预设存储位置。

可选的，所述ARM处理器具体用于当接收到终端传输的视频传输指令时，向所述FPGA可编程逻辑器发送编码命令；当接收到所述FPGA可编程逻辑器反馈的已编码视频流时，则对所述已编码视频流添加相应的片头信息，并将添加有片头信息的已编码视频流传输至所述终端；

相应的，所述FPGA可编程逻辑器具体用于当接收到所述编码命令时，调用预先设定的编码程序对所述可播放视频流进行编码，并将得到的已编码视频流传输至所述ARM处理器。

可选的，所述ARM处理器还用于当接收到视频播放指令时，则从所述预设存储位置获取所述可播放视频流进行播放。

可选的，所述ARM处理器在得到所述待解码视频流之后，还用于将所述待解码视频流存储至预先设定的缓存区域；当接收到所述FPGA可编程逻辑器传输的视频流获取请求时，则从所述缓存区域读取所述待解码视频流，并将所述待解码视频流传输至所述FPGA可编程逻辑器；

相应的，所述FPGA可编程逻辑器用于当接收到所述ARM处理器传输的解码命令时，向所述ARM处理器发送视频流获取请求。

可选的，所述预先设定的解码程序和所述编码程序均采用RTL代码。

可选的，所述ARM处理器与所述FPGA可编程逻辑器通过AXI总线连接。

本发明实施例还提供了一种视频编解码方法，适用于FPGA可编程逻辑器，所述方法包括：

接收ARM处理器传输的命令信息；

根据所述命令信息，对预处理后的视频流进行相应的编码或解码处理。

可选的，所述根据所述命令信息，对预处理后的视频流进行相应的编码或解码处理包括：

当接收到解码命令时，调用预先设定的解码程序对待解码视频流进行解码，得到可播放视频流，并将所述可播放视频流保存至预设存储位置。

可选的，所述根据所述命令信息，对预处理后的视频流进行相应的编码或解码处理包括：

当接收到编码命令时，调用预先设定的编码程序对所述可播放视频流进行编码，并将得到的已编码视频流传输至所述ARM处理器。

由上述技术方案可以看出，视频编解码系统包括ARM处理器以及与ARM处理器具有通信连接的FPGA可编程逻辑器；ARM处理器依据视频流的状态信息以及接收的指令信息，对视频流进行预处理，并向FPGA可编程逻辑器发送相应的命令信息；FPGA可编程逻辑器，用于根据接收到的命令信息，对预处理后的视频流进行相应的编码或解码处理。视频编解码系统作为软硬件协同的异构系统，其中ARM处理器系统主要完成软件处理功能，保证编解码系统的实时处理能力；FPGA可编程逻辑器主要完成硬件处理功能，保证视频流编解码复杂算法的实现。通过这种SOC系统处理的方式，可以高效的完成视频编解码处理。

附图说明

为了更清楚地说明本发明实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种视频编解码系统的结构示意图；

图2为本发明实施例提供的一种视频编解码系统的整体架构图；

图3为本发明实施例提供的一种视频编解码方法的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护范围。

为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。

接下来，详细介绍本发明实施例所提供的一种视频编解码系统。图1为本发明实施例提供的一种视频编解码系统10的结构示意图，该系统包括ARM处理器11以及与ARM处理器11具有通信连接的FPGA可编程逻辑器12。

在具体实现中，可以将ARM处理器11和FPGA可编程逻辑器12通过AXI总线连接，以实现实时的通信交互和数据传输。

ARM处理器11，用于依据视频流的状态信息以及接收的指令信息，对视频流进行预处理，并向FPGA可编程逻辑器12发送相应的命令信息；FPGA可编程逻辑器12，用于根据接收到的ARM处理器11传输的命令信息，对预处理后的视频流进行相应的编码或解码处理。

视频流的状态信息可以包括视频流为待解码视频流或者视频流为待编码视频流。指令信息可以是用户通过终端向视频编解码系统10传输的指令。

视频流的处理过程可以包括视频流的编码处理和视频流的解码处理。

在视频流解码阶段，终端可以向视频编解码系统10传输待处理的视频流数据，ARM处理器11接收到待处理的视频流时，可以对待处理的视频流的片头信息进行解析，得到待解码视频流，并向FPGA可编程逻辑器12发送解码命令。

相应的，FPGA可编程逻辑器12接收到解码命令时，调用预先设定的解码程序对待解码视频流进行解码，得到可播放视频流，并将可播放视频流保存至预设存储位置。

片头信息可以包括序列信息和视频参数信息等。

对待处理的视频流的片头信息进行解析是指将待处理视频流中提取出待解码视频流。利用ARM处理器11进行实时处理，将解析后得到的待解码视频流存入预先定义好的结构体内，以便于后续的调用。

在具体实现中，可以通过在ARM处理器11下编写C或C++包头解析应用程序。

在本发明实施例中均以H.265格式的视频流为例展开介绍，在具体实现中，可以依照H.265格式编写相应RTL代码实现解码功能。同样，也可以采用FPGA厂商的IP核实现解码功能。视频流的编码过程属于解码过程的相反功能，实现方法类似，在此不再赘述。

FPGA可编程逻辑器12对H.265格式的待解码视频流解码的主要处理过程包括嫡解码、反量化反变换、帧内帧间预测等，这些过程的实现算法复杂、逻辑量大，利用FPGA可编程逻辑器12可以高效并行处理。

在视频流编码阶段，终端可以向视频编解码系统10传输视频传输指令，此时视频编解码系统10需要向终端传输编码后的视频流。ARM处理器11接收到终端传输的视频传输指令时，可以向FPGA可编程逻辑器12发送编码命令。相应的，FPGA可编程逻辑器12接收到编码命令时，调用预先设定的编码程序对可播放视频流进行编码，并将得到的已编码视频流传输至ARM处理器11。ARM处理器11接收到FPGA可编程逻辑器12反馈的已编码视频流时，则对已编码视频流添加相应的片头信息，并将添加有片头信息的已编码视频流传输至终端。

其中，添加片头信息是在编码后的视频流添加片头信息，主要包含序列信息及视频参数信息等。此部分功能与包头解析是相反过程，同样可以通过在ARM处理器11下编写C或C++包头添加应用程序，利用ARM处理器11进行实时处理。

由上述技术方案可以看出，视频编解码系统包括ARM处理器以及与ARM处理器具有通信连接的FPGA可编程逻辑器；ARM处理器依据视频流的状态信息以及接收的指令信息，对视频流进行预处理，并向FPGA可编程逻辑器发送相应的命令信息；FPGA可编程逻辑器，用于根据接收到的命令信息，对预处理后的视频流进行相应的编码或解码处理。视频编解码系统作为软硬件协同的异构系统，其中ARM处理器系统主要完成软件处理功能，保证编解码系统的实时处理能力；FPGA可编程逻辑器主要完成硬件处理功能，保证视频流编解码复杂算法的实现。通过这种SOC系统处理的方式，可以高效的完成视频编解码处理。

在本发明实施例中，视频编解码系统10的适用场景主要有两方面，一方面是接收网络传输的视频流，对该视频流进行解码操作后，供本地视频播放；另一方面是对本地视频流进行编码压缩后，通过网络发送至终端。

由上述介绍可知，当FPGA可编程逻辑器12对待解码视频流进行解码，得到可播放视频流之后，会将可播放视频流保存至预设存储位置。

保存至预设存储位置的可播放视频流可以看作是本地视频流。

当本地用户需要观看本地视频流时，则可以通过视频编解码系统10的用户界面选定所需播放的本地视频流，相应的，当ARM处理器11接收到视频播放指令时，则可以从预设存储位置获取可播放视频流进行播放。

考虑到预设存储位置存储的本地视频流的个数可能有多个，为了便于区分不同的本地视频流，可以对每个本地视频流设置标识信息。相应的，在视频播放指令中可以携带有标识信息，以便于ARM处理器11可以获取相应的可播放视频流。

在实际应用中是由FPGA可编程逻辑器12将得到的可播放视频流保存至预设存储位置，相应的，ARM处理器11可以向FPGA可编程逻辑器12发送携带有视频标识的视频流获取命令，此时FPGA可编程逻辑器12可以从预设存储位置读取相应的可播放视频流传输给ARM处理器11。

通过设置本地播放功能，实现了本地用户对可播放视频流的直接查看。

在本发明实施例中，ARM处理器11接收到的视频流可以有多个，为了实现对多个视频流的有序管理，可以在ARM处理器11设置缓存区域。缓存区域既可以缓存待解码视频流，也可以缓存FPGA可编程逻辑器12传输的已编码视频流。

在实际应用中，ARM处理器11对接收到的视频流进行包头解析之后，可以直接将得到的待解码视频流传输给FPGA可编程逻辑器12，以便于FPGA可编程逻辑器12对待解码视频流进行解码处理。

当设置有缓存区域后，ARM处理器11在得到待解码视频流之后，可以将待解码视频流存储至预先设定的缓存区域，并向FPGA可编程逻辑器12发送解码命令。

相应的，FPGA可编程逻辑器12接收到ARM处理器11传输的解码命令时，向ARM处理器11发送视频流获取请求。ARM处理器11接收到FPGA可编程逻辑器12传输的视频流获取请求时，则从缓存区域读取待解码视频流，并将待解码视频流传输至FPGA可编程逻辑器12。

通过在ARM处理器中设置缓存区域，可以有效的避免视频流数据的丢失，并且保证了视频流的有序管理。此外ARM处理器在接收到FPGA可编程逻辑器传输的视频流获取请求时，才向FPGA可编程逻辑器传输待解码视频流，可以进一步确保FPGA可编程逻辑器的正常工作。

为了更加清楚的了解视频编解码系统10中ARM处理器11以及FPGA可编程逻辑器12的交互流程，可以将ARM处理器11所实现的各项功能进行模块划分，结合上述ARM处理器11所具有的功能，图2所示，ARM处理器11包括包头解析、包头添加、缓存区域、AXI接口和控制模块，其中，控制模块用于控制整个视频编解码系统10的整体运作。FPGA可编程逻辑器12包括AXI接口、解码模块、编码模块、中断模块和预设存储位置。FPGA可编程逻辑器12对视频流的编解码处理，可以通过触发中断模块实现。两个AXI接口之间可以通过AXI总线连接。

如图3所示为本发明实施例提供的一种视频编解码方法，适用于FPGA可编程逻辑器，该方法包括：

S301：接收ARM处理器传输的命令信息。

ARM处理器和FPGA可编程逻辑器可以通过AXI总线实现实时的通信交互和数据传输。

S302：根据命令信息，对预处理后的视频流进行相应的编码或解码处理。

命令信息可以包括对视频流进行解码操作或者是编码操作。

预处理可以是ARM处理器对视频流进行包头解析，当需要对视频流进行解析处理时，ARM处理器可以先对接收到的视频流进行包头解析，从视频流提取出待解码视频流。

在视频流编码阶段，并不涉及视频流的预处理，ARM处理器是在接收到FPGA可编程逻辑器反馈的已编码视频流时，对该已编码视频流添加包头信息。

当接收到解码命令时，则说明需要对视频流进行解码操作时，ARM处理器可以在命令信息中携带待解码视频流传输给FPGA可编程逻辑器，也可以在发送解码命令之前，单独向FPGA可编程逻辑器传输待解码视频流。此时FPGA可编程逻辑器当接收到解码命令时，调用预先设定的解码程序对待解码视频流进行解码，得到可播放视频流，并将可播放视频流保存至预设存储位置。

当接收到编码命令时，则说明需要对视频流进行编码操作时，此时在FPGA可编程逻辑器中存在有可播放视频流，FPGA可编程逻辑器可以直接调用预先设定的编码程序对可播放视频流进行编码，并将得到的已编码视频流传输至ARM处理器。

图3所对应实施例中特征的说明可以参见图1和图2所对应实施例的相关说明，这里不再一一赘述。

由上述技术方案可以看出，由于FPGA可编程逻辑可以实现对数据信息的高效并行处理，通过利用FPGA可编程逻辑器实现对视频流的编解码处理，有效的提升了视频编解码的处理效率。FPGA可编程逻辑主要完成硬件处理功能，保证了编解码复杂算法的顺利实现。

以上对本发明实施例所提供的一种视频编解码系统和方法进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的方法而言，由于其与实施例公开的系统相对应，所以描述的比较简单，相关之处参见系统部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

Claims (10)

1.一种视频编解码系统，其特征在于，包括ARM处理器以及与所述ARM处理器具有通信连接的FPGA可编程逻辑器；

所述ARM处理器，用于依据视频流的状态信息以及接收的指令信息，对所述视频流进行预处理，并向所述FPGA可编程逻辑器发送相应的命令信息；

所述FPGA可编程逻辑器，用于根据接收到的所述ARM处理器传输的命令信息，对预处理后的视频流进行相应的编码或解码处理。

2.根据权利要求1所述的系统，其特征在于，所述ARM处理器具体用于当获取到待处理的视频流时，对所述待处理的视频流的片头信息进行解析，得到待解码视频流，并向所述FPGA可编程逻辑器发送解码命令；

相应的，所述FPGA可编程逻辑器具体用于当接收到所述解码命令时，调用预先设定的解码程序对所述待解码视频流进行解码，得到可播放视频流，并将所述可播放视频流保存至预设存储位置。

3.根据权利要求2所述的系统，其特征在于，所述ARM处理器具体用于当接收到终端传输的视频传输指令时，向所述FPGA可编程逻辑器发送编码命令；当接收到所述FPGA可编程逻辑器反馈的已编码视频流时，则对所述已编码视频流添加相应的片头信息，并将添加有片头信息的已编码视频流传输至所述终端；

相应的，所述FPGA可编程逻辑器具体用于当接收到所述编码命令时，调用预先设定的编码程序对所述可播放视频流进行编码，并将得到的已编码视频流传输至所述ARM处理器。

4.根据权利要求2所述的系统，其特征在于，所述ARM处理器还用于当接收到视频播放指令时，则从所述预设存储位置获取所述可播放视频流进行播放。

5.根据权利要求2所述的系统，其特征在于，所述ARM处理器在得到所述待解码视频流之后，还用于将所述待解码视频流存储至预先设定的缓存区域；当接收到所述FPGA可编程逻辑器传输的视频流获取请求时，则从所述缓存区域读取所述待解码视频流，并将所述待解码视频流传输至所述FPGA可编程逻辑器；

相应的，所述FPGA可编程逻辑器用于当接收到所述ARM处理器传输的解码命令时，向所述ARM处理器发送视频流获取请求。

6.根据权利要求3所述的系统，其特征在于，所述预先设定的解码程序和所述编码程序均采用RTL代码。

7.根据权利要求1-6任意一项所述的系统，其特征在于，所述ARM处理器与所述FPGA可编程逻辑器通过AXI总线连接。

8.一种视频编解码方法，其特征在于，适用于FPGA可编程逻辑器，所述方法包括：

接收ARM处理器传输的命令信息；

根据所述命令信息，对预处理后的视频流进行相应的编码或解码处理。

9.根据权利要求8所述的方法，其特征在于，所述根据所述命令信息，对预处理后的视频流进行相应的编码或解码处理包括：

当接收到解码命令时，调用预先设定的解码程序对待解码视频流进行解码，得到可播放视频流，并将所述可播放视频流保存至预设存储位置。

10.根据权利要求9所述的方法，其特征在于，所述根据所述命令信息，对预处理后的视频流进行相应的编码或解码处理包括：

当接收到编码命令时，调用预先设定的编码程序对所述可播放视频流进行编码，并将得到的已编码视频流传输至所述ARM处理器。