CN109656863A - 一种高带宽的mipi数据处理接口电路 - Google Patents

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Abstract

一种高带宽的MIPI数据处理接口电路，其包括四通道数据输入模块、数据处理接口模块和MIPI传输模块。本发明采用优化的像素数据处理方式，降低输入时钟频率，将传统的MIPI接口内部的像素数据打包、多个物理通道数据合并以及数据缓存都放到该高带宽的MIPI数据处理接口电路中进行预先处理，其可以使像素数据在MIPI内部不再需要打包和缓存数据，只需要按时序发送即可，从而使像素数据处理的变得简便和高效。

Description

一种高带宽的MIPI数据处理接口电路
技术领域
本发明涉及数字电路设计领域，尤其涉及一种高带宽的MIPI数据处理接口电路。
背景技术
MIPI联盟，即移动产业处理器接口(Mobile Industry Processor Interface简称MIPI)联盟。MIPI(移动产业处理器接口)是MIPI联盟发起的为移动应用处理器制定的开放标准和一个规范。
也就是说，MIPI不只是一个联盟也是一套接口协议规范的名称。它下辖不同的工作组(Work Group)，以满足移动终端各个子系统的不同需求。不同的工作组负责制定具体的协议，并分别针对不同的硬件设备定义了一套移动设备内部接口标准，比如摄像头串行接口CSI、显示串行接口DSI、射频接口DigRF等。
本领域技术人员清楚，RAW图像(RAW Image Format)就是CMOS或者CCD图像感应器将捕捉到的光源信号转化为数字信号的原始数据。RAW文件是一种记录了数码相机传感器的原始信息，同时记录了由相机拍摄所产生的一些元数据(Metadata，如ISO的设置、快门速度、光圈值、白平衡等)的文件。RAW是未经处理、也未经压缩的格式，可以把RAW概念化为“原始图像编码数据”或更形象的称为“数字底片”。
根据接口协议介绍，MIPI输出最高可支持四条通道，每个通道发送的比特率可达1.5Gbps。想要支持四条通道输出，输出带宽也要达到6Gbit/s。对于RAW8的数据类型，输入时钟频率就必须达到750Mhz；这么高的时钟频率对于很多芯片工艺是很难达到的。
并且，目前MIPI很多的应用在一帧数据传输过程中，其数据类型是会改变的。如果想要最后串行输出像素数据的带宽相同，就必须要求针对不同像素数据类型的时钟频率进行特殊设计。
发明内容
本发明为了克服上述现有技术存在的缺陷，提供一种高带宽的MIPI数据处理接口电路，采用该MIPI数据处理接口电路，可以在数字电路设计中，降低输入时钟频率，并兼容更多数据类型，同时优化数据处理。
本发明提供一种高带宽的MIPI数据处理接口电路，包括四通道数据输入模块、数据处理接口模块和MIPI传输模块；
所述四通道数据输入模块通过四个物理通道分别接受四个传感器发送的像素数据，所述像素数据时序是交错分开，分时复用，且通过四个物理通道的使能信号控制四个所述物理通道开启；其中，四个所述物理通道的每个通道发送的数据时钟频率最高为187.5Mhz；
所述数据处理接口模块包括：
数据选择单元，采用四个第一级缓存器FIFO分别对所述四个物理通道的像素数据进行时钟同步处理；其中，四个所述第一级缓存器FIFO的写时钟为四个所述物理通道的输入时钟，四个所述第一级缓存器FIFO的读时钟为相同的同步时钟；四个所述第一级缓存器FIFO输出的数据通过混合器MUX合并为一个通道数据，所述混合器MUX的选择信号为所述四个物理通道的使能信号；
数据同步单元，接收所述数据选择单元分时复用发送过来的像素数据，将所述像素数据从像素时钟域同步到MIPI数据发送时钟域，且同步后的所述像素数据缓存在第二级缓存器FIFO中；
数据打包单元，接收所述数据同步单元从所述第二级缓存器FIFO发送的像素数据，将非8bit的像素数据打包为8bit符合MIPI发送并口数据；
MIPI传输模块，其接收所述数据处理接口模块数据发送的像素数据同步信号和数据位宽为32bit的像素数据，并将所述32bit的像素数据按MIPI协议规定的8bit像素数据分成四个输出通道输出。
进一步地，所述数据处理接口模块的数据接口为传感器常用的DVP接口或ISP常用的AMBA总线接口。
进一步地，所述四个物理通道分别接收所述传感器发送的像素数据类型选自为RAW6，RAW7，RAW8、RAW10、RAW12、RAW14、YUV422 8bit、YUV422 10bit中一种、两种、三种或四种。
进一步地，所述数据打包单元按照协议把RAW6的6bit打包为8bit、RAW7的7bit打包为8bit、RAW10的10bit打包为8bit、RAW12的12bit打包为8bit、RAW14的14bit打包为8bit和YUV422 10bit的10bit打包为8bit。
进一步地，所述第二级缓存器FIFO的容量决定于所述MIPI传输模块从启动到发送像素数据的时间。
进一步地，所述MIPI传输模块从启动到发送像素数据的时间等于数据通道DlanePre Overhead中Data lane payload传输之前需要发送的时间+时钟通道Clane PreOverhead中从Clock lane发送到Data lane开始发送的时间+MIPI EOF包的时间。
进一步地，所述数据选择模块输出的像素数据为72bit，其中包括64bit数据信号和7bit的DT信号。
进一步地，所述MIPI传输模块从启动到发送数据需要经过SOT，其在接收到数据的同步信号时，通知模拟PHY模块开始准备接收数据；所述模接受到数据的同步信号后，模拟PHY先进入请求阶段，停留时间为Tlpx，然后进入准备阶段，停留时间为Ths_prepare)，再进入高速数据阶段，停留时间为Ths_zero，最后才开始发送数据。
进一步地，所述数据处理接口模块还包括所述像素数据的检错单元。
进一步地，所述MIPI传输模块还包括所述像素数据的检错单元。
与现有技术相比，本发明采用多点像素数据输入，同时支持四个不同时钟频率，不同数据类型数据的物理输入通道，外部可配置寄存器满足协议要求的时序，高速串并和并串转换采用数字电路实现。其有益效果为：
①、可同时支持RAW6、RAW7、RAW8、RAW10、RAW12、RAW14、YUV422 8bit、YUV42210bit中四种数据类型输入；
②、输入像素数据的时钟频率低，可兼容芯片工艺较低的设计；
③、数据处理和MIPI传输协议完全分离，无论是接收传感器(sensor)常用的DVP接口，还是ISP常用的amba总线接口等的数据类型，都只需要修改数据接口输入这个模块，方便MIPI移植到不同的图像处理系统中。
附图说明
通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。
图1示出了根据本发明实施例的高带宽的MIPI数据处理接口电路的整体框图；其中，上半部分为高带宽的MIPI数据处理接口电路与整体系统的连接，下半部分为高带宽的MIPI数据处理接口电路内部模块框图
图2示出了根据本发明实施例的四个DVP数据输入波形图示意图
图3示出了MIPI数据发送过程示意图
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面进一步结合图1至图3对本发明作详细描述。
需要说明的是，本发明将传统的MIPI接口内部的像素数据打包和多个物理通道数据合并以及数据缓存都放到了本发明的高带宽的MIPI数据处理接口电路中进行预先处理了，该种优化像素数据的处理方式，可以使像素数据在MIPI内部不再需要打包和缓存数据，只需要按时序发送即可，从而使数据处理的变得简便和高效。
请参阅图1，图1示出了根据本发明实施例的高带宽的MIPI数据处理接口电路的整体框图；其中，上半部分为高带宽的MIPI数据处理接口电路与整体系统的连接，下半部分为高带宽的MIPI数据处理接口电路内部模块框图。如图所示，该高带宽的MIPI数据处理接口电路，包括四通道数据输入模块、数据处理接口模块和MIPI传输模块。
在本发明的实施例中，想要支持输出采用四通道传输的MIPI架构，且四通道数据输入模块通过四个物理通道分别接受四个传感器发送的像素数据，像素数据时序是交错分开，分时复用，且通过四个物理通道的使能信号控制四个物理通道开启；其中，四个物理通道的每个通道发送的比特率最高为1.5Gbps，输出带宽最高为6Gbit/s，数据时钟频率最高为187.5Mhz。
具体地，四个物理通道分别接收所述传感器发送的像素数据类型选自为RAW6，RAW7，RAW8、RAW10、RAW12、RAW14、YUV422 8bit、YUV42210bit中一种、两种、三种或四种。由于上述输入数据采用四个像素点数据输入的方式，这样对于输入通道的数据时钟频率可以降为187.5Mhz，本领域技术人员清楚，这个时钟频率对于很多芯片工艺都是很容易达到的。此外，为了支持RAW6、RAW7、RAW8、RAW10、RAW12、RAW14、YUV4228bit、YUV422 10bit等数据类型，数据位宽设为64bit，即每个像素为16bit就可满足上述数据类型。
请参阅图1的下半部分，所述数据处理接口模块包括数据选择单元、数据同步单元和数据打包单元。数据处理接口模块的数据接口为标准的DVP接口或AMBA总线接口等。
数据选择单元采用四个第一级缓存器FIFO分别对四个物理通道的像素数据进行时钟同步处理；其中，四个第一级缓存器FIFO的写时钟为四个物理通道的输入时钟，四个第一级缓存器FIFO的读时钟为相同的同步时钟；四个第一级缓存器FIFO输出的数据通过混合器MUX合并为一个通道数据，混合器MUX的选择信号为四个物理通道的使能信号。
具体地，由于需要满足当多物理通道输入数据类型的位宽不同但输出带宽相同的要求，则不同数据类型输入的兼容性非常重要。本发明实施例中采用的四个物理通道可以输入不同的数据类型，也就是说，四个物理通道的时钟可以不同，数据类型可以不同，虚拟通道可以不同。但该四个物理通道发送的数据时序保证是交错分开，没有重叠。不同的物理通道的开启可通过四个不同的使能信号控制。默认第一物理通道开启，当第二个物理通道使能开启，关闭第一个通道，开启第二个物理通道；当第三个物理通道使能开启，关闭前面两个通道，开启第三个物理通道；当第四个物理通道使能开启，关闭前面三个通道，开启第四个物理通道。
以数据处理接口模块接收的数据接口为标准的DVP接口为例，最大可以支持四个接口分时复用，即四个物理channel数据不能同时有效。例如波形中channel0用virtualchannel 0(ch0_dt_i[7:6]＝0)发送1080P RAW8数据，channel 1(ch1_dt_i[7:6]＝1)用virtual channel 1(ch1_dt_i[7:6]＝1)发送1080P RAW10数据，channel 2(ch2_dt_i[7:6]＝1)用virtual channel2(ch2_dt_i[7:6]＝2)发送1080P RAW12数据，channel 3(ch3_dt_i[7:6]＝3)用virtual channel 3(ch3_dt_i[7:6]＝1)发送1080P RAW14数据。
四个物理通道数据输入的像素数据，经四个第一级缓存器FIFO的读数据时钟为统一的同步时钟。由于四个输入接口为分时复用，因此需在统一的同步时钟下可完成四个通道合并为一个通道。通常，数据选择模块输出数据可以为72bit，其包括64bit数据信号和7bit的DT(MIPI协议中定义的数据类型)信号。
在本发明的实施例中，数据同步单元为数据处理接口电路的核心子模块。
其主要完成两个如下功能：
①、将数据从像素时钟域同步到MIPI数据发送时钟域；
②、缓存数据选择单元发过来的数据。
数据同步单元接收数据选择单元分时复用发送过来的像素数据，将像素数据从像素时钟域同步到MIPI数据发送时钟域，且将同步后的像素数据缓存在第二级缓存器FIFO中。
具体地，同步后的像素数据缓存在第二级缓存器FIFO，等待向MIPI架构发送数据。当数据输入到第二级缓存器FIFO时，即MIPI传输模块接收到数据的同步信号时，需要通知模拟PHY开始准备接收数据，通常，模拟PHY准备的时间要比数字PHY时间长久。
请结合图1参阅图2，图2示出了根据本发明实施例的四个DVP数据输入波形图示意图。如图所示，本发明的高带宽的MIPI数据处理接口电路最多可接受四个传感器发送的数据。PCLK为像素时钟；VSYNC为帧同步信号；HSYNC为行同步信号；DIN为像素数据。每个像素最大为16bit；DT为8bit，高2位表示数据使用的虚拟通道，低6位表示数据类型。由于DVP是并口，MIPI是LVDS低压差分串口，显然MIPI接口比DVP的接口信号线少，但是MIPI接口接收低压差分信号，产生的干扰小，抗干扰能力也强。
如图所示，在接受到数据的同步信号后，模拟PHY模块(图未示)先进入请求阶段(停留时间为Tlpx)，然后进入准备阶段(停留时间为Ths_prepare)，再进入高速数据阶段(停留时间为Ths_zero)，最后才开始发送数据。
第二级缓存器FIFO最大存储情景为1.5Gbps、RAW8、4pixel，在接受到数据的同步信号后，第二级缓存器FIFO需要缓存Tlpx+Ths_prepare+Ths_zero时间段的数据，据此可以计算出第二级缓存器FIFO的大小。
也就是说，当收到数据选择单元发过来的有效数据后，通知MIPI传输模块MIPITX发送数据。如图3所示，MIPITX从启动到发送数据需要经过数据传输开始点SOT(Start-of_Transmission),第二级缓存器FIFO需要将MIPITX准备阶段的数据缓存，这也决定了第二级缓存器FIFO(CIF FIFO)的大小。
CIF_FIFO计算分为两个部分：低功耗模式LP到高速模式HS过程和多通道(channel)时EOF包时间。MIPI传输像素数据之前需要进行从LP到HS的过程，在该过程中MIPI的数据必须使用第二级缓存器FIFO缓存，对于该第二级缓存器FIFO大小的计算方式可以由如下三个因素确定：
①、数据通道Dlane Pre Overhead中Data lane payload传输之前需要发送的时间＝Tlpx+Ths_prepare+zero+Tph
②、时钟通道Clane Pre Overhead中从Clock lane发送到Data lane开始发送的时间＝Tlpx+Tclk_prepare+zero+Tclk_pre
③、MIPI EOF(MIPI协议中帧结束短包)包的时间＝
Tlpx+Tclk_prepare+Tclk_zero+Tclk_pre+Tlpx+Ths_prepare+Ths_zero+Tph+Tpayload+Tpf+Ths_trail+Tclk_post+Ths_trail+Ths_exit
因此，总的时间Total Pre Overhead＝Dlane Pre Overhead+Clane PreOverhead+EOF_time(帧结束时间)。
上述的英文均是MIPI协议手册中规定的时间。
在本发明的实施例中，数据打包单元接收所述数据同步单元从所述第二级缓存器FIFO发送的像素数据，将非8bit的像素数据打包为8bit符合MIPI发送并口数据。具体的打包方式可参考MIPI相关协议。
在进行打包处理时，可以按照协议把RAW6的6bit打包为8bit，RAW7的7bit打包为8bit，RAW10的10bit打包为8bit，RAW12的12bit打包为8bit，RAW14的14bit打包为8bit，YUV422 10bit的10bit打包为8bit等。
MIPI传输模块，其接收所述数据处理接口模块数据发送的像素数据同步信号和数据位宽为8bit的像素数据，并将8bit的像素数据并行差分成32bit的像素数据串行输出。
综上所述，本发明通过速度和面积互换原则，以牺牲面积为代价提高接口的速率，且通过异步FIFO处理可同时传输不同的数据类型，提高接口电路的兼容性。也就是说，对于不同的外部输入接口，本发明可以更加灵活的更新接口设计电路，方便与不同的传感器相匹配，并且内部协议的要求可以不修改，只需要修改外部接口电路即可，非常方便更新产品。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (10)

1.一种高带宽的MIPI数据处理接口电路，其特征在于，包括：四通道数据输入模块、数据处理接口模块和MIPI传输模块；
所述四通道数据输入模块通过四个物理通道分别接受四个传感器发送的像素数据，所述像素数据时序是交错分开，分时复用，且通过四个物理通道的使能信号控制四个所述物理通道开启；其中，四个所述物理通道的每个通道发送的数据时钟频率最高为187.5Mhz；
所述数据处理接口模块包括：
数据选择单元，采用四个第一级缓存器FIFO分别对所述四个物理通道的像素数据进行时钟同步处理；其中，四个所述第一级缓存器FIFO的写时钟为四个所述物理通道的输入时钟，四个所述第一级缓存器FIFO的读时钟为相同的同步时钟；四个所述第一级缓存器FIFO输出的数据通过混合器MUX合并为一个通道数据，所述混合器MUX的选择信号为所述四个物理通道的使能信号；
数据同步单元，接收所述数据选择单元分时复用发送过来的像素数据，将所述像素数据从像素时钟域同步到MIPI数据发送时钟域，且同步后的所述像素数据缓存在第二级缓存器FIFO中；
数据打包单元，接收所述数据同步单元从所述第二级缓存器FIFO发送的像素数据，将非8bit的像素数据打包为8bit符合MIPI发送并口数据；
MIPI传输模块，其接收所述数据处理接口模块数据发送的像素数据同步信号和数据位宽为32bit的像素数据，并将所述32bit的像素数据按MIPI协议规定的8bit像素数据分成四个输出通道输出。
2.根据权利要求1所述的高带宽的MIPI数据处理接口电路，其特征在于，所述数据处理接口模块的数据接口为DVP接口或I AMBA总线接口。
3.根据权利要求1所述的高带宽的MIPI数据处理接口电路，其特征在于，所述四个物理通道分别接收所述传感器发送的像素数据类型选自为RAW6，RAW7，RAW8、RAW10、RAW12、RAW14、YUV422 8bit、YUV422 10bit中一种、两种、三种或四种。
4.根据权利要求1所述的高带宽的MIPI数据处理接口电路，其特征在于，所述数据打包单元按照协议把RAW6的6bit打包为8bit、RAW7的7bit打包为8bit、RAW10的10bit打包为8bit、RAW12的12bit打包为8bit、RAW14的14bit打包为8bit和YUV422 10bit的10bit打包为8bit。
5.根据权利要求1所述的高带宽的MIPI数据处理接口电路，其特征在于，所述第二级缓存器FIFO的容量决定于所述MIPI传输模块从启动到发送像素数据的时间。
6.根据权利要求5所述的高带宽的MIPI数据处理接口电路，其特征在于，所述MIPI传输模块从启动到发送像素数据的时间等于(数据通道Dlane Pre Overhead中Data lanepayload传输之前需要的发送时间)+(时钟通道Clane Pre Overhead中从Clock lane发送到Data lane开始发送的时间)+MIPI EOF包的时间。
7.根据权利要求1所述的高带宽的MIPI数据处理接口电路，其特征在于，所述数据选择模块输出的像素数据为72bit，其中包括64bit数据信号和7bit的数据DT信号。
8.根据权利要求1所述的高带宽的MIPI数据处理接口电路，其特征在于，所述MIPI传输模块从启动到发送数据需要经过SOT，其在接收到数据的同步信号时，通知模拟PHY模块开始准备接收数据；所述模接受到数据的同步信号后，模拟PHY先进入请求阶段，停留时间为Tlpx，然后进入准备阶段，停留时间为Ths_prepare，再进入高速数据阶段，停留时间为Ths_zero，最后才开始发送数据。
9.根据权利要求1所述的高带宽的MIPI数据处理接口电路，其特征在于，所述数据处理接口模块还包括所述像素数据的检错单元。
10.根据权利要求1所述的高带宽的MIPI数据处理接口电路，其特征在于，所述MIPI传输模块还包括所述像素数据的检错单元。
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