CN109643523B - 像素电路以及图像传感系统 - Google Patents

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Abstract

本申请提供了一种像素电路，用于图像传感系统，所述像素电路耦接于第一收集节点以及第二收集节点，所述像素电路包括第一电容；第二电容；第一快门开关，耦接于所述第一电容与所述第一收集节点之间；第二快门开关，耦接于所述第二电容与所述第二收集节点之间；第三快门开关，耦接于所述第二电容与所述第一收集节点之间；第四快门开关，耦接于所述第一电容与所述第二收集节点之间；以及共模重置模块，耦接于所述第一电容以及所述第二电容。

Description

像素电路以及图像传感系统
技术领域
本申请涉及一种像素电路以及图像传感系统，尤其涉及一种可精准判读图像深度的像素电路以及图像传感系统。
背景技术
3D图像传感系统可采集其相对于目标物的距离/深度信息，并因此通过3D图像各个像素的间距值或距离值生成三维图像数据，所以3D图像也被称为距离图像或深度图。额外的距离维度可在多种应用中使用，以获取更多有关由相机所捕获的场景中对象的信息，从而解决工业传感器领域中的不同任务。
一般来说，3D图像传感系统透过发光二极管来发射入射光，并利用像素阵列中的多个像素电路来采集对应于入射光的反射光。然而，现有应用于3D图像传感系统的像素电路需在其半导体制程及时钟信号皆完美匹配的情况下才可准确地判断该距离信息。实际上，半导体制程及时钟信号通常不会完美地匹配，导致图像传感系统无法准确地取得该距离信息。另外，在像素电路感测反射光的过程中，仍会受到背景光的影响，而导致像素电路的输出信号的共模电压过大，而占用过多后端放大器的动态范围(Dynamic Range)，而使像素电路的后端放大器易进入饱和状态(Saturation)。
因此，现有技术实有改进的必要。
发明内容
因此，本申请部分实施例的目的即在于提供一种可精准判读图像深度的像素电路以及图像传感系统，以改善现有技术的缺点。
为了解决上述技术问题，本申请实施例提供了一种像素电路，用于图像传感系统，所述像素电路耦接于第一收集节点以及第二收集节点，所述像素电路包括第一电容；第二电容；第一快门开关，耦接于所述第一电容与所述第一收集节点之间；第二快门开关，耦接于所述第二电容与所述第二收集节点之间；第三快门开关，耦接于所述第二电容与所述第一收集节点之间；第四快门开关，耦接于所述第一电容与所述第二收集节点之间；以及共模重置模块，耦接于所述第一电容以及所述第二电容。
例如，于第一时间，所述第一快门开关及所述第二快门开关导通，所述第三快门开关及所述第四快门开关为断路；于第二时间，所述第一快门开关及所述第二快门开关为断路，所述第三快门开关及所述第四快门开关导通。
例如，所述第一时间与所述第二时间具有相同时间长度。
例如，所述像素电路还包含第一输出模块以及第二输出模块，所述第一输出模块包括第一源跟随晶体管以及第一读取晶体管，所述第一源跟随晶体管的栅极耦接于所述第一电容，所述第一源跟随晶体管的源极耦接于所述第一读取晶体管；所述第二输出模块包括第二源跟随晶体管以及第二读取晶体管，所述第二源跟随晶体管的栅极耦接于所述第二电容，所述第二源跟随晶体管的源极耦接于所述第二读取晶体管。
例如，所述共模重置模块包括第一晶体管，耦接于所述第一电容的第一端点；第二晶体管，耦接于所述第二电容的第一端点：第一重置晶体管，耦接于所述第一电容的第二端点与所述第二电容的所述第一端点之间；以及第二重置晶体管，耦接于所述第二电容的第二端点与所述第一电容的所述第一端点之间。
例如，所述第一晶体管及所述第二晶体管的栅极接收共模重置信号，所述第一重置晶体管及所述第二重置晶体管的栅极接收像素重置信号。
例如，当所述第一重置晶体管及所述第二重置晶体管导通时，所述第一晶体管及所述第二晶体管为断路。
为了解决上述技术问题，本申请实施例提供了另一种像素电路，包括第一交互充电模块，包括第一电容，具有第一端点及第二端点；第一快门开关，耦接于所述第一端点与所述第一收集节点之间；第二快门开关，耦接于所述第二端点与所述第一收集节点之间；第三快门开关，其一端耦接于所述第二端点，另一端接收电压；以及第四快门开关，其一端耦接于所述第一端点，另一端接收所述电压；以及第二交互充电模块，包括第二电容，具有第三端点及第四端点；第五快门开关，耦接于所述第三端点与所述第一收集节点之间；第六快门开关，耦接于所述第四端点与所述第一收集节点之间；第七快门开关，其一端耦接于所述第四端点，另一端接收所述电压；以及第八快门开关，其一端耦接于所述第三端点，另一端接收所述电压。
例如，于第一时间，所述第一快门开关、所述第三快门开关、所述第五快门开关及所述第七快门开关导通，所述第二快门开关、所述第四快门开关、所述第六快门开关及所述第八快门开关为断路；于第二时间，所述第一快门开关、所述第三快门开关、所述第五快门开关及所述第七快门开关为断路，所述第二快门开关、所述第四快门开关、所述第六快门开关及所述第八快门开关导通。
例如，所述像素电路还包含第一输出模块以及第二输出模块，所述第一输出模块包括第一晶体管、第一源跟随晶体管以及第一读取晶体管，所述第一源跟随晶体管的栅极通过所述第一读取晶体管耦接于所述第一电容，所述第一源跟随晶体管的源极耦接于所述第一晶体管；所述第二输出模块包括第二晶体管、第二源跟随晶体管以及第二读取晶体管，所述第二源跟随晶体管的栅极通过所述第二读取晶体管耦接于所述第二电容，所述第二源跟随晶体管的源极耦接于所述第二晶体管。
例如，于第三时间，当所述第一读取晶体管及所述第二读取晶体管导通时，所述第四快门开关及所述第八快门开关导通。
例如，所述第一快门开关、所述第三快门开关、所述第五快门开关及所述第七快门开关受控于第一快门信号，所述第二快门开关及所述第六快门开关受控于第二快门信号，所述第四快门开关及所述第八快门开关受控于第三快门信号，所述第一收集节点用来收集第一多晶硅栅极所形成的光电子，所述第二收集节点用来收集第二多晶硅栅极所形成的光电子，所述第一多晶硅栅极接收第一时钟信号，所述第二多晶硅栅极接收第二时钟信号。
例如，当所述第一快门信号控制所述第一快门开关、所述第三快门开关、所述第五快门开关及所述第七快门开关导通时，所述第一快门信号的边缘与所述第一时钟信号的边缘对齐。
当所述第二快门信号控制所述第二快门开关、所述第四快门开关、所述第六快门开关及所述第八快门开关导通时，所述第二快门信号及第三快门信号的边缘与所述第一时钟信号的边缘对齐。
例如，当所述第一快门信号控制所述第一快门开关、所述第三快门开关、所述第五快门开关及所述第七快门开关导通时，所述第一时钟信号与调制信号同步；当所述第二快门信号控制所述第二快门开关、所述第四快门开关、所述第六快门开关及所述第八快门开关导通时，所述第二时钟信号与所述调制信号同步。
为了解决上述技术问题，本申请实施例提供了一种图像传感系统，包括发光模块，用来根据调制信号发射入射光；以及像素阵列，用来接收对应于所述入射光的反射光，所述像素阵列包括多个像素单元，每一像素单元包括一像素感光区域以及一像素电路，所述像素电路包括二个电容以及至少四个快门开关，以交互地对所述二个电容充电。
本申请利用多个快门开关，交互地对二个电容充电，以解决现有技术中半导体元件及时钟信号不匹配以及共模电压过大，而占用过多后端放大器的动态范围以至于像素电路的后端放大器易进入饱和状态的缺点。
附图说明
图1为本申请实施例一图像传感系统的示意图。
图2为本申请实施例一像素电路的示意图。
图3为本申请实施例多个信号的时序图。
图4为本申请实施例二像素电路的示意图。
图5为本申请实施例多个信号的时序图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
请参考图1，图1为本申请实施例一图像传感装置10的示意图。图像传感装置10为三维图像传感(Three Dimensional Image Sensor)装置，其可根据射线/光的飞行时间(Time of Flight，ToF)取得其相对于目标物(未绘示于图1)的距离/深度，以建构该目标物的三维图像。如图1所示，图像传感装置10包括像素阵列(Pixel Array)12、处理模块14、存储模块16、时钟产生模块18、输入输出介面19、发光模块11、放大转换模块17以及镜头(Lens)13、15。发光模块11可为不可见光发光二极管(Light Emitting Diode，LED)，如红外线发光二极管，图像传感装置10利用发光模块11并透过镜头13发出入射光，并利用像素阵列12接收对应于该入射光的反射光。精确地说，图像传感装置10的时钟产生模块18产生调制信号MOD至发光模块11，发光模块11根据调制信号MOD发出入射光。像素阵列12包括多个像素单元120排列成一阵列，像素单元120包括像素感光区域124以及像素电路122，像素感光区域124接受(反射光的)光照而形成光电子(Photocharge)或光电流(Photocurrent)，像素电路122将像素感光区域124所形成的光电子或光电流转换成电信号而将电信号输出至放大转换模块17，放大转换模块17将多个像素单元120所输出的电信号放大并转换成数字信号，并将数字信号输出至处理模块14，处理模块14即可根据数字信号，取得图像传感装置10相对于目标物的距离，以建构该目标物的三维图像。
关于像素电路122及像素感光区域124的细节，请参考图2及图3，图2为本申请实施例一像素电路20的示意图，图3为像素电路20中多个信号的时序图。像素电路20可用来实现像素电路122，其耦接于像素感光区域124，像素感光区域124可为p型基板(P Substrate)，p型基板上设置有多晶硅栅极(Polysilicon Gate)Poly_A、Poly_B、第一收集节点FD_A及第二收集节点FD_B，多晶硅栅极Poly_A、Poly_B分别接收时钟信号CLK_A、CLK_B(其可由时钟产生模块18所产生)，第一收集节点FD_A及第二收集节点FD_B可收集因接受光照而形成的光电子/光电流，而像素电路20耦接于第一收集节点FD_A以及第二收集节点FD_B。
像素电路20包括共模重置(Common Mode Reset，CMR)模块22、输出模块24_A、24_B、第一电容C_A、第二电容C_B以及快门开关MSH_A1、MSH_B1、MSH_A2、MSH_B2。如图2所示，共模重置模块22耦接于第一电容C_A以及第二电容C_B，共模重置模块22包括晶体管M_A、M_B以及重置晶体管MRST_A、MRST_B，晶体管M_A、M_B的漏极(Drain)接收电压VCCR，晶体管M_A、M_B的栅极(Gate)相互连接并接收共模重置信号VCM_RST，晶体管M_A的源极(Source)耦接于第一电容C_A的第一端点NA，晶体管M_B的源极耦接于第二电容C_B的第一端点NB。重置晶体管MRST_A耦接于第一电容C_A的第二端点DA与第二电容C_B的第一端点NB-之间，重置晶体管MRST_B耦接于第二电容C_B的第二端点DB与第一电容C_A的第一端点NA之间，重置晶体管MRST_A、MRST_B的栅极相互连接并接收像素重置信号PXL_RST。
快门开关MSH_A1耦接于第一电容C_A的第二端点DA与第一收集节点FD_A之间，快门开关MSH_B1耦接于第二电容C_B的第二端点DB与第二收集节点FD_B之间，快门开关MSH_A2耦接于第二电容C_B的第二端点DB与第一收集节点FD_A之间，快门开关MSH_B2耦接于第一电容C_A的第二端点DA与第二收集节点FD_B之间。快门开关MSH_A1、MSH_B1受控于第一快门信号SH_1而导通(Conducted)或断路(Cutoff)，快门开关MSH_A2、MSH_B2受控于第二快门信号SH_2而导通或断路。
于第一时间T1，快门开关MSH_A1、MSH_B1导通而快门开关MSH_A2、MSH_B2为断路，换句话说，于第一时间T1，因光照而形成于第一收集节点FD_A附近的光电子累积于第一电容C_A，而使得端点DA形成有压降(Voltage Drop)ΔA1；形成于第二收集节点FD_B附近的光电子累积于第二电容C_B，而使得端点DB形成有压降ΔB1。如此一来，像素电路20可将于端点DA、DB的电信号VDA、VDB输出至放大转换模块17以及处理模块14，而处理模块14即可根据像素单元20所输出的电信号，取得图像传感装置10相对于目标物的距离，以建构该目标物的三维图像。
于一实施例中，时钟信号CLK_A与输出至发光模块11的调制信号MOD同步/对齐，而时钟信号CLK_A与时钟信号CLK_B之间具有180°的相位差，换句话说，发光模块11根据调制信号MOD发射入射光，因多晶硅栅极Poly_A接收时钟信号CLK_A而多晶硅栅极Poly_B接收时钟信号CLK_B，对应于第一收集节点FD_A的光电流I_A(或于端点DA的电信号VDA)反映出其所接收到的背景光(Ambient Light)以及发光模块11的反射光，对应于第二收集节点FD_B的光电流I_B(或于端点DB的电信号VDB)反映出背景光以及发光模块11的反射光。然而，经过适当的解调运算后，于端点DA的电信号VDA与于端点DB的电信号VDB之间的差值即可反映出因发光模块11的反射光。
然而，在收集节点FD_A与FD_B因制程因素而不匹配(Mismatch)或时钟信号CLK_A与CLK_B不相互匹配(即时钟信号CLK_A与CLK_B具有不相同的工作时间区间(DutyPeriod))的情况下，单于第一时间T1中，端点DA的电信号VDA与于端点DB的电信号VDB之间的差值除了反映出背景光之外，还包含因制程不匹配或时钟信号CLK_A与CLK_B不匹配所导致的成份，使得处理模块14无法根据于单一个第一时间T1像素电路20的输出而准确地判读图像传感装置10相对于目标物的距离，而使图像传感装置10的测距效能降低。
为了解决因收集节点FD_A与FD_B或时钟信号CLK_A与CLK_B不匹配而导致的问题，于第二时间T2，像素电路20的快门开关MSH_A1、MSH_B1为断路而快门开关MSH_A2、MSH_B2导通，换句话说，于第二时间T2，因光照而形成于第一收集节点FD_A附近的光电子累积于第二电容C_B，而使得端点DB形成有一压降ΔB2；形成于第二收集节点FD_B附近的光电子累积于第一电容C_A，而使得端点DA形成有压降ΔA2。其中，第一时间T1与第二时间T2具有相同时间长度(T1＝T2)，即第一快门信号SH_1与第二快门信号SH_2为高电位的时间区间相等。如此一来，于端点DA的电信号VDA与于端点DB的电信号VDB之间的差值即可单纯地反映出因发光模块11的反射光，而排除因制程不匹配或时钟信号CLK_A与CLK_B不匹配所导致的成份，使得处理模块14准确地判读图像传感装置10相对于目标物的距离，而增进图像传感装置10的测距效能。
另外，共模重置模块22可进行共模重置操作，共模重置模块22进行共模重置操作的细节简述如下。在共模重置模块22不进行共模重置操作的情况下，晶体管M_A、M_B为导通(即共模重置信号VCM_RST为高电位)而重置晶体管MRST_A、MRST_B为断路(即像素重置信号PXL_RST低电位)。当共模重置模块22欲进行共模重置操作时，晶体管M_A、M_B先呈现断路状态(即共模重置信号VCM_RST为低电位)，并于晶体管M_A、M_B呈现断路状态的部份时间区间中，重置晶体管MRST_A、MRST_B为导通，此时端点DA耦接于端点NB-而端点DB-耦接于端点NA。根据电荷守恒定理，因重置晶体管MRST_A、MRST_B导通而导致第一电容C_A及第二电容C_B所产生的电压变化ΔVA及ΔVB具有ΔVA+ΔVB＝0及ΔVA－ΔVB＝c的关系式(其中c代表特定常数)，因此，第一电容C_A与第二电容C_B之间的差分信号会被保留(Preserved)而第一电容C_A与第二电容C_B之间的共模信号会被抵销(Cancelled)。
另外，输出模块24_A包括源跟随晶体管MSF_A以及读取晶体管MRD_A，源跟随晶体管MSF_A的栅极耦接于第一电容C_A，源跟随晶体管MSF_A的源极耦接于读取晶体管MRD_A，读取晶体管MRD_A的源极输出字符线信号BL_A。同样地，输出模块24_B包括源跟随晶体管MSF_B以及读取晶体管MRD_B，源跟随晶体管MSF_B的栅极耦接于第二电容C_B，源跟随晶体管MSF_B的源极耦接于读取晶体管MRD_B，读取晶体管MRD_B的源极输出一字符线信号BL_B。像素电路20将字符线信号BL_A、BL_B输出至放大转换模块17，放大转换模块17即可对字符线信号BL_A、BL_B进行差分放大运算以及模数转换运算。
另外，像素电路20包括晶体管MAB，晶体管MAB耦接于第一收集节点FD_A及第二收集节点FD_B，其于读取信号ROW_SEL为高电位时导通，用来防止像素电路20在读取阶段(即读取信号ROW_SEL为高电位时)，第一收集节点FD_A及第二收集节点FD_B因漏电流而影响端点DA或端点DB的电压。
除此之外，请参考图4及图5，图4为本申请实施例二像素电路40的示意图，图5为像素电路40中多个信号的时序图。像素电路40亦可用来实现像素电路122，其耦接于像素感光区域424的第一收集节点FD_A’以及第二收集节点FD_B’，第一收集节点FD_A’以及第二收集节点FD_B’分别用来收集多晶硅栅极ploy_A’以及多晶硅栅极ploy_B’所形成的光电子，其中多晶硅栅极ploy_A’接收时钟信号CLK_A’，多晶硅栅极ploy_B’接收时钟信号CLK_B’，时钟信号CLK_A’为高电位时时钟信号CLK_B’为低电位，时钟信号CLK_B’为高电位时时钟信号CLK_A’为低电位。
像素电路40包括第一交互充电模块42_A、第二交互充电模块42_B、第一输出模块44_A以及第二输出模块44_B。第一交互充电模块42_A耦接于第一收集节点FD_A’，第二交互充电模块42_B耦接于第二收集节点FD_B’。第一交互充电模块42_A包括第一电容C_A’以及快门开关SA11、SA12、SA21、SA22，第一电容C_A’具有一端点NA’以及一端点DA’，快门开关SA12耦接于端点NA’与第一收集节点FD_A’之间，快门开关SA22耦接于端点DA’与第一收集节点FD_A’之间，快门开关SA11的一端耦接于端点DA’，快门开关SA21的一端耦接于端点NA’，快门开关SA11、SA21的另一端相互连接并接收电压VCCR。第二交互充电模块42_B包括第二电容C_B’以及快门开关SB 11、SB12、SB21、SB22，第二收集节点FD_B’具有端点NB’以及端点DB’，快门开关SB12耦接于端点NA’与第二收集节点FD_B’之间，快门开关SB22耦接于端点DA’与第二收集节点FD_B’之间，快门开关SB11的一端耦接于端点DB’，快门开关SB21的一端耦接于端点NB’，快门开关SB11、SB21的另一端相互连接并接收电压VCCR。另外，像素电路40包括晶体管MAB’，其功能与像素电路20的晶体管MAB相同，故不再赘述。
第一输出模块44_A包括第一晶体管M_A、第一源跟随晶体管MSF_A’以及第一读取晶体管MRD_A’，第一源跟随晶体管MSF_A’的栅极通过第一读取晶体管MRD_A’耦接于第一电容C_A’的端点DA’，第一源跟随晶体管MSF_A’的源极耦接于第一晶体管M_A，第一晶体管M_A的源极输出字符线信号BL_A’，第一读取晶体管MRD_A’受控于读取信号ROW_SEL。
第二输出模块44_B包括第二晶体管M_B、第二源跟随晶体管MSF_B’以及第二读取晶体管MRD_B’，第二源跟随晶体管MSF_B’的栅极通过第二读取晶体管MRD_B’耦接于第二电容C_B’的端点DB’，第二源跟随晶体管MSF_B’的源极耦接于第二晶体管M_B，第二晶体管M_B的源极输出字符线信号BL_B’，第二读取晶体管MRD_B’亦受控于读取信号ROW_SEL。
于第一时间T1’，快门开关SA11、SA12、SB11、SB12导通而快门开关SA21、SA22、SB21、SB22为断路；于第二时间T2，快门开关SA11、SA12、SB11、SB12为断路而快门开关SA21、SA22、SB21、SB22为导通。具体来说，快门开关SA11、SA12、SB11、SB12受控于快门信号SH_1’，快门开关SA22、SB22受控于快门信号SH_2’，快门开关SA21、SB21受控于快门信号SH_2”，其中快门信号SH_2”为快门信号SH_2’与读取信号ROW_SEL的逻辑或运算(OR)，即快门信号SH_2”可表示为SH_2”＝(SH_2’)OR(ROW_SEL)。换句话说，当读取晶体管MRD_A’、MRD_B’导通时，快门开关SA21、SB21也随之导通，而其他快门开关SA11、SA12、SA22、SB11、SB12、SB22为断路。
于充电区间EN中，快门信号SH_1’与快门信号SH_2’交互地为高电位，而快门信号SH_1’与快门信号SH_2’为高电位的时间不相互重迭。于读取区间RD中，读取信号ROW_SEL为高电位，读取晶体管MRD_A’、MRD_B’以及快门开关SA21、SB21导通。
部分地，于充电区间EN中，快门信号SH_1’为高电位的总时间与快门信号SH_2’为高电位的总时间相等。较佳地，当快门信号SH_1’控制快门开关SA11、SA12、SB11、SB12使其为导通时，快门信号SH_1’的上升边缘(Rising Edge)与时钟信号CLK_A’的上升边缘对齐。当快门信号SH_2’、快门信号SH_2”控制快门开关SA22、SB22及快门开关SA21、SB21使其为导通时，快门信号SH_2’、快门信号SH_2”的上升边缘与时钟信号CLK_A’的上升边缘对齐。
在此情形下，当快门信号SH_1’控制快门开关SA11、SA12、SB11、SB12使其为导通时，时钟信号CLK_A’与输出至发光模块11的调制信号MOD同步/对齐，对应于第一收集节点FD_A’的光电流I_A’反映出其所接收到的背景光以及发光模块11的反射光，对应于第二收集节点FD_B’的光电流I_B’仅反映出背景光。另外，当快门信号SH_2’控制快门开关SA21、SA22、SB21、SB22使其为导通时，时钟信号CLK_B’与输出至发光模块11的调制信号MOD同步/对齐，对应于第一收集节点FD_A’的光电流I_A’反映出其所接收到的背景光以及发光模块11的反射光，对应于第二收集节点FD_B’的光电流I_B’反映出背景光以及发光模块11的反射光，经过适当的解调运算后，于端点DA’的电信号VDA’与于端点DB’的电信号VDB’之间的差值即可反映出因发光模块11的反射光。
如图5所示，于充电区间EN中，在快门信号SH_1’为高电位的总时间与快门信号SH_2’为高电位的总时间相等的情况下，字符线信号BL_A’与字符线信号BL_B’之间的共模电压等于零，而可避免共模电压过大而占用后端放大器过多的动态范围(Dynamic Range)，即避免后端放大器进入饱和状态(Saturation)。换句话说，藉由于充电区间EN中交互地对第一电容C_A’及第二电容C_B’充电，可限制字符线信号BL_A’与字符线信号BL_B’之间的共模电压于一特定范围内，而其后端的放大转换模块17仅需对字符线信号BL_A’与字符线信号BL_B’进行差分放大运算，即可避免后端放大器进入饱和状态。
另外，绘示于图5的子图(Sub-figure)500代表在像素电路40仅接受背景光照的情况下(于端点DA’的)电压VDA’以及(于端点DB’的)电压VDB’的示意图，子图502代表在像素电路40仅接受发光模块11光照的情况下，电压VDA’以及电压VDB’的示意图。由子图500可知，即使像素电路40的元件不相互匹配，在持续受到背景光照的情况下，电压VDA’与电压VDB’之间的共模电压被限制于一特定范围(并不会持续地下降)，且电压VDA’与电压VDB’之间的差模(Differential Mode)电压为0。由子图502可知，电压VDA’与电压VDB’之间的共模电压为0，而差模电压相关于发光模块11的入射光。简言之，利用像素电路40，电压VDA’与电压VDB’之间(或字符线信号BL_A’与字符线信号BL_B’之间)的共模电压会被限制在特定范围内，避免后端放大器进入饱和状态。
综上所述，本申请利用至少四个快门开关，交互地对像素电路中的二个电容充电，可排除因制程不匹配或时钟信号不匹配所导致的成份，亦可避免共模电压过大而占用后端放大器过多的动态范围，即可避免后端放大器进入饱和状态。
以上所述仅为本申请的部分实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包括在本申请的保护范围之内。

Claims (16)

1.一种像素电路，用于图像传感系统，所述像素电路耦接于第一收集节点以及第二收集节点，其特征在于，所述像素电路包括：
第一电容；
第二电容；
第一快门开关，耦接于所述第一电容的第二端点与所述第一收集节点之间；
第二快门开关，耦接于所述第二电容的第二端点与所述第二收集节点之间；
第三快门开关，耦接于所述第二电容的第二端点与所述第一收集节点之间；
第四快门开关，耦接于所述第一电容的第二端点与所述第二收集节点之间；以及
共模重置模块，耦接于所述第一电容以及所述第二电容。
2.如权利要求1所述的像素电路，其特征在于，于第一时间，所述第一快门开关及所述第二快门开关导通，所述第三快门开关及所述第四快门开关为断路；以及于第二时间，所述第一快门开关及所述第二快门开关为断路，所述第三快门开关及所述第四快门开关导通。
3.如权利要求2所述的像素电路，其特征在于，所述第一时间与所述第二时间具有相同时间长度。
4.如权利要求1所述的像素电路，其特征在于，还包含第一输出模块以及第二输出模块，所述第一输出模块包括第一源跟随晶体管以及第一读取晶体管，所述第一源跟随晶体管的栅极耦接于所述第一电容，所述第一源跟随晶体管的源极耦接于所述第一读取晶体管；所述第二输出模块包括第二源跟随晶体管以及第二读取晶体管，所述第二源跟随晶体管的栅极耦接于所述第二电容，所述第二源跟随晶体管的源极耦接于所述第二读取晶体管。
5.如权利要求1所述的像素电路，其特征在于，所述共模重置模块包括：
第一晶体管，耦接于所述第一电容的第一端点；
第二晶体管，耦接于所述第二电容的第一端点：
第一重置晶体管，耦接于所述第一电容的第二端点与所述第二电容的所述第一端点之间；以及
第二重置晶体管，耦接于所述第二电容的第二端点与所述第一电容的所述第一端点之间。
6.如权利要求5所述的像素电路，其特征在于，所述第一晶体管及所述第二晶体管的栅极接收共模重置信号，所述第一重置晶体管及所述第二重置晶体管的栅极接收像素重置信号。
7.如权利要求5所述的像素电路，其特征在于，当所述第一重置晶体管及所述第二重置晶体管导通时，所述第一晶体管及所述第二晶体管为断路。
8.一种像素电路，用于图像传感系统，所述像素电路耦接于第一收集节点以及第二收集节点，其特征在于，所述像素电路包括：
第一交互充电模块，包括：
第一电容，具有第一端点及第二端点；
第一快门开关，耦接于所述第一端点与所述第一收集节点之间；
第二快门开关，耦接于所述第二端点与所述第一收集节点之间；
第三快门开关，其一端耦接于所述第二端点，另一端接收电压；以及
第四快门开关，其一端耦接于所述第一端点，另一端接收所述电压；以及
第二交互充电模块，包括：
第二电容，具有第三端点及第四端点；
第五快门开关，耦接于所述第三端点与所述第一收集节点之间；
第六快门开关，耦接于所述第四端点与所述第一收集节点之间；
第七快门开关，其一端耦接于所述第四端点，另一端接收所述电压；以及
第八快门开关，其一端耦接于所述第三端点，另一端接收所述电压。
9.如权利要求8所述的像素电路，其特征在于，于第一时间，所述第一快门开关、所述第三快门开关、所述第五快门开关及所述第七快门开关导通，所述第二快门开关、所述第四快门开关、所述第六快门开关及所述第八快门开关为断路；以及于第二时间，所述第一快门开关、所述第三快门开关、所述第五快门开关及所述第七快门开关为断路，所述第二快门开关、所述第四快门开关、所述第六快门开关及所述第八快门开关导通。
10.如权利要求8所述的像素电路，其特征在于，还包含第一输出模块以及第二输出模块，所述第一输出模块包括第一晶体管、第一源跟随晶体管以及第一读取晶体管，所述第一源跟随晶体管的栅极通过所述第一读取晶体管耦接于所述第一电容，所述第一源跟随晶体管的源极耦接于所述第一晶体管；所述第二输出模块包括第二晶体管、第二源跟随晶体管以及第二读取晶体管，所述第二源跟随晶体管的栅极通过所述第二读取晶体管耦接于所述第二电容，所述第二源跟随晶体管的源极耦接于所述第二晶体管。
11.如权利要求10所述的像素电路，其特征在于，于第三时间，当所述第一读取晶体管及所述第二读取晶体管导通时，所述第四快门开关及所述第八快门开关导通。
12.如权利要求8所述的像素电路，其特征在于，所述第一快门开关、所述第三快门开关、所述第五快门开关及所述第七快门开关受控于第一快门信号，所述第二快门开关及所述第六快门开关受控于第二快门信号，所述第四快门开关及所述第八快门开关受控于第三快门信号，所述第一收集节点用来收集第一多晶硅栅极所形成的光电子，所述第二收集节点用来收集第二多晶硅栅极所形成的光电子，所述第一多晶硅栅极接收第一时钟信号，所述第二多晶硅栅极接收第二时钟信号。
13.如权利要求12所述的像素电路，其特征在于，当所述第一快门信号控制所述第一快门开关、所述第三快门开关、所述第五快门开关及所述第七快门开关导通时，所述第一快门信号的边缘与所述第一时钟信号的边缘对齐。
14.如权利要求12所述的像素电路，其特征在于，当所述第二快门信号控制所述第二快门开关、所述第四快门开关、所述第六快门开关及所述第八快门开关导通时，所述第二快门信号及第三快门信号的边缘与所述第一时钟信号的边缘对齐。
15.如权利要求12所述的像素电路，其特征在于，当所述第一快门信号控制所述第一快门开关、所述第三快门开关、所述第五快门开关及所述第七快门开关导通时，所述第一时钟信号与调制信号同步；当所述第二快门信号控制所述第二快门开关、所述第四快门开关、所述第六快门开关及所述第八快门开关导通时，所述第二时钟信号与所述调制信号同步。
16.一种图像传感系统，包括：
发光模块，用来根据调制信号发射入射光；以及
像素阵列，用来接收对应于所述入射光的反射光，所述像素阵列包括多个像素单元，每一像素单元包括一像素感光区域以及一像素电路，所述像素电路为权利要求1-15中任意一项所述的像素电路。
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