CN109643464B - 用于高效深度预过程的方法和装置 - Google Patents

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Abstract

描述了一种用于执行高效深度预过程的装置和方法。例如，方法的一个实施例包括：一种方法，包括：在仅深度渲染活动的情况下执行通过图形流水线的指定部分的第一过程；在所述第一过程期间对所述图形流水线的所述指定部分内的粗糙深度缓冲器进行初始化，所述粗糙深度缓冲器以与存储在每像素深度缓冲器中的深度数据的粒度级别相比而言较小的粒度级别来存储深度数据，所述每像素深度缓冲器在所述第一过程期间未被初始化；以及在所述第一过程之后执行通过所述图形流水线的第二过程，所述第二过程利用全部图形流水线并使用通过所述第一过程初始化的所述粗糙深度缓冲器中的值。

Description

用于高效深度预过程的方法和装置
发明背景
技术领域
本发明总体上涉及计算机处理器领域。更具体地，本发明涉及一种用于在光线追踪架构中标识命中的装置和方法。
背景技术
对于加速渲染，通常执行深度预过程，有时称为“Z预过程(Z-prepass)”。这样做的原因是GPU或图形处理器应当理想地仅针对可见表面执行像素着色。当在没有Z预过程的情况下渲染场景时，可能首先渲染远处的三角形，并且因此将执行像素着色，并且稍后较近三角形可能以较近三角形的像素着色来覆写此远处的三角形。因此，在远处三角形上进行的工作是徒劳的，因为其对图像没有贡献。相反，通常使用Z预过程作为第一过程来渲染场景两次。在第一过程中，渲染所述场景，但将仅深度写入深度缓冲器，并且不执行像素着色，也不将任何内容写入颜色缓冲器。因此，当第一过程结束时，深度缓冲器包含每个像素处的最近表面的深度。第二过程渲染所有三角形，其中，像素着色启用，深度写入关闭，并且深度测试为EQUAL，即，只有当片段具有与深度缓冲器中的深度相同深度时才会写入颜色。这意味着比深度缓冲器中的深度更远的经渲染三角形的所有片段将不执行任何像素着色，即，仅对每个像素中的最近表面执行像素着色，从而导致更高效的像素着色。另外，所有图形架构都具有某种形式的带有剔除的分层深度缓冲器，比如HiZ缓冲器，并且第一过程将“填装(prime)”HiZ缓冲器(通常是每8×8像素的Zmin和Zmax值)，并且因此，可以使用HiZ缓冲器在第二过程中高效地进行遮挡剔除。在上述示例中，假设所有几何形状/三角形都是不透明的。
附图说明
可以结合以下附图根据以下详细说明获得对本发明的更好理解，在附图中：
图1是具有处理器的计算机系统的实施例的框图，所述处理器具有一个或多个处理器核和图形处理器；
图2是处理器的一个实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器、以及集成图形处理器；
图3是图形处理器的一个实施例的框图，所述图形处理器可以是分立的图形处理单元、或者可以是集成有多个处理核的图形处理器；
图4是用于图形处理器的图形处理引擎的实施例的框图；
图5是图形处理器的另一实施例的框图；
图6是包括处理元件阵列的线程执行逻辑的框图；
图7展示了根据实施例的图形处理器执行单元指令格式；
图8是图形处理器的另一实施例的框图，所述图形处理器包括图形流水线、媒体流水线、显示引擎、线程执行逻辑、以及渲染输出流水线；
图9A是框图，展示了根据实施例的图形处理器命令格式；
图9B是框图，展示了根据实施例的图形处理器命令序列；
图10展示了根据实施例的数据处理系统的示例性图形软件架构；
图11展示了根据实施例的可以用于制造集成电路以执行操作的示例性IP核开发系统；
图12展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路；
图13展示了可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器；
图14展示了可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器。
图15a至图15d是对不同zmax更新场景的描绘；
图16a至图16d是对不同zmax更新策略的描绘；
图17是对一个实施例的示意性描绘；
图18是本发明的一个实施例的流程图；
图19展示了包括HiZ单元和深度单元的示例性架构；
图20展示了仅利用HiZ单元2010执行高效Z预过程的一个实施例；
图21展示了根据本发明的一个实施例的方法；
图22提供了示出如何为每图块分配位以指示图块是否被全部遮挡的示例；
图23展示了根据本发明的一个实施例的方法；
图24展示了根据本发明的另一实施例的方法；以及
图25展示了根据本发明的一个实施例的系统架构。
具体实施方式
在以下描述中，出于解释的目的，阐述了许多具体的细节以便提供对以下所述的本发明的实施例的透彻理解。然而，对于本领域技术人员而言，可以在不具有这些具体细节中的一些具体细节的情况下实践本发明的实施例将是明显的。在其他实例中，以框图的形式示出了公知的结构和装置以避免模糊本发明的实施例的基本原理。
示例性图形处理器架构和数据类型
系统概述
图1是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。
系统100的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。
在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器(DSP)。
在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。
在一些实施例中，处理器102耦合至处理器总线110，所述处理器总线用于在处理器102与系统100内的其他部件之间传输通信信号，例如地址、数据、或控制信号。在一个实施例中，系统100使用示例性‘中枢’系统架构，包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器设备与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130经由本地I/O总线提供与I/O设备的连接。在一个实施例中，存储器控制器中枢116的逻辑集成在处理器内。
存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有合适的性能用作处理存储器的某个其他存储器设备。在一个实施例中，存储器设备120可作为系统100的系统存储器进行操作，以存储数据122和指令121，以供在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116还与可选的外部图形处理器112耦合，所述可选的外部图形处理器可以与处理器102中的一个或多个图形处理器108通信，从而执行图形和媒体操作。
在一些实施例中，ICH 130使得外围部件经由高速I/O总线连接至存储器设备120和处理器102。I/O外围装置包括但不限于：音频控制器146、固件接口128、无线收发机126(例如，Wi-Fi、蓝牙)、数据存储设备124(例如，硬盘驱动器、闪存等)、以及用于将传统(例如，个人系统2(PS/2))设备耦合至所述系统的传统I/O控制器140。一个或多个通用串行总线(USB)控制器142连接多个输入设备，例如键盘和鼠标144组合。网络控制器134还可以耦合至ICH 130。在一些实施例中，高性能网络控制器(未示出)耦合至处理器总线110。应当理解，所示出的系统100是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢130可以集成在一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可以集成在分立式外部图形处理器(诸如外部图形处理器112)内。
图2是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202A至202N、集成存储器控制器214、以及集成图形处理器208。图2的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202N的附加核。处理器核202A至202N各自包括一个或多个内部高速缓存单元204A至204N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。
内部高速缓存单元204A至204N和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A至204N之间的一致性。
在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、PCI Express)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器设备(未示出)的访问。
在一些实施例中，处理器核202A至202N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202A至202N的部件。另外，系统代理核210还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核202A至202N的功率状态的逻辑和部件以及图形处理器208。
在一些实施例中，另外，处理器200还包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208或系统代理核210内。
在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。
示例性I/O链路213表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(比如eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核202A至202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。
在一些实施例中，处理器核202A至202N是执行相同指令集架构的均质核。在另一实施例中，处理器核202A至202N在指令集架构(ISA)方面是异构的，其中，处理器核202A至202N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A至202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。
图3是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。
在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示设备320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(MPEG)(诸如MPEG-2)、高级视频编码(AVC)格式(诸如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如JPEG、以及运动JPEG(MJPEG)格式)。
在一些实施例中，图形处理器300包括用于执行二维(2D)光栅化器操作包括例如位边界块传递的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。
在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3D流水线312可以用于执行媒体操作，但是GPE310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。
在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3D/媒体子系统315上执行的线程。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。
在一些实施例中，3D/媒体子系统315包括用于执行3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。
图形处理引擎
图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图3所示的GPE 310的一个版本。图4的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图3的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是可选的，并且可以不显式地地包括在GPE 410内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE410。
在一些实施例中，GPE 410与命令流转化器403耦合或包括所述命令流转化器，所述命令流转化器向3D流水线312和/或媒体流水线316提供命令流。在一些实施例中，命令流转化器403与存储器耦合，所述存储器可以是系统存储器、或内部高速缓存存储器和共享高速缓存存储器中的一个或多个高速缓存存储器。在一些实施例中，命令流转化器403从存储器接收命令并将这些命令发送至3D流水线312和/或媒体流水线316。所述命令是从存储用于3D流水线312和媒体流水线316的环形缓冲器获取的指示。在一个实施例中，另外，环形缓冲器还可以包括存储多批多命令的批命令缓冲器。用于3D流水线312的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线312的顶点和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行单元阵列414来处理所述命令。
在各种实施例中，3D流水线312可以通过处理指令并将执行线程分派给图形核阵列414来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列414提供统一的执行资源块。图形核阵列414内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。
在一些实施例中，图形核阵列414还包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图1的(多个)处理器核107或图2中的核202A至202N内的通用逻辑并行地或结合地执行处理操作。
由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储多个线程的数据。在一些实施例中，URB 418可以用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可以另外用于图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。
在一些实施例中，图形核阵列414是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。
图形核阵列414与共享功能逻辑420耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信(ITC)423逻辑。另外，一些实施例实现共享功能逻辑420内的一个或多个高速缓存425。在给定的专用功能的需求不足以包含在图形核阵列414中的情况下实现共享功能。相反，所述专用功能的单个实例被实现为共享功能逻辑420中的独立实体并且在图形核阵列414内的执行资源之间共享。在图形核阵列414之间共享并包括在图形核阵列414内的精确的一组功能在各实施例之间变化。
图5是图形处理器500的另一个实施例的框图。图5的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537、以及图形核580A至580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的多个处理器之一。
在一些实施例中，图形处理器500经由环形互连502接收多批命令。传入命令由流水线前端504中的命令流转化器503来解译。在一些实施例中，图形处理器500包括用于经由(多个)图形核580A至580N执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器503将命令供应至几何流水线536。针对至少一些媒体处理命令，命令流转化器503将命令供应至视频前端534，所述视频前端与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536和媒体引擎537各自生成执行线程，所述执行线程用于由至少一个图形核580A提供的线程执行资源。
在一些实施例中，图形处理器500包括可扩展线程执行资源表征模块核580A至580N(有时被称为核分片)，各个可扩展线程执行资源表征模块核具有多个子核550A至550N、560A至560N(有时被称为核子分片)。在一些实施例中，图形处理器500可以具有任意数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，所述图形核至少具有第一子核550A和第二子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A至580N，所述图形核各自包括一组第一子核550A至550N和一组第二子核560A至560N。所述一组第一子核550A至550N中的每个子核至少包括第一组执行单元552A至552N和媒体/纹理采样器554A至554N。所述一组第二子核560A至560N中的每个子核至少包括第二组执行单元562A至562N和采样器564A至564N。在一些实施例中，每个子核550A至550N、560A至560N共享一组共享资源570A至570N。在一些实施例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各实施例中。
执行单元
图6展示了线程执行逻辑600，所述线程执行逻辑包括在GPE的一些实施例中采用的处理元件阵列。图6的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608A至608N的可扩展执行单元阵列、采样器610、数据高速缓存612、以及数据端口614。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算需求来启用或禁用一个或多个执行单元(例如，执行单元608A，608B，608C，608D，一直到608N-1和608N中的任一个)来动态地缩放。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接到部件中的每个部件。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610、以及执行单元阵列608A至608N中的一者或多者到存储器(如系统存储器或高速缓存存储器)的一个或多个连接件。在一些实施例中，每个执行单元(例如，608A)是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素的独立可编程通用计算单元。在各种实施例中，执行单元608A至608N的阵列是可缩放的以包括任意数量的单独执行单元。
在一些实施例中，执行单元608A至608N主要用于执行着色器程序。着色器处理器602可以处理各种着色器程序并且经由线程分派器604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在一个或多个执行单元608A至608N上实例化所请求的线程的逻辑。例如，几何流水线(例如，图5的536)可以将顶点处理、曲面细分或几何处理线程分派至线程执行逻辑600(图6)进行处理。在一些实施例中，线程分派器604还可处理来自执行着色器程序的运行时间线程生成请求。
在一些实施例中，执行单元608A至608N支持指令集(所述指令集包括对许多标准3D图形着色器指令的原生支持)，从而使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元608A至608N中的每一个都能够执行多发布单指令多数据(SIMD)，并且多线程操作能够在面对较高等待时间的存储器访问时实现高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于具有整数、单精度浮点运算和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其他混杂的运算的流水线，执行是每个时钟的多发布。在等待来自存储器或共享功能之一的数据时，执行单元608A至608N内的依赖性逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。
执行单元608A至608N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行尺寸”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A至608N支持整数和浮点数据类型。
执行单元指令集包括SIMD指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据尺寸来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)尺寸的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)尺寸的数据元素)、十六个单独16位压缩数据元素(字长(W)尺寸的数据元素)、或三十二个单独8位数据元素(字节(B)尺寸的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器尺寸是可能的。
一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。
在执行过程中，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，则着色器处理器602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板印刷缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，所述各顶点属性跨光栅化对象被内插。在一些实施例中，着色器处理器602内的像素处理器逻辑然后执行应用编程接口(API)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604将线程分派至执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。
在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口高速缓存数据以供存储器访问。
图7是展示了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。
在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式710的指令。64位紧凑指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位指令格式730中。64位指令格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式710的原生指令。
针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对采用128位指令格式710的指令，执行尺寸字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行尺寸字段716不可用于64位紧凑指令格式730。
一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 720、src1722)和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。
在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式信息例如限定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。
在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。
在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。
在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂的指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。
图形流水线
图8是图形处理器800的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流转化器803被解译，所述命令流转化器将指令供应至图形流水线820或媒体流水线830的单独部件。
在一些实施例中，命令流转化器803引导顶点获取器805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A至852B分派执行线程来执行顶点处理指令。
在一些实施例中，执行单元852A至852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A至852B具有附接的L1高速缓存851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。
在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件(例如，外壳着色器811、曲面细分器813、域着色器817)进行旁路。
在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A至852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片)上进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。
在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅和深度测试部件873分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅和深度测试部件873进行旁路并且经由流出单元823访问未光栅化的顶点数据。
图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852A至852B和(多个)相关联的高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A至852B各自具有单独的存储器访问路径。
在一些实施例中，渲染输出流水线870包含光栅和深度测试部件873，所述光栅和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。
在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。
在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。
在一些实施例中，图形流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供了支持。在一些实施例中，也可以为微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。
图形流水线编程
图9A是展示了根据一些实施例的图形处理器命令格式900的框图。图9B是展示了根据实施例的图形处理器命令序列910的框图。图9A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图9A的示例性图形处理器命令格式900包括用于标识命令的目标客户端902、命令操作代码(操作码)904、以及用于命令的相关数据906的数据字段。一些命令中还包括子操作码905和命令尺寸908。
在一些实施例中，客户端902限定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式地的命令尺寸908来限定命令的尺寸。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的尺寸。在一些实施例中，经由双倍字长的倍数对命令进行对齐。
图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。
在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。
在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。
在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。
在一些实施例中，用于返回缓冲器状态916的命令用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，配置返回缓冲器状态916包括选择返回缓冲器的尺寸和数量以用于流水线操作集合。
命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者在媒体流水线状态940处开始的媒体流水线924。
用于3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。
在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。
在一些实施例中，经由执行934命令或事件触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。
在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。
在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将用于配置媒体流水线状态940的一组命令分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态940的命令包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态940的命令还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。
在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。
图形软件架构
图10展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。
在一些实施例中，3D图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。
在一些实施例中，操作系统1020是来自微软公司的 操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统1020可以支持图形API 1022，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API正在使用时，操作系统1020使用前端着色器编译器1024以将HLSL中的任何着色器指令1012编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译的过程中，将高级着色器编译成低级着色器。在一些实施例中，着色器指令1012以中间形式提供，诸如由Vulkan API使用的标准便携式中间表示(SPIR)的版本。
在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。
IP核实现
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。
图11是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能、行为和/或时序仿真。然后可由仿真模型1112来创建或合成寄存器传输级(RTL)设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。
可以由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。
示例性芯片上系统集成电路
图12至图14展示了根据本文所述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关图形处理器。除了所展示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。
图12是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I2S/I2C控制器1240。另外，集成电路还可以包括显示设备1245，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器1250和移动行业处理器接口(MIPI)显示界面1255中的一项或多项。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎1270。
图13是展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器1310的框图。图形处理器1310可以是图12的图形处理器1210的变体。图形处理器1310包括顶点处理器1305和一个或多个片段处理器1315A至1315N(例如，1315A，1315B，1315C，1315D，一直到1315N-1和1315N)。图形处理器1310可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器1305被优化以执行顶点着色器程序的操作，而一个或多个片段处理器1315A至1315N执行片段(例如，像素)着色操作以用于片段或像素着色器程序。顶点处理器1305执行3D图形流水线的顶点处理阶段并生成图元和顶点数据。(多个)片段处理器1315A至1315N使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理器1315A至1315N被优化以执行OpenGL API中提供的片段着色器程序，这些片段着色器程序可以用于执行与Direct 3DAPI中提供的像素着色器程序相似的操作。
另外，图形处理器1310还包括一个或多个存储器管理单元(MMU)1320A至1320B、一个或多个高速缓存1325A至1325B和(多个)电路互连1330A至1330B。一个或多个MMU 1320A至1320B为图形处理器1310包括为顶点处理器1305和/或一个或多个片段处理器1315A至1315N提供虚拟到物理地址映射，除了存储在一个或多个高速缓存1325A至1325B中的顶点或图像/纹理数据之外，所述虚拟到物理地址映射还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU 1320A至1320B可以与系统内的其他MMU包括与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU同步，使得每个处理器1205至1220可以参与共享或统一的虚拟存储器系统。根据实施例，一个或多个电路互连1330A至1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核交互。
图14是展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器1410的框图。图形处理器1410可以是图12的图形处理器1210的变体。图形处理器1410包括图13的集成电路1300的一个或多个MMU 1320A至1320B、高速缓存1325A至1325B和电路互连1330A至1330B。
图形处理器1410包括一个或多个着色器核1415A至1415N(例如，1415A、1415B、1415C、1415D、1415E、1415F、一直到1415N-1和1415N)，所述一个或多个着色器核提供统一的着色器核架构，其中单个核或类型或核可以执行所有类型的可编程着色器代码包括着色器程序代码以实现顶点着色器、片段着色器和/或计算着色器。存在的着色器核的确切数量可以在实施例和实现中变化。另外，图形处理器1410还包括核间任务管理器1405，所述核间任务管理器充当用于将执行线程分派给一个或多个着色器核1415A至1415N的线程分派器和用于加快分块操作以进行基于图块的渲染的分块单元1418，其中场景的渲染操作在图像空间中被细分，例如以利用场景内的本地空间一致性或优化内部高速缓存的使用。
用于高效深度预过程的方法和装置
本发明的一个实施例使用由本申请的受让人设计的、被称为Zmax掩码遮挡剔除的技术。如此，首先提供Zmax掩码遮挡剔除的描述，然后是本发明的实施例的具体实施方式。本发明的一个实施例假设Zmax掩码遮挡剔除存在于图形处理器的深度单元中。这样做的一个优点是其可以生成非常准确的分层深度表示，而无需来自每像素深度的任何反馈或反向注释，这使得可以不同地执行Z预过程。在一个实施例中，在HiZ处理之后结束对三角形的处理(在Z预过程中)，这意味着将不计算每像素深度，也不执行任何每像素深度测试，从而显著减少存储器流量。在第二过程中，启用深度写入并使用LESS_EQUAL(小于_等于)测试，因为在第二过程开始时没有每像素深度是可用的。
Zmax掩码遮挡剔除
在一个实施例中，每图块维持两个或更多个zmax值、以及zmax掩码，所述掩码每深度样本存储log2n个位，其中，n为zmax值的数量。在本文所描述的简单情况中，仅使用了两个层，但是在其他实施例中可以使用更多层。这意味着每个图块存储两个zmax值。让我们将其表示为i∈{0，1}。另外，每个深度样本将具有指示此样本是否使用/>或/>作为其最大深度的单个位。在图块内部对三角形进行光栅化时，会生成覆盖掩码。在图块中覆盖掩码每样本具有一个位，并且如果其被三角形覆盖则每个位被设置为一，并且在深度剔除单元中不能明确地不进行保守深度测试。
一些实施例具有若干主要优点。首先，可以比当前方法更好地处置某些具有薄轮廓的几何情况，如稍后所解释的。其次，可以针对zmax掩码表示来进行遮挡剔除，在许多情况下，这可以比每子图块区域仅使用单个zmax的当前方法更准确。第三，不需要来自每样本深度的反馈循环，这意味着所述算法可以全部包含在深度剔除单元内。因此，硬件实施方式可以比基于深度反馈的方法简单得多。另外，一些实施例可以针对高度曲面细分的模型提供更多的剔除。
当三角形被渲染到图块时，可能会出现若干场景。在下文中对这些场景进行描述。
1.三角形覆盖图块的某个部分，并且三角形位于图块的zmin前方，并且存储(和其他)标准允许以平面模式表示图块。在这种情况下，可以将三角形的平面方程添加到平面编码表示，而不是使用zmax值和zmax掩码。
2.图块被完全剔除，并且因此完成了对此图块的三角形的处理。在下文中对掩码剔除进行描述。
3.由于传入三角形，图块不能表示为多个平面方程。在这种情况下，针对三角形和图块来计算(以及可能地/>)。然后可能发生以下事件之一：
(a)未被三角形覆盖的样本具有zmax掩码位，所有这些位都被设置为b(0或1)。这意味着未被使用且可用。因此，由三角形覆盖的样本的zmax掩码位被设置为1-b，并且被设置为/>
(b)如果未被三角形覆盖的zmax掩码样本位包含0和1，则这三个值和被合并为两个值，并更新三角形所覆盖的样本的zmax掩码位。在[00140]中进一步描述了合并策略。
(c)如果在上述步骤1中针对图块调用了平面模式压缩，则对于稍后与图块部分重叠的三角形，图块处于平面模式。如果传入三角形部分覆盖图块，则我们将新的覆盖掩码设置为zmax掩码。然后将是先前占据图块的三角形的最大值(在平面模式中)，并且/>将被设置为/>
(d)如果zmax掩码中的所有0或1都被传入覆盖掩码所覆写，则无需确定要合并哪些值。所覆写的zmax值简单地假设了传入三角形的值，并且掩码被相应地更新。
图15中描绘了场景3中所列出的每个事件的示例。在图15a中，传入覆盖掩码中的现有三角形10覆盖整个图块，因此传入三角形12可以简单地插入其zmax值并更新掩码。在图15b中，图块已经具有两个三角形。必须合并这三个三角形的zmax值中的两个并形成新的公共掩码区域。在这种情况下，传入的14和16个三角形在深度上彼此最接近并因此被合并。在图15c中，平面表示必须被打破，而现有三角形和传入三角形分别分配有一个zmax值和一个zmax掩码位值。最后，在图15d中，传入三角形覆盖掩码中的现有区域，并简单地声明所覆写的zmax。
场景2指的是掩码剔除。由于每个图块具有zmax掩码和两个Zmax值(和/>)，因此还可以针对掩码表示来执行遮挡剔除。这意味着针对索引位来测试三角形的覆盖掩码(其是图块中每样本一个位的位掩码，并且如果三角形覆盖样本，则将位设置为1，并且否则为0)。所有索引位一起可以被认为是与覆盖掩码相同大小的索引位掩码。如果覆盖掩码中的位为0，则不需要针对这些样本进行剔除，因为三角形并未覆盖相应的样本。但是，对于覆盖掩码中被设置为1的位，我们需要在相应的索引位为0的情况下针对/>执行剔除，并且在相应的索引位为1的情况下针对/>执行剔除。
另一种方式是对于其覆盖掩码位与相应索引位进行与运算为1的样本，应当针对来剔除三角形。对于其覆盖掩码位与相应反向索引位进行与运算为1的样本，应当针对/>来进行剔除。这也在下表中表示出：
还可以采用不同的方式来进行“针对的剔除”。如果已经计算了每样本深度，则可以针对/>进行掩码每样本深度测试。可替代地，针对掩码的可以使用/>进行剔除。在一些实施例中，第一替代方案提供了执行遮挡剔除的最准确方式，而第二替代方案需要较少的工作，因为仅需要将/>与/>进行比较并相应地更新覆盖掩码。注意，先前的zmax剔除方法仅针对每样本矩形的单个zmax值进行剔除。
在上述场景3b中，可以采用不同方式进行合并。通常，存在一组索引位(每个样本一个索引位)以及值、/>值存储在图块中，同时来自三角形的传入数据由覆盖掩码和/>组成。这三个zmax值/> 需要减少到两个zmax值(并存储在/>和中)。在下文中，我们描述了三种不同的合并策略，但是本领域技术人员将认识到可以应用许多其他试探法。
A.这三个值中，对彼此最接近的那两个值进行合并。以下列出了要比较的三个距离以及所产生的zmax值：
B.这种合并策略与A中的相同，但是代替仅比较我们还将/>与/>和进行比较。因此，比较和结果zmax值变为：
比较距离 如果比较距离最短，则为新的zmax值
abs(Zmax0-Zmax1) Zmax0＝max(Zmax0，Zmax1)，Zmax1＝Zmaxtri
abs(Zmax0-Zmaxtri) Zmax0＝max(Zmax0，Zmaxtri)，Zmax1＝不变
abs(Zmax1-Zmaxtri) Zmax1＝max(Zmax1，Zmaxtri)，Zmax0＝不变
abs(Zmax0-Zmintri) Zmax0＝max(Zmax0，Zmaxtri)，Zmax1＝不变
abs(Zmax1-Zmintri) Zmax1＝max(Zmax1，Zmaxtri)，Zmax0＝不变
C.这种合并策略对索引掩码中由覆盖掩码所覆写的0和1进行计数。所覆写的zmax值不太可能是当前正被渲染的表面的一部分，并且因此我们可以在合并时不支持覆写的zmax。虽然这些合并策略是示例，但是其他变体和组合是可能的并且易于设想。
具有用于在两个zmax值之间进行选择的zmax掩码的好处是可以在每样本粒度上进行剔除，而不是在固定大小的(子)图块上进行。这对于包含几何轮廓的图块尤其有益。图16中展示了覆盖区域的改善。注意，图16b至图16d示出了在16a中的网格被渲染之后的不同zmax缓冲表示。在图16a中，由七个三角形组成的对象被逐个三角形地渲染到由多个图块组成的屏幕空间区域。在本示例中，这些图块各自为4×4像素，每个像素具有一个样本。梯度展示了不同的深度值，其中，较暗的灰色更接近相机。在图16b中，保守zmax更新包含在深度剔除单元内。在本示例中，不可能进行zmax更新。在图16c中，通过来自深度单元或高速缓存回收处的反馈，可以使用深度缓冲器中的样本来重新计算zmax值。提取每个4×4像素图块的最大值，这对于轮廓图块而言不是最佳的。图16d示出了使用利用第一合并策略(标记为A)的本发明实施例将每个图块分成前景和背景zmax值。
实际上，大多数图块不包含轮廓边缘，而是包含对象的内部。因此，这种影响可能较小，但有时可以对剔除效率有帮助。
虽然到目前为止仅讨论了两个zmax层，但是可以将所述算法推广为包括任意数量的层。可以容易地重新制定所提出的合并策略以适应这种情况。
假设我们在大小为w×h个样本的图块中具有一组n个zmax值。根据当前正被渲染到图块的三角形，我们获得保守值。根据所有可用的z，我们形成列表：与之前类似，我们具有：zmax掩码M，其中，w×h，条目范围为[1，n]；以及具有相同大小的覆盖掩码C，所述覆盖掩码对于由传入三角形覆盖的样本包含1，并且否则包含0。我们只有存储n个zmax值的空间，并且因此我们必须选择两个值并将这些值合并到新的、组合条目中。这是通过以下步骤实现的。
首先，合并M和C：
i∈{1…w}，j∈{1…h}。
接下来，执行紧缩步骤，在此步骤中，我们从列表S中去除在矩阵M中没有相应条目的那些条目。然后更新索引以使得不存在间隙。如果列表S现在具有n个或更少个条目，则算法已完成(即，至少一个旧条目被完全覆写)。
但是，如果列表S仍然具有n+1个条目，则我们必须使用我们的试探法来执行合并。为此，我们找到S中任意两个条目的最小距离dmin，并且我们存储其索引(a和b)以供稍后使用。从概念上讲，这个过程可以被描述为：
a∈{2…n+1}，并且b＜a，
表示最小索引c＝min(a，b)和最大索引d＝max(a，b)。接下来，分配Sc＝max(Sc，Sd)并从S中去除第d个条目。来自M的所有d个zmax掩码位条目可以被覆写：
(2)
最后，执行与上文在段落[0020]中所描述的相同的紧缩步骤以确保使用连续的索引。现在确保了S中的n个列表条目。S中的zmax值、以及zmax掩码M现在包括用于剔除的新的掩码zmax表示。
这整个过程可以仅依赖于从光栅化器到达深度剔除单元的数据，即，在一些实施例中不需要反馈。相反，不限制使用反馈来改善zmax值。
对于多样本抗混叠(MSAA)，需要针对zmax掩码每样本一个位以便保留相同的功能。这并不是特别昂贵。例如，对于具有4个样本每像素(spp)的两个层、以及4×4个像素图块，对于zmax掩码，我们需要4·4·4＝64个位。
然而，如果这在存储方面仍然太过昂贵，则有一些替代方案。但是，这些都降低了剔除效率。在下文中，假设使用了4个spp，但是这可以很容易地推广到任何采样率。一种替代方案是每像素只保留一个zmax掩码位，即，在这种情况下每4个样本。对于包含三角形边的像素，zmax值之一将指向z远，这基本上产生了zmax表示中的裂缝。因此，对于高度三角化的场景，这将不会那么高效。
在一个实施例中，zmax掩码方案可以保持单独的清除掩码。这意味着清除的z值可以存储在单独的掩码中。
参照图17，深度缓冲器架构1720包括光栅化器1722，所述光栅化器用于标识哪些像素位于当前正被渲染的三角形内。为了使架构的其余部分的存储器一致性最大化，首先标识哪些图块(W×H个像素的集合)与三角形重叠通常是有益的。当光栅化器找到与三角形部分重叠的图块时，其将此图块中的像素分布在多个像素流水线1724上。每个像素流水线的目的是计算像素的深度和颜色。每个像素流水线包含深度测试单元1726，负责丢弃由先前绘制的几何形状遮挡的像素。在一个实施例中，深度单元1728包括存储器1732，其为随机存取存储器。所述深度单元还包括：图块表高速缓存1730，其临时存储每个图块的zmax掩码表示并由存储器1732支持；图块高速缓存1741，其同样由存储器1732支持并临时存储每样本深度值以供快速访问；可选地zmax反馈计算1736，其每当有图块被从图块高速缓存1741驱逐时就更新图块表1730中的zmax表示；压缩器1735和解压缩器1737；以及覆盖掩码缓冲器1734。图块表与深度缓冲数据分开地存储zmax表示和报头信息，例如，指示哪种压缩算法用于压缩深度值图块的一个或多个标志。
通常，压缩器1735将图块压缩到固定比特率，并且如果其不能在没有信息丢失的情况下以给定位数量表示图块，则失败。当将深度图块写入存储器时，通常选择成功地压缩图块的、具有最低比特率的压缩器。使用对此压缩器而言唯一的标识符来更新图块表中的标志，并将压缩数据写入存储器。当从存储器中读取图块时，从图块表中读取压缩器标识符，并使用相应的解压缩算法1737对数据进行解压缩。缓冲器1734也可以存储覆盖掩码。
图18中示出的序列1840可以以软件、固件和/或硬件来实施。在软件和固件实施例中，所述序列可以通过存储在诸如磁性、光学或半导体存储设备等一个或多个非暂态计算机可读介质中的计算机执行的指令来实施。例如，这些指令可以与图形处理单元相关联地存储。
序列1840通过接收具有覆盖掩码的传入平面开始，如1842处所指示的。在1844处的检查判定是否可以将平面添加到平面编码表示。否则，框1850执行分层深度测试。若是，则剔除并丢弃(框1852)。如果现有图块未覆盖所有传入样本，则图块被部分覆盖并且计算zmax掩码、以及zmax值(框1854)。然后，框1846处的检查判定图块是否处于平面模式中。若是，则将图块转换为zmax掩码模式，如框1858中所指示的。
如果图块未处于平面模式中，则图块处于最小/最大模式，并且在框1860处确定当前在现有图块中占用了多少zmax时隙。如果是一，则找到传入图块的最大值并将其存储在空闲zmax时隙中(框1862)。如果时隙数是二，则框1864处的检查判定传入图块是否覆盖现有最大值中的所有样本索引。若是，则找到传入图块的最大值并将其存储在覆写zmax时隙中，如框1866中所指示的。若否，则找到传入图块的最大值，如框1868中所指示的。对传入最大值和/>进行合并。即，接受这三个最大值和这三个掩码，并产生在使用时是保守的两个最大值和两个掩码的函数。
用于高效深度预过程的装置和方法
如上所述，本发明的一个实施例在图形处理器的深度单元中利用Zmax掩码遮挡剔除(例如，使用上述技术)。这样做的一个优点是其可以生成非常准确的分层深度表示，而无需来自每像素深度的任何反馈或反向注释，这使得可以不同地执行Z预过程。在一个实施例中，在HiZ处理之后，对三角形的处理(在Z预过程中)结束。这意味着不会计算每像素深度，也不会执行任何每像素深度测试，并且也不会使用每像素深度的存储器流量。在第二过程中，启用深度写入并使用LESS_EQUAL测试，因为在第二过程开始时没有每像素深度是可用的。
图19展示了执行流水线的初始运行的一个实施例，其中，启用仅深度渲染直到最终深度测试1925。此时，我们具有经初始化的HiZ高速缓存1913和每像素深度高速缓存1926。在第二过程中，所示实施例再次渲染场景。这次，将使用经初始化的HiZ高速缓存1913、以及深度高速缓存1926中的每像素深度来对大部分几何形状进行遮挡剔除。在第二过程中，将在最终深度测试1925之后针对未被遮挡剔除的几何形状执行像素着色。
暂时转到图19中所示的特定组件，HiZ单元1910接收指示光栅化器样本覆盖1901的数据并执行如上所述的Zmax掩码遮挡剔除。具体地，Zmax掩码表示用于HiZ高速缓存1913中，并且掩码粗糙深度测试模块1911使用样本覆盖数据来执行掩码粗糙深度测试。掩码HiZ更新模块1912根据掩码粗糙深度测试的结果来更新HiZ高速缓存1913。然后，Z内插模块1915使用深度值来执行内插。
在图19中所示的实施例中，深度单元1920执行如先前实施方式中的每像素深度测试。如果能够使用当前渲染情境进行先期深度测试，则由先期深度测试模块1921将正被渲染的三角形的深度数据与深度高速缓存1926中的深度值进行比较。在先期深度测试之后，片段着色器1922可以对图像片段(例如，图块、像素)执行指定的着色操作。然后使所产生的着色像素经受最终深度测试模块1925，所述最终深度测试模块使用来自深度高速缓存的数据来执行像素深度测试，除非先期深度测试已经提供了正确的深度测试结果。
如图20所示，在本发明的一个实施例中，在启用仅深度渲染的情况下执行流水线的第一过程，但是在本实施例中，第一过程在掩码粗糙深度测试模块2011和掩码HiZ更新模块2012之后结束(即，不执行如先前实施例中的每像素深度操作)。此时，HiZ单元2010的HiZ高速缓存2013已经被初始化并且可以用于后续过程中的遮挡剔除。在一个实施例中，如上所述的Zmax掩码表示用于HiZ高速缓存2013中。一个实施例的HiZ高速缓存2013由存储器/高速缓存层级结构2015的其余部分支持，因此在Z预过程之后，在存储器/高速缓存层级结构中将存在HiZ表示(使用Zmax掩码)。在第二过程上，这次通过全部流水线，使用如以上关于图19所描述的全部渲染来渲染场景。
现代图形API支持将24和32位深度值存储在深度缓冲器中。粗糙HiZ高速缓存2013通常每样本使用少得多的存储器，并且甚至可以在以每样本2个位或更少进行剔除时非常有效。由于HiZ高速缓存2013小得多，因此与相应的深度缓冲器相比，维护它的存储器带宽要少得多。
在标准Z预过程中，在第一过程中，必须填充HiZ高速缓存1913和深度高速缓存1926，这为这两个高速缓存生成大量读写带宽。在第二过程中，只需要从HiZ高速缓存和Z缓冲器(尽管仅针对实际可见的最前面的片段)进行读取。
利用关于图20描述的改进的Z预过程，在第一过程中生成与利用常规Z预过程算法相同的HiZ高速缓存2013，但是根本不修改深度高速缓存2013。注意，由于深度高速缓存2013中没有深度信息，因此必须使用前向更新策略根据从光栅化器馈送给HiZ的覆盖和深度信息来计算HiZ高速缓存2013更新。在第二过程中，本发明的此实施例利用了HiZ高速缓存2013保持大部分剔除潜力的事实。粗糙HiZ测试只需要从HiZ高速缓存中进行读取，但是与旧的Z预过程方法相反，必须启用深度写入，因为深度测试必须精确而HiZ测试结果可能模糊。然而，与在第一过程中不必填充深度缓冲器而获得的显著带宽节省相比，这仅引入了小的开销。
图21中展示了根据本发明的一个实施例的方法。所述方法可以在以上所述的系统架构的上下文中实施，但不限于任何特定的系统架构。
在2101处，在启用仅深度渲染的情况下执行通过流水线的第一过程，初始化HiZ缓冲器而不是每像素深度缓冲器。即，不通过深度缓冲器/高速缓存1926来执行第一过程以节省处理资源。在2102处，一旦初始化HiZ缓冲器，就利用全部渲染来执行通过图形处理流水线的剩余过程。
在一个实施例中，本文所描述的技术要求提升后的Z是活动的。即，在像素着色器中不能使用深度输出或丢弃操作。如果绘制调用进行这些操作中的任何一项，则可以跳过这些操作并仍然获得保守的HiZ缓冲器。
上述Z预过程技术可以与以下在名称为“Occlusion Query Apparatus andMethod for Accelerated Rendering(用于进行加速渲染的遮挡查询装置和方法)”的章节中描述的技术一起使用。可以基于代理几何形状的(近似的、但保守地计算的)可见性使用近似遮挡查询来剔除整个绘制调用。其是近似的，因为其只与HiZ缓冲器进行比较，并将模糊的HiZ测试结果分类为“可见”。在计算开销和带宽使用方面，查询应尽可能保持轻量级。利用上述Z预过程技术，可以针对此类查询快速且以低带宽成本来提供HiZ缓冲器，而无需构建深度缓冲器。
用于进行加速渲染的遮挡查询装置和方法
本发明的实施例进一步结合遮挡查询来改善渲染性能。具体地，本发明的一个实施例在执行遮挡查询时记录位掩码，其中，存储每个图块(例如，8×8像素的图块)一个位。在遮挡查询期间，初始化位掩码，使得每个位指示在此图块中代理是否被全部遮挡。稍后在渲染详细几何形状(即，所包含的绘制调用)时使用位掩码来高效地去除图块中我们知道详细几何形状将被全部遮挡的工作。
本发明的这些实施例为部分遮挡的对象提供了显著改善的性能，在这种情况下，可以在遮挡的图块中跳过光栅化和HiZ测试两者。在这类情况下，现有技术不能提供任何益处。全部遮挡的对象仍然可以通过标准遮挡查询来去除。对于完全可见的对象，可能会跳过HiZ测试。如上所述，HiZ是分层Z缓冲器——Z缓冲器的可用于较低粒度深度操作的低分辨率副本，从而导致计算节省和带宽节省。
图22展示了用于描述本发明的一个实施例的操作的示例。首先渲染墙2201，然后是在随后的绘制调用中渲染的复杂角色模型2202。然而，在对角色2202的渲染开始之前，使用角色的边界框2210发布遮挡查询以判定其是否被墙2201完全遮挡。如果是这样，则可以省略整个绘制调用。
然而，在本示例中，角色2202仅被墙2201部分遮挡。利用现有遮挡查询，需要渲染整个角色，因为边界框未被全部遮挡。
相反，本发明的一个实施例避免了对角色2202的被遮挡部分进行处理。在本实施例中，遮挡查询生成每图块一个位(在图中显示为0和1)。当渲染所包含的绘制调用时，可以每个三角形地在每个图块中进行光栅化、HiZ测试和深度测试时使用这些位。例如，如果对其中带有1的图块(指示全部遮挡的图块)向下分层地进行光栅化，则不需要为此三角形全部处理此图块，从而导致性能改善和功率节省。
如上所述，标准遮挡查询类型SAMPLES_PASSED(样本_通过)对在渲染代理几何形状时通过的片段数进行计数。这对于某些算法而言可以是非常有用的，但是对于遮挡剔除，所需要的只是对象是否被全部遮挡，因为只有这时才能跳过渲染整个对象。为此，已经引入了若干其他类型的遮挡查询。例如，一旦一个片段通过深度测试，ANY_SAMPLES_PASSED(任何_样本_通过)就会退出遮挡查询，因为然后已知代理几何形状未被全部遮挡。另一种类型是ANY_SAMPLES_PASSED_CONSERVATIVE(任何_样本_通过_保守)，其可以在每图块(例如，8×8像素)级别上工作，并且可以使用指示几何形状在图块中可见的分层深度测试、或任何其他方法，只要所述方法是保守的，即，其不会为(部分)可见对象返回遮挡。
本发明的一个实施例不仅适用于标准的所预测遮挡查询，而且适用于不是“任何片段通过”测试的近似测试。因此，引入新类型的遮挡查询可以是适当的。
一个实施例在处理所预测绘制调用时重用从遮挡查询中获知的信息。具体地，遮挡查询被扩展为使得其创建位掩码，其中，在遮挡查询的几何形状(边界框)内的每个图块有一个位。如果代理几何形状(图22中的示例中的边界框)在此图块内被全部遮挡，则所述位被设置为1，并且否则为0。
每图块位值可以通过每个图块内的聚合样本测试来获得，或者在ANY_SAMPLES_PASSED_CONSERVATIVE的情况下，可以通过单个图块测试来获得。这两种方法的不同之处解释如下：
每图块测试：图块测试是在将几何代理与HiZ缓冲器的内容进行比较时获得的近似且保守的查询结果。每个HiZ条目与深度缓冲器中的像素图块相对应，并且在将代理的几何形状光栅化并与特定图块的HiZ进行比较时，图块测试发生。每个图块测试的结果可能是全部可见的、全部遮挡的或模糊的。全部遮挡的图块在位掩码中记录为1，否则为0。
每样本测试：对于标准遮挡查询(SAMPLES_PASSED和ANY_SAMPLES_PASSED)，首先对每图块进行HiZ测试。如果代理几何形状被遮挡，则不对此图块进行进一步处理，并且我们的发明将每图块的位设置为1以指示此图块中的遮挡。若否，则继续进行每像素处理，并且如果图块中的所有片段都被遮挡，则每图块的位将再次被设置为1以指示遮挡。否则，我们将所述位设置为0。假设默认值为0，因为如果我们采用ANY_SAMPLES_PASSED，则只要一个片段可见，测试就会中止。然而，我们仍然可以在这发生之前在渲染几何形状(即，非代理)期间利用已设置为1的所有位。
如果不能剔除整个边界框，则当正在渲染相应的几何形状(绘制调用)(例如，整个角色)时，本发明的一个实施例将此位掩码馈送到光栅化器和HiZ单元。光栅化器可以避免处理从所预测遮挡查询中已知被遮挡的图块。由于存储在位掩码中的遮挡信息，这种行为是可能的。当前的解决方案需要处理整个绘制调用以获得详细的几何形状，并且我们相信我们的发明可以提供大量的加速，因为我们可以节省全部遮挡的图块的光栅化和HiZ测试成本。
ANY_SAMPLES_PASSED和ANY_SAMPLES_PASSED_CONSERVATIVE两者都具有布尔结果。作为优化，因此，如果遇到可见片段，则可以提前终止查询。如果采用这种提前终止，则我们可能无法获得关于所有图块中的遮挡的信息，这对我们的算法的性能是不利的。然而，如果绘制调用的部分遮挡很常见，则可以避免提前终止。
可替代地，可以引入新的遮挡查询模式，其以保守的方式(ANY_SAMPLES_PASSED_CONSERVATIVE)或以精确的方式(ANY_SAMPLES_PASSED)显式地执行整个查询。注意，渲染代理几何形状可能比其所预测绘制调用便宜得多，因此这应该得到收效。
在图23和图15的流程图中，近似遮挡查询过程被扩展以生成如上所述的遮挡查询掩码缓冲器。在图23中，响应于2300处的遮挡查询，在2301处选择与代理几何形状重叠的每个图块，并且在2302处使用图块来执行HiZ测试。在2304处，将HiZ测试2302的结果存储在遮挡查询(OQ)掩码缓冲器中。例如，如果图块被全部遮挡，则针对此图块将1存储在OQ掩码缓冲器2304内。相反，如果图块被部分遮挡或未被遮挡，则将0被存储在OQ掩码缓冲器内。另外，在2303处，也可以更新OQ寄存器(如在现有系统中)。如果在2305处确定存在附加图块，则过程返回到2301。若否，则过程结束。
图24展示了根据本发明的一个实施例可以如何将光栅化过程扩展为使用来自遮挡查询掩码缓冲器的数据。注意，所示实施例适用于标准遮挡查询和近似遮挡查询两者。
对于在2401处标识的与三角形重叠的每个图块，读取OQ掩码缓冲器。如上所述，OQ掩码缓冲器可以包括与当前图块相关联的位，所述位指示图块是否被全部遮挡(例如，掩码值为1)。如果在2403处确定找到掩码值1，则不对所述图块进行光栅化，并且过程跳转到2406，其判定是否存在更多的剩余图块。若是，则过程返回到2401。如果在2403处确定与图块相关联的掩码值是0，则这意味着图块未被遮挡或部分遮挡。如此，在2405处对图块进行光栅化，并且在2405处执行HiZ测试以确认在光栅化之后图块未被全部遮挡。如果光栅化的图块未被全部遮挡，则其像往常一样被保留并处理。如果光栅化的图块已经全部被确定为被遮挡，则可以将其丢弃。如果在2407处确定存在更多的剩余图块，则过程返回到2401。
虽然本文所描述的本发明的实施例用掩码值1标识遮挡图块，但在其他实施例中，遮挡图块可以用掩码值0来标识。本发明的基本原理不限于任何特定的掩码值。
可以根据本发明的基本原理采用不同的实施方式。例如，对于3840像素×2160和8×8图块的4K超高清分辨率，每图块1个位的存储是16,200字节(如果实施方式对于整个渲染目标每图块调用1个位的话)。这种方式的替代方案包括使用较小的高速缓存。在大多数情况下，掩码数据应该易于压缩。也可以同时在流水线中具有多于一个绘制调用和遮挡查询。然后存储将进一步增加。然而，与通过本发明的实施例实现的好处相比，这将是较小的成本。
图25中展示了根据本发明的一个实施例的系统。遮挡查询处理电路系统2510将传入图块2501与HiZ缓冲器2502的内容进行比较。如上所述，每个HiZ条目与深度缓冲器中的像素图块相对应，并且可以在将几何代理光栅化并与特定图块的HiZ进行比较时实施图块测试。在一个实施例中，遮挡查询处理电路2510判定每个图块是否被全部遮挡，并将结果存储在位掩码缓冲器2515中(例如，为全部遮挡的图块存储1，为未遮挡或部分遮挡的图块存储0)。如果不能剔除整个边界框，则本发明的一个实施例将位掩码2515馈送到光栅化器2520，所述光栅化器避免处理从所预测遮挡查询中已知被遮挡的图块。在一个实施例中，生成最终经渲染图像帧2540的所预测绘制调用2530使用来自位掩码2515的信息来忽略被全部遮挡的图块。
本发明的实施例可以包括以上已经描述的各步骤。这些步骤可以被具体化为机器可执行指令，所述机器可执行指令可以用于使通用或专用处理器执行这些步骤。可替代地，这些步骤可以由包含用于执行这些步骤的硬接线逻辑的特定硬件部件来执行，或者由程序化计算机部件和自定义硬件部件的任意组合来执行。
如在此描述的，指令可以指硬件(诸如专用集成电路(ASIC))的特定配置，所述专用集成电路被配置成执行某些操作或者具有预定功能或存储在被具体化为非暂态计算机可读介质的存储器中的软件指令。因此，可以使用在一个或多个电子设备(例如，端站、网络元件等)上存储并执行的代码和数据来实施附图中示出的技术。这样的电子设备使用计算机机器可读介质(比如，非暂态计算机机器可读存储介质(例如，磁盘；光盘；随机存取存储器；只读存储器；闪速存储器设备；相变存储器)以及暂态计算机机器可读通信介质(例如，电、光、声或其他形式的传播信号—比如载波、红外信号、数字信号等))来(在内部和/或通过网络与其他电子设备)存储和传达代码和数据。此外，这样的电子设备典型地包括耦合到一个或多个其他部件(比如，一个或多个存储设备(非暂态机器可读存储介质)、用户传入/输出设备(例如键盘、触摸屏和/或显示器)、以及网络连接件)的一组一个或多个处理器。所述一组处理器和其他部件的耦合通常通过一个或多个总线和桥接器(也被称为总线控制器)进行。承载网络业务量的存储设备和信号分别表示一个或多个机器可读存储介质和机器可读通信介质。因此，给定电子设备的存储设备典型地存储用于在该电子设备的所述一组一个或多个处理器上执行的代码和/或数据。当然，可以使用软件、固件、和/或硬件的不同组合来实施本发明的实施例的一个或多个部分。贯穿本详细说明，出于解释的目的，阐述了大量的具体细节以便提供对本发明的透彻理解。然而，对于本领域的技术人员而言将明显的是，可以在没有这些具体细节中的一些的情况下实践本发明。在某些实例中，未详细描述公知结构和功能以避免模糊本发明的主题。因此，本发明的范围和精神应根据以下权利要求来判定。

Claims (19)

1.一种方法，包括：
在仅深度渲染活动的情况下执行通过图形流水线的指定部分的第一过程；
在所述第一过程期间对所述图形流水线的所述指定部分内的粗糙深度缓冲器进行初始化，所述粗糙深度缓冲器以与存储在每像素深度缓冲器中的深度数据的粒度级别相比而言较小的粒度级别来存储深度数据，所述每像素深度缓冲器在所述第一过程期间未被初始化；以及
在所述第一过程之后执行通过所述图形流水线的第二过程，所述第二过程利用全部图形流水线并进一步利用通过所述第一过程初始化的所述粗糙深度缓冲器中的值。
2.如权利要求1所述的方法，其特征在于，所述粗糙深度缓冲器包括分层Z(HiZ)缓冲器。
3.如权利要求2所述的方法，其特征在于，对所述HiZ缓冲器进行初始化包括：执行掩码HiZ深度测试，然后执行掩码HiZ缓冲器更新。
4.如权利要求3所述的方法，其特征在于，所述掩码HiZ测试包括：使用每图块多于一个最大深度值来执行图形图元的剔除。
5.如权利要求4所述的方法，其特征在于，进一步包括：
从所述HiZ缓冲器中读取数据以在所述第二过程上执行图形图元的剔除。
6.如权利要求4所述的方法，其特征在于，进一步包括：
使用每像素或样本掩码N个位来指示像素或样本连接到哪个最大深度值。
7.如权利要求6所述的方法，其特征在于，包括：判定是否所有传入样本都被现有图块遮挡。
8.如权利要求7所述的方法，其特征在于，包括：若否，则判定传入平面是否覆盖整个图块并将其存储在压缩平面表示中。
9.如权利要求8所述的方法，其特征在于，包括：若否，则根据所述传入样本来计算最大深度掩码和最大深度值，并将这些值存储在现有图块中。
10.一种装置，包括：
图形流水线；
图形流水线的指定部分，用于在仅深度渲染活动的情况下对图形数据执行第一过程；
粗糙深度缓冲器，将在所述第一过程期间被所述图形流水线的所述指定部分进行初始化，所述粗糙深度缓冲器以与存储在每像素深度缓冲器中的深度数据的粒度级别相比而言较小的粒度级别来存储深度数据，所述每像素深度缓冲器在所述第一过程期间未被初始化；以及
所述图形流水线用于在所述第一过程之后利用通过所述第一过程初始化的所述粗糙深度缓冲器中的值对所述图形数据执行第二过程。
11.如权利要求10所述的装置，其特征在于，所述粗糙深度缓冲器包括分层Z(HiZ)缓冲器。
12.如权利要求11所述的装置，其特征在于，所述图形流水线的所述指定部分包括用于执行掩码HiZ深度测试的掩码粗糙深度测试模块以及用于执行掩码HiZ缓冲器更新的掩码HiZ更新模块。
13.如权利要求12所述的装置，其特征在于，所述掩码HiZ深度测试包括：使用每图块多于一个最大深度值来执行图形图元的剔除。
14.如权利要求13所述的装置，其特征在于，进一步包括：
所述掩码粗糙深度测试模块用于从所述HiZ缓冲器中读取数据以在所述第二过程上执行图形图元的剔除。
15.如权利要求13所述的装置，其特征在于，进一步包括：
所述掩码粗糙深度测试模块用于使用每像素或样本掩码N个位来指示像素或样本连接到哪个最大深度值。
16.如权利要求15所述的装置，其特征在于，包括：判定是否所有传入样本都被现有图块遮挡。
17.如权利要求16所述的装置，其特征在于，包括：若否，则判定传入平面是否覆盖整个图块并将其存储在压缩平面表示中。
18.如权利要求17所述的装置，其特征在于，包括：若否，则根据所述传入样本来计算最大深度掩码和最大深度值，并将这些值存储在现有图块中。
19.一种机器可读介质，其上存储有程序代码，所述程序代码在由机器执行时使所述机器执行如权利要求1-9中任一项所述的方法。
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