CN109618074A - 一种对不标准输入vesa时序的健壮性设计方法 - Google Patents

Abstract

本发明提出一种对不标准输入vesa时序的健壮性设计方法。首先对输入的vesa时序信号中视频有效信号DE进行行计数，判断一帧数据是否完整；而后采用同步处理机制，将视频有效信号DE和视频数据信号QE进行时钟同步处理；最后以输入vesa的每一个DE上升沿为基准，采用三段式状态机机制，按照vesa标准时序参数，生成标准的DE有效时序，以及相对标准的HS和VS时序。本发明可实现将不标准的vesa时序转换成相对标准的vesa时序，保证数据有效信号和视频数据满足vesa时序标准。

Description

一种对不标准输入vesa时序的健壮性设计方法

技术领域

本发明涉及视频处理技术领域，特别涉及到vesa时序的转换，具体为一种对不标准输入vesa时序的健壮性设计方法。

背景技术

目前民机平显及其他数字化平显中普遍采用预畸变技术对输入的视频画面进行预处理，来消除光学系统的畸变。但在图像变换、处理过程中，由于输入vesa时序不一定完全符合vesa标准时序，逻辑对输入vesa协议数据处理的方式对输出画面的健壮性有很大影响。不良的处理方式可能导致输出画面异常的现象。需要提出一种对不标准输入vesa时序的健壮性设计方法，对输入不标准时序进行校正，用以保证输出到后级的vesa时序的正确性。

发明内容

为解决现有技术存在的问题，本发明提出一种对不标准输入vesa时序的健壮性设计方法，可实现将不标准的vesa时序转换成相对标准的vesa时序，保证数据有效信号和视频数据满足vesa时序标准。

本发明的技术方案是：

所述一种对不标准输入vesa时序的健壮性设计方法，其特征在于：包括以下步骤：

步骤1：对输入的vesa时序信号，首先对其中视频有效信号DE进行行计数，判断一帧数据是否完整，若不完整，则输出一个帧数据不完整的信号给后级视频处理电路，若完整，则继续以下步骤；

步骤2：采用同步处理机制，将视频有效信号DE和视频数据信号QE在逻辑时钟下进行时钟同步处理；

步骤3：以同步处理后的vesa时序中的每个视频有效信号DE上升沿为基准，进行时钟周期计数，生成高电平长度为1280个时钟周期的标准视频有效信号DE，然后置为低电平，得到标准vesa的DE有效时序；每一帧画面中共生成1024个标准视频有效信号DE；

步骤4：对步骤3处理后的标准视频有效信号DE进行记数，当记数值在[1:1024]之间时，以每个标准视频有效信号DE上升沿为基准，进行时钟周期计数，当计数到1328个时钟周期时，生成高电平长度为112个时钟周期的标准行同步有效信号HS，然后置为低电平；当DE记数等于1024时，以生成的第1024个标准行同步有效信号HS上升沿为基准，进行时钟周期计数，当计数到1688个时钟周期时生成高电平长度为112的标准行同步有效信号HS时序以及高电平长度为3*1688的标准场同步有效信号VS，然后置为低电平，得到相对标准的HS和VS时序。

有益效果

本发明提出的对不标准vesa时序的健壮性设计方法，首次提出并逻辑实现了vesa时序的校正；本发明具有优势如下：

1、本发明提供的健壮性设计结构清晰，易于硬件逻辑实现；

2、本发明仅使用输入vesa的DE上升沿作为基准点自产生相对标准的vesa时序，屏蔽输入的VS和HS信号，直接有效的解决了由VS和HS不标准带来的逻辑处理问题；

3、本发明以输入vesa的DE上升沿作为基准点，而不直接选择输入的DE作为基准点，可以有效的解决由DE不标准带来的逻辑处理问题。

4、本发明提出一种输入输出帧同步的vesa时序校正方法，输入输出vesa时序能够保持帧同步，且输出状态稳定。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1：设计实现的逻辑原理框图；

图2：VS和HS不标准的vesa时序；

图3：DE不标准的vesa时序；

图4：生成的相对标准的vesa时序。

具体实施方式

下面详细描述本发明的实施例，所述实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

在标准vesa时序中，VS、HS、DE有严格的时序对应关系。但在实际电路中，输入的vesa时序并不完全满足vesa时序标准，常见的不标准输入vesa时序有以下几种情况(以1280*1024@60Hz的分辨率为例)：

1.VS和HS不在同一个时钟上升沿变为高电平；

2.一行不等于1688个时钟周期(有效像素点数为1280)；

3.消隐期的行数不等于42行(有效DE行数为1024)；

4.DE高电平时间不等于1280个时钟。

5.输入的行数不等于1024行。

由于逻辑上电或复位初期，输入的vesa时序情况不固定，可能输入的vesa时序少于1024行，为了避免不完整数据帧对后续逻辑造成的不良影响，首先对每帧vesa时序的视频有效信号DE进行行计数，在vesa消隐期判断帧行数是否完整，若不完整，输出一个帧数据不完整的信号供后级视频处理电路使用；若完整，则继续产生相应的时序。

基于vesa输入时序的多种不标准情况，考虑到视频数据信号QE与数据有效信号DE关系的确定性，确定本发明仅基于输入vesa的DE上升沿，而不依赖于输入信号VS和HS的状态，有效的解决了由VS和HS不标准带来的逻辑处理问题，如图2所示。图2中的不标准vesa时序为VS和HS信号在同一个时钟的上升沿未对齐，HS相对VS提前或延后。

对于完整数据帧，考虑到输入vesa时序的时钟与逻辑时钟间可能存在跨时钟域的问题，所以采用同步处理机制，将视频有效信号DE和视频数据信号QE在逻辑时钟下进行时钟同步处理，避免后续逻辑处理过程中出现亚稳态现象。

以同步处理后的vesa时序中的每个视频有效信号DE上升沿为基准，采用三段式状态机机制，如图1所示，按照表1vesa标准时序参数，进行时钟周期计数，生成高电平长度为1280个时钟周期(图4Tg-f)的标准视频有效信号DE，然后置为低电平，得到标准vesa的DE有效时序；每一帧画面中共生成1024个标准视频有效信号DE。

对处理后的标准视频有效信号DE进行记数，当记数值在[1:1024]之间时，以每个标准视频有效信号DE上升沿为基准，采用三段式状态机机制，如图1所示，按照表1vesa标准时序参数进行时钟周期计数，当计数到1328个时钟周期(图4Tf-h)时，生成高电平长度为112个时钟周期(图4Tb-a)的标准行同步有效信号HS，然后置为低电平；当DE记数等于1024时，此时已生成1024个标准行同步有效信号HS时序，以生成的第1024个标准行同步有效信号HS上升沿为基准，进行时钟周期计数，当计数到1688个时钟周期时，生成高电平长度为112的标准行同步有效信号HS时序以及高电平长度为3*1688的标准场同步有效信号VS，然后置为低电平，得到相对标准的HS和VS时序。每一帧画面中生成的视频行同步信号HS的个数与输入vesa的视频行同步信号HS的个数保持一致。

图1中的状态机状态说明：

de_hs_state：该状态为数据有效信号DE及相应HS生成的状态；

vs_hs_state：该状态为场信号VS为高电平有效及相应HS生成的状态；

hs_state:该状态为消隐期中HS生成的状态。

表1

以输入vesa的DE上升沿作为基准点，而不直接选择DE作为基准点，主要考虑到实际不标准vesa时序可能是由于DE的高电平时间不等于设定的时长。在该方法中DE的高电平时长是根据设定的参数值记数产生的，当输入DE高电平时长大于参数值时，直接忽略后续时序；当输入DE高电平时长小于参数值时，补足相应的时长。这样可以有效的解决由DE不标准带来的逻辑处理问题，如图3所示。图3中的不标准vesa时序为DE长度不等于1280个时钟周期。

为了保持输入vesa时序中的像素有效数据，同时隔离输入的时序不标准时序，生成的vesa时序不是严格意义的标准时序。但关键的时间参数是严格按照vesa标准生成的，这些关键参数的标准性保证了vesa时序被后级逻辑应用时的的准确性。生成的vesa时序波形图及时序参数见图4和表1。

本发明对输入vesa时序进行改进，通过捕捉每个DE的上升沿，自产生满足分辨率要求的vesa时序，保证vesa数据有效信号DE的正确性，有效隔离输入的不标准vesa时序，增强畸变校正逻辑的健壮性设计，有效消除由于输入vesa不标准造成的画面异常现象。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (1)

1.一种对不标准输入vesa时序的健壮性设计方法，其特征在于：包括以下步骤：

步骤1：对输入的vesa时序信号，首先对其中视频有效信号DE进行行计数，判断一帧数据是否完整，若不完整，则输出一个帧数据不完整的信号给后级视频处理电路，若完整，则继续以下步骤；

步骤2：采用同步处理机制，将视频有效信号DE和视频数据信号QE在逻辑时钟下进行时钟同步处理；

步骤3：以同步处理后的vesa时序中的每个视频有效信号DE上升沿为基准，进行时钟周期计数，生成高电平长度为1280个时钟周期的标准视频有效信号DE，然后置为低电平，得到标准vesa的DE有效时序；每一帧画面中共生成1024个标准视频有效信号DE；

步骤4：对步骤3处理后的标准视频有效信号DE进行记数，当记数值在[1:1024]之间时，以每个标准视频有效信号DE上升沿为基准，进行时钟周期计数，当计数到1328个时钟周期时，生成高电平长度为112个时钟周期的标准行同步有效信号HS，然后置为低电平；当DE记数等于1024时，以生成的第1024个标准行同步有效信号HS上升沿为基准，进行时钟周期计数，当计数到1688个时钟周期时生成高电平长度为112的标准行同步有效信号HS时序以及高电平长度为3*1688的标准场同步有效信号VS，然后置为低电平，得到相对标准的HS和VS时序。