CN1096167C - 在通信接收机中判定传送变化速率数据的速率的方法和装置 - Google Patents

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Abstract

一种对已经在可变速率通信系统的接收机中编码的数据编码速率进行判定的系统。数据是在具有固定码元数的帧中接收的。当数据以低于全速率编码时，多个复制码元填满此帧。例如，以全速率的四分之一速率进行编码时，此帧中的每一码元被重复四次。入码元被提供到多个译码路径。每一路径以一种可能速率对码元进行译码。描述被译码元质量的误差量度被取出并被提供到一处理器。误差量度可以包括循环冗余检验(CRC)结果、山本质量量度以及误码率。处理器对误差量度进行分析，并对到来码元作出最大可能编码速率的判定。

Description

在通信接收机中判定传送变化速率数据的速率的方法和装置
本发明总的说来涉及数字通信领域。更具体地说，本发明涉及一种系统，这种系统中，所传送的可变速率数据没有数据速率指示，并在接收的通信接收机处对所传送的数据速率进行判定，用以对数据进行处理。
在数字通信系统中，尤其是在使用扩展频谱调制的数字通信系统中，发送机可以采用一种声码系统(vocoding system)，声码系统以一种可变速率对声音信息进行编码，从而在停顿或其他没有话音存在的期间内降低数据速率，减小由此发送机向其他接收机而不是所希望的接收机发射信号时所产生的干扰电平。在此接收机处，或者在其它与此接收机有关的地方，用一种声码系统来再现声音信息。应该理解的是，除去话音信息，非话音信息本身，或者二者兼而有之，都可以被传送到接收机。
适合用于本环境中的声码器(vocoder)见美国专利5,414,796，标题为“可变速率声码器”，申请日为1991年6月11日的共同待批的美国专利文献中的描述，此发明已转让给本发明的受让人。此声码器根据一20毫秒时帧内的话务量，以四种不同的速率，例如，大约每秒8,000(即8,000bps)、4,000bps、2,000bps以及1,000bps，对话音信息进行数字抽样并得到编码数据。每一声码器数据帧以附加位(如9,600bps，4,800bps，2,400bps以及1,200bps数据帧)进行格式化。相应于9,600bps帧的最高速率数据帧叫作“全速率”帧；一4,800bps数据帧叫作“半速率”帧；一2,400bps数据帧叫作“四分之一速率”帧；一1,200bps数据帧叫作“八分之一速率”帧。无论是在编码过程中，还是在帧格式化过程中，数据中都不包括速率信息。
加入到数据帧内去的声码器数据的格式化的其它细节见美国专利申请号为5,504,773、标题为“对传输数据格式化的方法和装置”、申请日为1992年1月16日的共同待批美国专利文献中的描述，此发明已转让给本发明的受让人。正如美国专利号为5,103,459、标题为“在CDMA蜂窝电话系统中产生波形的系统和方法”、申请日为1992年4月7日、并已转让给本发明的受让人的美国专利文献中所描述的那样，数据帧可以进一步经处理、扩展频谱调制和发送，这项技术的公开在此一并作为参考。
因为每一帧的速率信息并不发送，接收机必须根据接收的数据帧，对数据帧编码速率作出判断，从而使声码器恰到好处地再现话音信息。尽管发送机能够发送数据帧被编码的速率信息，但这将减少发送话音和非话音信息的系统设备。另外，所传送的速率信息中的差错会对整个帧产生不利影响。所以，要求接收机在没有收到发送机速率信息的情况下，对帧的编码速率作出判定。这些问题和缺陷可以清晰地从现有技术中发现，并可以采用下文所描述的本发明方法得到解决。
本发明提供了一种在可变速度通信系统中用来确定接收信号的数据速率的方法，它包含下述步骤：以第一数据速度对接收信号进行译码和再编码，从而产生第一接收信号预告，并产生第一质量指示；将第一接收信号预告与接收信号比较，并计数第一差错数，其中的差错出现在接收信号与第一接收信号预告不一致时，并且第一差错预告数和第一质量指示定义了第一差错量度；减小接收信号，以产生代表第二数据速率的第二接收信号；以第二数据速率，对第二接收信号进行译码和再编码，以产生第二接收信号预告，并产生第二质量指示；将第二接收信号预告与第二接收信号比较，并计数第二差错数，其中的差错出现在第二接收信号与第二接收信号预告不一致时，并且其中的第二差错数与第二质量指示定义了一个第二差错量度；以及根据每一差错量度的比较结果，预告接收信号的数据速率。
本发明还提供了一种在可变速率通信系统的接收机中用来在未知数据速率下对接收信号进行译码的方法，它包含下述步骤：在第一数据速率下对接收信号进行译码，以产生第一译码接收信号，并产生第一质量指示；在第一数据速率下对第一译码接收信号再编码，以产生第一接收信号预告；将第一接收信号预告与接收信号比较，并计数第一差错数，其中的差错出现在接收信号与第一接收信号预告不一致时，并且其中的第一差错数和第一质量预告定义了第一差错量度；在第二数据速率下对接收信号进行译码，以产生第二译码接收信号，并产生第二质量预告，在第二数据速率下对第二译码接收信号再编码，以产生第二接收信号预告；将所述第二接收信号预告与接收信号比较，并计数第二差错数，其中的差错出现在接收信号与第二接收信号预告不一致时，并且其中的第二差错数和第二质量指示定义了第二差错量度；根据每一差错量的比较结果预告未知数据速率；以及将与预告的未知数据速率对应的译码接收信号用作进一步处理的基础。
另一方面，本发明还提供了一种从能够在多个数据速率下发送数据的发射机接收的信号估算数据速率的装置，它包含：第一维特比译码器，它具有一与信号耦连的输入端和一输出端；第一质量指示发生器，它具有一与第一维特比译码器的输出端连接的输入端和一输出端；第一编码器，它具有与第一维持比译码器的输出端连接的输入端和一输出端；第一比较器，它具有一与第一编码器的输出端连接的第一输入端，和与信号连接的第二输入端，以及一输出端；第一计数器，它具有一与第一比较器的输出端连接的输入端，并具有一输出端；第二维特比译码器，它具有一与信号连接的输入端，并具有一输出端；第二质量指示发生器，它具有一与第二维特比译码器的输出端连接的输入端，并具有一输出端；第二编码器，它具有一与第二维特比译码器和输出端连接的输入端，并具有一输出端；第二比较器，它具有一与第二编码器的输出端连接的第一输入端，并具有一与信号连接的第二输入端，并具有一输出端；第二计数器，它具有一与第二比较器的输出端连接的输入端，并具有一输出端；以及处理器，它具有多个输入端和输出端，其中，第一输入端与第一计数器的输出端连接，第二输入端与第二计数器的输出端连接，第三输入端与第一质量指示发生器的输出端连接，第四输入端与第二质量指示发生器的输出端连接；其中，处理器的输出估算信号的数据速率。
另一方面，本发明还提供了一种在可变速率通信系统中用来在未知数据速下对接收信号进行译码的方法，它包含下述步骤：在第一数据速率下对接收信号进行译码，以产生第一译码接收信号，并产生第一质量指示；在第一数据速率下对第一译码接收信号进行再编码，以产生第一接收信号预告，将第一接收信号预告和接收信号比较，并计数第一差错数，其中的差错出现在接收信号与第一接收信号预告不一致时，并且其中的第一差错数和第一质量指示定义了一个第一差错量度；在第二数据速率下对接收信号进行译码，以产生第二译码接收信号，并产生第二质量指示；在第二数据速率下对第二译码接收信号再编码，以产生第二接收信号预告；将第二接收信号预告与接收信号比较，并计数第二差错数，其中的差错出现在接收信号与第二接收信号预告不一致时，并且其中的第二差错数与第二质量指示定义了一个第二差错量度；在第三数据速率下对接收信号进行译码，以产生第三译码接收信号，并产生一第三质量指示；在第三数据速率下对第三译码接收信号再编码，以产生第三接收信号预告；将第三接收信号预告与接收信号比较，并计数第三差错数，其中的差错出现在接收信号与第三接收信号预告不一致时，并且其中的第三差错数和第三质量指示定义了一个第三差错量度；以及根据每一差错量度的比较结果，预告未知数据速率。
再一方面，本发明提供了一种从能够在多个数据速率下发送数据的发射机接收的信号中估算数据速率的装置，它包含：第一维特比译码器，它具有与信号连接的输入端，并具有一译码信号输出端和一质量指示输出端；第一编码器，它具有与第一维特比译码器的译码信号输出端连接的输入端，并具有一输出端；第一比较器，它具有与第一编码器的输出端连接的第一输入端，并具有与信号连接的第二输入端，并具有一输出端；第一计数器，它具有与第一比较器的输出端连接的输入端，并具有一输出端；第二维特比译码器，它具有与信号连接的输出端，并具有一译码信号输出端和一质量指示输出端；第二编码器，它具有与第二维特比译码器的译码信号输出端连接的输入端，并具有一输出端；第二比较器，它具有与第二编码器的输出端连接的第一输入端，并具有与信号连接的第二输入端，且具有一输出端；第二计数器，它具有与第二比较器的输出端连接的输入端，并具有一输出端；以及处理器，它具有多个输入端和一个输出端，其中第一输入端与第一计数器的输出端连接，第二输入端与第二计数器的输出端连接，第三输入端与第一译码器的质量指示输出端连接，而第四输入端与第二译码器的质量指示输出端连接；其中，处理器的输出估算信号的数据速率。
又一方面，本发明提供了一种估算信号的数据速率的装置，所述信号是从能够在多个数据速率下发送数据的发射机接收的，它包含：维特比译码装置，用来在依次多个数据速率下对所述信号进行译码，用来依次产生与多个数据速率中的每一种速率对应的译码信号输出，并依次提供与多个数据速率中的每一数据速率对应的质量指示输出；编码器装置，用来依次对与多个数据速率中的每一速率对应的所述译码信号输出进行编码，并依次产生与多个数据速率中的每一个对应的估算接收信号；依次将所述信号与对应于多个数据速率中的每一个的估算接收信号进行比较、并当估算接收信号相对于信号出现差错时提供一指示的装置；依次计数与多个数据速率中的每一个对应的指示数的装置；以及处理装置，用来接收对应于多个数据速率中的每一个指示数以及对应于多个数据速率中的每一个质量指示输出，并用来估算信号的数据速率。
本发明涉及一种用来在可变速率通信系统的接收机处，对已由通信系统的发送机编码的数据之速率进行判定的系统。尽管本发明可被用于许多通信系统中，但特别用于在多个不连续的速率下，使用可变速率声码器对语言进行编码和译码的蜂窝状通信系统中。这种通信系统包括移动电话、个人通信装置、无绳本地环路以及专用小交换机，特别是用于那些使用扩展频谱调制的系统。本发明也可以用于“移动站”以及区站或“基站”、或者位于系统中的接收声码器的接收机中，所述系统(如蜂窝状电话系统)用来向接收机声码器提供速率信息，使接收机声码器能够对已被编码的语言进行译码。
本发明在一预定时间周期内，接收含有一预定码元数的帧，这些码元代表由接收机声码器进行数字化和编码的语言。如果接收机声码器以低于一预定最大速率的速度对语言编码，则接收的帧可以含有每一码元的多个复制。
接收码元的每一帧以每一种可能的速率被译码。并向处理器提供描述以每一速率对每一被译帧的被译码元质量的误码量度。误码量度可以包括循环冗余检验(Cyclic Redundancy Check，简称CRC)结果、山本质量量度以及码元误码率。这些误码量度在通信系统中已为公众所熟知。处理器用一种新颖的判定算法对误码量度进行分析，并判定到来码元被编码的最大可能速率。处理器也可以向接收机声码器或其它装置提供速率信息。
当阅读了下文中的说明、权利要求以及所附图后，可以更清楚地了解上述描述以及本发明的其它特征、优点。
为了对本发明有一更完整的理解，下面结合附图来详细描述本发明的实施例，其中，
图1是本发明所述蜂窝电话系统的接收机方框图；
图2是蜂窝电话系统基站接收机的速率判定装置方框图；
图3是蜂窝电话系统移动站接收机的速率判定装置方框图；
图4是速率判定算法的流程图。
图1描述的是数字通信系统。为了举例的目的，这里描述CDMA蜂窝电话系统的来龙去脉。但是，应该理解的是，本发明可用于其它类型的通信系统，如个人通信系统、无绳本地环路、专用小交换机或其它已知系统。另外，应用其它熟知传输调制方案(如TDMA)的系统也可以应用本发明。图1所示的系统包含一发送机10和一接收机12，接收机12即可以是基站(也称为区站)接收机或移动站接收机。当接收机12处于移动站时，从发送机10到接收机12的通信称为“前向线路”，当接收机12处于基站时，从发送机10至接收机12的通信称为“后向线路”。
典型实施例中的发送机10包含一对话音数据16进行编码的声码器14，从而格式化入具有不同数据速率(例如帧速率为9,600 bps，4,800bps，2,400bps或1,200bps)的数据帧内。正如上述美国专利5,414,796中所描述的那样，声码器14选择相应于话音数据16中的话务量的一个速率，并对话音数据进行相应的编码。声码数据码位20以及判定的速率被提供到调制器18。调制器18的描述见上述美国专利号为5,103,459的专利文献中的描述，这里作为背景资料作一简单讨论。尽管本发明的讨论是以四种不同数据速率进行的，但是应该理解的是，本发明的原理也可以用于具有更大或更小数据速率的系统。另外，这里所讨论的数据速率仅仅是为了举例的目的，也可以采用其他数据速率。
举例来说，下列数据帧信息是提供用来进一步理解帧格式化的。正如前文所提起过的那样，所有帧的时间长度为20ms。一声码器全速率帧是由160个数据码和11个内部检验码构成的。这一全速率声码器帧由调制器18被格式化成一含有192个码、速率为9,600bps的传输帧。这192个码是由171个声码器产生的数据码、一模式码、12个CRC码以及8个尾码组成的。一声码器半速率帧含有80个码位，且可被格式化入一个含有96个码的4,800bps传输帧。此4,800bps传输帧含有80个声码器码，以及8个CRC码和8个尾码。一声码器四分之一速率帧含有40个码，且可被格式化入一含有48个码的2,400bps传输帧。此2,400bps传输帧包括40个声码器码，8个尾码。最后，声码器八分之一速率帧含有16个码，并且可以被格式化入一具有24个码的1,200bps传输帧。此1,200bps传输帧除16个声码器码以外，还包括8个尾码。
应该理解的是，当提供低于全速率的声码器数据时，话音及非话音数据的混合可以被格式化入9,600bps传输帧。这种类型的帧中包括有模式码和附加位码，用来指示话音数据被编码的速率。无论这种类型中话音数据的速率为何值，此帧在接收时被判定为含有低于全速率声码器数据的9,600bps帧。这样，附加位码被用来取代发送给声码器的全速率帧指示的输出，对相应于低于全速率的帧声码器数据的那一帧中的码位部分进行处理。另外，应该理解的是，全速率传输帧中的声码器数据可以用非话音数据取而代之。再有，在这种情况下，包括在此帧中的附加位码用来识别这种类型的帧。
调制器18包括将循环冗余检验(CRC)码加到全速率及半速率帧、将尾码加到所有速率帧(图中未画)的电路(图中示画)，形成声码器数据码20。调制器18最好包括一编码器(图中未画)，此编码器对每一数据帧(图中未画)进行卷积编码，产生码元数据帧。在前向线路中，卷积编码最好是二分之一速率，而在后向线路中，卷积编码最好是三分之一速率。
每一码元数据帧最好根据码位电平，用交错器(interleaver)(图中未画)交错在一起，以增加用于纠错目的的时间分散性。对那些与低于最高数据速率(例如9,600bps)的数据速率相对应的帧，调制器18重复码元数据，使那一帧的码元速率保持恒定。换句话说，如果声码器14选择的速率低于与9,600bps帧速率对应的速率，调制器18重复此码元，从而根据数据速率用重复数填满此帧。对于一相应于一9,600bps数据速率的帧，调制器18在交错数据帧内提供所有码元。然而，对于一相应于一4,800bps数据速率的帧，调制器18在一交错数据帧内提供两次码元。类似地，对于相应于2,400bps和1,200bps的数据速率，调制器18分别四次和八次把码元提供到一交错数据帧。所以在此典型实施例中，一帧码元数据帧对于前向线路通信(速率二分之一编码)，含有384个码元，码元帧速率为每秒19,200个码元(sps)，对于后向线路通信(速率三分之一编码)，含有576个码元，码元帧速率为每秒28,800个码元(sps)。
此码元数据帧为双相位键控(简称BPSK)，此双相位键控受每一BPSK码元的正交包络与包络码元的扩展的正交相键控的调制，如美国专利号为5,103,459的专利文献所公开的那样。在前向线路上，调制器18发送此帧，作为调制码元数据22的连续流，每一发送帧的功率由于此帧中的码元重复而减小。
在后向线路上，调制器18采用正交信令技术以及QPSK扩展与BPSK调制，如美国专利号为5,103,459的美国专利文献中所公开的那样。调制器18还包括数据突发随机函数发生器(a data burst randomizer，图中未画)，此数据突发随机函数发生器以一串码元数据发送此帧，即，在此帧中仅发送一组码元。数据突发随机函数发生器的进一步详细描述见共同待批的美国专利5,535,239、标题为“数据突发随机函数发生器”申请日为1992年3月5目的美国专利文献中的描述，此发明已转让给本发明的受让人。
接收机12包含一个用来对接收码元数据24进行解调和解交错的解调器26。解调器26向译码器30提供码元数据28，译码器30中包括本发明的速率判定系统。解调码元数据28是“软判定数据”，这是因为实际上解调码元数据28是接收码元数据24的I和Q成分的实际值，接收码元数据24含有发送码元数据22以及干扰信号，而不是对最可能发送码元的判定二进制表示。
图2中的装置用来对前向线路传输的数据编码速率进行判定。图2中所绘制的装置具有多个用于数据处理的并联路径，从而便于理解本发明。但是应该理解，共用电路元件的路径最好只有一条，从而减少电路元件数。在这种共用元件结构中，解调后的码元数据作为接收数据存储在缓冲器(图中未画)，并提供给以每一可能数据速率进行数据重复处理的路径。本发明中，这种译码器产生的参数和数据被用来对每一种可能帧速率下发送数据的帧速率进行判定。
图2中，解调码元数据28被提供到每一加法器34、36和38。正如前面提到的那样，对于前向线路发送帧，重复较低速率帧的码元，从而获得恒定发送帧的码元数。为了提高质量，在接收机处对重复码元进行加和，并按比例，在发送端的重复前，为每一组重复码元提供一个代表原始码元的复合码元。加法器38对每8个码元进行相加，并提供一个相应比例的和码元数据40。加法器36对每4个码元进行相加，并提供一个相应比例的和码元数据42。加法器34对每2个码元进行相加，并提供相应比例的和码元数据44。这样，加法器34、36和38分别对应二分之一速率数据直至八分之一速率数据。
四个维特比(Viterbi)译码器48、50、52和54和每一个对码元数据28和比便和码元数据44、42和40，分别用来提供相应的码位数据。维持比译码器52和54包括分别产生山本质量量度60和62的装置，并分别提供给微处理器56的Q\-4和Q\-8端。山本质量量度60和62通常分别用一个每一帧的一码位值来表示。山本质量量度是一种众所周知的数据质量指示。在其它实施例中，维持比译码器48和50也可以产生山本质量量度。然而，因为其它更为精确的质量指示器出现在更高速率数据中，山本质量量度的使用通常不是必须的。在其它实施例中，山本质量量度60和62可以由维特比译码器52和54的外部电路产生。
正如前文所述，每一维特比译码器48-54产生译码码元数据或分别产生码位数据68、70-72和74。编码器76-78-80和82分别对译码码元数据68-74进行再编码。比较器84、86、88和90分别将再编码码元数据92、94、96和98与解调码元数据28、比例和码元数据44、42和40进行比较。计数器100、102、104和106对不匹配的码元数进行计数。计数器100一106分别产生码元误差率108，110，112和114，每一码元误差率用八位值表示。码位误差率108-114代表一帧中的误差数，并分别被提供给微处理器56的S1端、S2端、S4和S8端。
循环冗余检验(CRC)电路116和118分别检验译码码元数据(码位数据)68和70的CRC码。CRC电路116和118分别将CRC结果120和122提供给微处理器56的Q\-1端和Q\-2端。在其它实施例中，所提供的电路可用来检验译码码元数据(码位数据)72的CRC码以及74(如果有的话)的CRC码。在这里公开的典型实施例中，以及在共同待批的专利申请和美国专利号为5,103,459的专利文献中，CRC结果120和122通常分别用一个一码位值来表示。
在后向线路中，译码器30包含图3中所示装置。软判定码元数据180包含时间门码位串(图中未画)。调制器18用上述美国专利号为5,103,459，以及在共同待批的美国专利5,535,239的专利文献中所描述的算法，以低于全速率的速率，伪随机地对发送帧中的冗余码元进行屏蔽。如图2一样，图3中，为便于理解，所描述的装置具有多个用于数据处理的并联路径。然而应该理解，最好用共同电路元件，从而只有一个单一路径。在共有元件结构中，解调数据作为接收信号储存在一缓冲器内(图中未画)，并对每一种可能数据速率，提供帧重复处理的路径。图3中，选择器182接收码元数据180，并取出二分之一的码元，从而产生被选码元数据188；选择器184接收被选码元数据188，并取出二分之一码元，从而产生被选码元数据190；选择器186接收被选码元数据190，并取出二分之一码元，从而产生被选码元数据192。与反向线路联系起来考虑，将码元重复，从而获得恒定的帧中码元数。但是，传输时，实际上各不同的重复码元组中只有一组码元组被发送。在接收机端，对待接收码元就象对待具有不同可能速率的码元组那样。维特比译码器194接收码元数据180；维特比译码器196接收被选码元数据188；维特比译码器198接收被选码元数据190；维持比译码器200接收被选码元数据192。这样，维特比译码器194-200分别以全速率至八分之一速率与被译码数据相对应。维特比译码器194、196、198以及200分别产生被译码码元数据或码位数据202、204、206以及208。正如前向线路中的情况一样，维特比译码器194-200中的每一个多半分别会产生被译码码元数据202-208，且当以与数据相应的速率对速率进行译码时具有最小误差。
编码器210，212，214以及216分别对被译码码元数据202-208进行再编码。比较器218、220、222以及224分别将再编码码元数据258、260、262以及264与码元数据180以及被选码元数据188、190以及192进行比较。计数器226、228、230以及232对失配的码元的个数进行计数。计数器226-232分别产生误码率234，236，238以及240，每一个误码率用一个八位值来表示。
误码率234、236、238以及240代表一帧中的错误数，并被分别提供给微处理器242和S1端、S2端、S4端以及S8端。
维特比译码器198和200也分别产生山本质量量度244以及246，并被分别提供到微处理器242的Q4端和Q8端。在其它实施例中，山本质量量度244和246也可以用维特比译码器198和200的外部电路来产生。正如前面所讨论的那样，山本质量量度是用一个单一位值来表示的。
循环冗余检验(CRC)电路248和250分别检验被译码码元数据202和204的CRC码。CRC电路248和250分别将CRC结果252和254提供给微处理器242的Q1端和Q2端。在其他实施例中，电路也可以被提供用来检验被译码码元数据206和208的CRC码。CRC结果252和254每一个通常用一个一码位值来表示。
微处理器56和242采用图4所示二进制判定树所描述的方法，分别对前向线路传输和反向线路传输中对数据译码的速率进行判定。反向线路速率判定算法与前向线路速率判定算法相同，区别在于表达式中的阈值不同。算法中阈值是线路的函数，且可依照不同的环境进行修正。表1给出与图4的十个阈值相对应的一组值。程序的输入被统称为“误差量度”，并含有CRC结果Q1和Q2、山本质量量度Q4和Q8，以及误码率S1、S2、S4和S8，这些误码率与从图2或图3得到的微处理器输入相对应。
    阈值     前向线路     反向线路
    T1     15     15
    T2     77     110
    T3     60     84
    T4     10     10
    T5     10     10
    T6     64     96
    T7     60     76
    T8     60     76
    T9     64     96
    T10     71     78
参见表1，应该注意的是图4所示的前向线路算法和反向线路算法反映的主要是对特定帧的话音数据以及调制数字命理学(modulation numerology)的经验研究的结果，参见共同待批的、前文提及的专利申请文献以及美国专利号为5,103,459的专利文献。当发送的是非话音数据(如传真数据)时或当系统是在不同环境(如室内环境)下运行时，其它表述可以提供更好的结果。相应地，其它结果可以用于误码率比较，用来比较电平和常数加和值。
图4所描述的程序对于每一帧只执行一次。对某一帧的程序开始以后，如果节点124是“真”，则微处理器执行节点126；如果是“否”，则微处理器执行节点128。在节点124处，表达式“Q1＝1和Q2＝1”表示CRC结果Q1等于1，并且CRC结果Q2等于1。在本实施例中，CRC值为-(1)和零(0)分别代表接收的数据帧的CRC为正确及不正确。在整个树结构中，符号“&”表示布尔(Boolean)算子“和”，符号“|”表示布尔算子“或”，符号“＝”和“≤”均表示关系算子。
节点126处，表达式“S1≤S2+T1”表示误码率S1小于或等于误码率S2加上阈值T1，根据表1，T1对于前向线路和反向线路都等于1。如果节点126处的表达式是“真”，则微处理器作出输出127处的速率为全速率的判定，并给出相应的帧速度指示；如果为“否”，则微处理器作出输出129处的速率是半速率的判定，并给出相应的帧速率指示。
在节点128处，表达式“Q1＝1&S1≤T2”表示CRC结果Q1等于1，且误码率S1小于或等于误码率T2，T2对于前向线路等于77，对于反向线路等于110。如果节点128处的表达式是“真”，则微处理器判定输出131处是全速率，并提供一相应的帧速率；如果是“否”，则微处理器执行节点130。
在节点130处，表达式“Q2＝1&S2≤T3”表示CRC结果等于1，且误码率S2小于或等于T3的误码率。如果在节点130处的表达式是“真”，则微处理器执行节点132；如果是“否”，则微处理器执行节点134。
在节点132处，表达式“Q8＝1&(Q4＝0|S8≤S4”表示山本质量量度Q8等于1，并且表示山本质量量度Q4等于零或者误码率S8小于或等于误码率S4的表达式是“真”。再有在本实施例中，山本质量量度值为一(1)和零(0)分别标志由维特比译码器进行码元数据正确译码的几率较高或较低。
如果节点132处的表达或是“真”，则微处理器执行节点136；如果是“否”，则微处理器执行节点138。在节点136处，表达式“S2≤S8+T4”表示误码率S2小于或等于误码率S8加T4。如果节点136处的表达式是“真”，则微处理器对输出131处的半速率作出判定，并提供相应的帧速率指示；如果是“否”，则微处理器判定输出133处为八分之一速率，并提供相应的帧速率指示。
在节点138处，表达式“Q4＝1”表示山本质量量度Q4等于一。如果节点138处的表达式是“真”，则微处理器执行节点140；如果是“否”，则微处理器对输出135处的半速率作出判定，并提供一相应的帧速率指示。在节点140处，表达式“S2≤S4+T5”表示误码率S2小于或等于误码率S4加上T5。如果节点140处的表达式是“真”，则微处理器对输出137处的半速率作出判定，且提供一相应的帧速率指示；如果是“否”，则微处理器判定输出139处是四分之一速率，并提供一相应的帧速率指示。
在节点134处，表达式”Q4＝1&Q8＝1”表示山本质量量度Q4等于1，且山本质量量度Q8等于一。如果节点134处的表达式是“真”，则微处理器执行节点142；如果是“否”，则微处理器执行节点144。在节点142处，表达式“S8＜S4&S8≤T6”表示误码率S8小于误码率S4，且误码率S8小于或等于误码率T6。如果节点142处的表达式是“真”，则微处理器判定输出141处为八分之一速率，且提供一相应的帧速率指示；如果是“否”，则微处理器执行节点146。在节点146处，表达式“S4＜S8&S4≤T4”表示误码率小于误码率S8，且误码率S4小于或等于误码率T7。如果节点146处的表达式是“真”，则微处理器判定输出143处为四分之一速率，并提供一相应的帧速率指示；如果是“否”，则微处理器不能判定速率，并在输出145处给出一“删除指示”。因为接收机声码器(图中未画)不能对一帧进行译码(除非微处理器对接收机声码器给出一速率)，所以接收机声码器不管当前帧的情况，响应于删除指示在前一帧和下一帧之间插入话音数据。
在节点144处，表达式“Q4＝1&S4≤T8”表示山本质量量度Q4等于一，且误码率S4小于或等于误码率T8。如果节点144处的表达式是“真”，则微处理器在输出147处作出四分之一速率的判定，并提供一相应的帧速率指示；如果是“否”，则微处理器执行节点148，在节点148处，表达式“Q8＝1&S8≤T9”表示山本质量量度Q8等于一，且误码率S8小于或等于误码率T9。如果节点148处的表达式是“真”，则微处理器在输出149处作出八分之一速率的判定，并提供一相应的帧速率指示；如果是“否”，则微处理器执行节点150。在节点150处，表达式“S1≤T10”表示误码率S1小于或等于误码率T10。如果节点150处的表达式是“真”，则微处理器判定可能是全速率但是帧可能含有误码。所以，微处理器在输出151处提供一“似全速率”帧速率指示。如果节点150处的表达式是“否”，则微处理器在输出153处提供一删除指示。
正如前文提到过的那样，在帧速率低于全速率的情况下，译码器数据可以与非话音数据一起在一9,600bps传输帧内被发送。尽管微处理器将对此帧是一全速率帧作出判定，但微处理器将检查方式位(mode bit)，从而判定事实上此帧是否含有全速率声码器数据。如果方式位指示此帧含有全速率声码器数据，则此指示被提供给声码器。然而，如果方式位指示此帧含有声码器数据和非话音数据的混合，或含有所有非话音数据，则对以帧的形式发送的附加位进行进一步检查。根据这些附加位，如果有声码器数据的话，就指示声码器数据的速率。在声码器数据出现在这种类型的帧的情况下，微处理器向接收机声码器提供声码器数据的指示帧速率，而不是根据接收传输帧判定的速率。在接收传输帧含有所有非话音数据，并由附加位指示的情况下，微处理器向接收机声码器提供一删除指示。
前文对最佳实施例的描述使本行业的技术人员能够制造或者使用本发明。并且十分明显，本行业的技术人员可以对这些实施例作出各种改进，且无需求助于本行业的专家就能将本发明的普遍原理用于其它实施例。所以，不应将本发明仅限于这些实施例，最大发明范围应与本发明所公开的发明原理及新特征一致。

Claims (45)

1.一种在可变速度通信系统中用来确定接收信号的数据速率的方法，其特征在于，它包含下述步骤：
以第一数据速度对所述接收信号进行译码和再编码，从而产生第一接收信号预告，并产生第一质量指示；
将所述第一接收信号预告与所述接收信号比较，并计数第一差错数，其中的差错出现在所述接收信号与所述第一接收信号预告不一致时，并且所述第一差错预告数和所述第一质量指示定义了第一差错量度；
减小所述接收信号，以产生代表第二数据速率的第二接收信号；
以所述第二数据速率，对所述第二接收信号进行译码和再编码，以产生第二接收信号预告，并产生第二质量指示；
将所述第二接收信号预告与所述第二接收信号比较，并计数第二差错数，其中的差错出现在所述第二接收信号与所述第二接收信号预告不一致时，并且其中的所述第二差错数与所述第二质量指示定义了一个第二差错量度；以及
根据每一所述差错量度的比较结果，预告所述接收信号的所述数据速率。
2.如权利要求1所述的方法，其特征在于，它还包含下述步骤：
减小所述接收信号，以产生代表第三数据速率的第三接收信号；
以所述第三数据速率对所述第三接收信号进行译码和再编码，以产生第三接收信号预告，并产生第三质量指示；以及
将所述第三接收信号预告和所述第三接收信号比较，并计数第三差错数，其中的差错出现在所述第三接收信号与所述第三接收信号预告不一致时，并且所述第三差错数和所述第三质量指示定义了一个第三差错量度。
3.如权利要求2所述的方法，其特征在于，它还包含下述步骤：
减小所述接收信号，以产生代表第四数据速率的第四接收信号；
以所述第四数据速率对所述第四接收信号进行译码和再编码，从而产生第四接收信号预告，并产生第四质量指示；以及
将所述第四接收信号预告与所述第四接收信号比较，并计数第四差错数，其中的差错出现在所述第四接收信号与所述第四接收信号预告不一致时，并且其中的所述第四差错数和所述第四质量指示定义了一个第四差错量度。
4.如权利要求1所述的方法，其特征在于，所述减小步骤包含下述步骤：
按时间划分所述接收信号，产生一先接收信号和一后接收信号；以及
将所述先接收信号和所述后接收信号叠加，产生所述第二接收信号。
5.如权利要求1所述的方法，其特征在于，所述接收信号在时间上划分成几个部分的集合，所述减小的步骤包含这样一个步骤，即选择所述接收信号部分的集合的子集，产生所述第二接收信号。
6.如权利要求2所述的方法，其特征在于，所述减小信号以产生所述第三信号的步骤包括下述步骤：
按时间划分所述第二接收信号，以产生一先第二接收信号和一后第二接收信号；以及
叠加所述先第二接收信号和所述后第二接收信号，产生所述第三接收信号。
7.如权利要求2所述的方法，其特征在于，所述第二接收信号按时间划分成几个部分的集合，所述减小信号以产生所述第三信号的步骤包含这样一个步骤，即，选择所述第二接收信号的所述部分的集合的子集，以产生所述第三接收信号。
8.如权利要求1所述的方法，其特征在于，所述第一质量指示是一循环冗余检验结果。
9.如权利要求3所述的方法，其特征在于，
所述第一数据速率与全速率通信对应；
所述第二数据速率与二分之一速率通信对应；
所述第三数据速率与四分之一速率通信对应；
所述第四数据速率与八分之一速率通信对应。
10.如权利要求9所述的方法，其特征在于，所述第一质量指示、所述第二质量指示、所述第三质量指示和所述第四质量指示中的每一个都是一比特的二进制质量指示，其中，“1”表示所述接收信号的所述数据速率是与所述质量指示对应的数据速率的几率较高，而“0”表示所述接收信号的所述数据速率不是与所述质量指示对应的数据速率。
11.如权利要求10所述的方法，其特征在于，预告所述接收信号的所述数据速率的步骤包含下述步骤：
如果(所述第一质量指示＝1 AND所述第二质量指示＝1)是“真”，以及(所述第一差错数≤所述第二差错数+T1)是“真”，或者如果(所述第一质量指示＝1 AND所述第二质量指示＝1)是“假”，以及(所述第一质量指示＝1 AND所述第一差错数≤T2)是“真”，则预告所述第一数据速率；
如果(所述第一质量指示＝1 AND所述第二质量指示＝1)是“真”，以及(所述第一差错数≤所述第二差错数+T1)是“假”，或者如果(所述第一质量指示＝1 AND所述第二质量指示＝1)是“假”，以及(所述第一质量指示＝1 AND所述第一差错数≤T2)是“假”以及(所述第二质量指示＝1 AND所述第二差错数≤T3)是“真”，以及(所述第四质量指示＝1 AND(所述第三质量指示＝1 OR所述第四差错数≤所述第三差错数))是“真”，以及(所述第二差错数≤所述第四差错数+T4)是“真”，或者如果(所述第一质量指示＝1 AND所述第二质量指示＝1)是“假”，以及(所述第一质量指示＝1AND所述第一差错数≤T2)是“假”以及(所述第二质量指示＝1 AND所述第二差错数≤T3)是“真”，以及(所述第四质量指示＝1 AND(所述第三质量指示＝0 OR所述第四差错数≤所述第三差错数))是“假”以及(所述第三质量指示＝1)是“真”，以及(所述第二差错数≤所述第三差错数+T5)是“真”，或者如果(所述第一质量指示＝1 AND所述第二质量指示＝1)是“假”，以及(所述第一质量指示＝1 AND所述第一差错数≤T2)是“假”，以及(所述第二质量指示＝1 AND所述第二差错数≤T3)是“真”，以及(所述第四质量指示＝1 AND(所述第三质量指示＝0 OR所述第四差错数≤所述第三差错数))是“假”，以及(所述第三质量指示＝1)是“假”，则预告二分之一速率指示；
如果(所述第一质量指示＝1 AND所述第二质量指示＝1)是“真”，以及(所述第一质量指示＝1 AND所述第一差错数≤T2)是“假”，以及(所述第二质量指示＝1 AND所述第二差错数≤T3)是“真”，以及(所述第四质量指示＝1 AND(所述第三质量指示＝0 OR所述第四差错数≤所述第三差错数))是“假”，以及(所述第三质量指示＝1)是“真”，以及(所述第二差错数≤所述第三差错数+T5)是“假”，或者如果(所述第一质量指示＝1 AND所述第二质量指示＝1)是“假”，以及(所述第一质量指示＝1 AND所述第一差错数≤T2)是“假”，以及(所述第二质量指示＝1 AND所述第二差错数≤T3)是“假”，以及(所述第三质量指示＝1 AND所述第四质量指示＝1)是“真”，以及(所述第四差错数＜所述第三差错数AND所述第四差错数≤T6)是“假”，以及(所述第三差错数＜所述第四差错数AND所述第三差错数≤T7)是“真”，或者如果(所述第一质量指示＝1 AND所述第二质量指示＝1)是“假”，以及所述第一质量指示＝1AND所述第一差错数≤T2)是“假”，以及(所述第二质量指示＝1 AND所述第二差错数≤T3)是“假”，以及(所述第三质量指示＝1 AND所述第四质量指示＝1)是“假”，以及(所述第三质量指示＝1 AND所述第三差错数≤T8)是“真”，则预告四分之一速率指示；以及
如果(所述第一质量指示＝1 AND所述第二质量指示＝1)是“假”，以及(所述第一质量指示＝1 AND所述第一差错数≤T2)是“假”，以及(所述第二质量指示＝1 AND所述第二差错数≤T3)是“真”，以及(所述第四质量指示＝1 AND(所述第三质量指示＝0 OR所述第四差错数≤所述第三差错数))是“真”，以及(所述第二差错数≤所述第四差错数+T4)是“假”，或者如果(所述第一质量指示＝1 AND所述第二质量指示＝1)是“假”，以及(所述第一质量指示＝1 AND所述第一差错数≤T2)是“假”，以及所述第二质量指示＝1 AND所述第二差错数≤T3)是“假”，以及(所述第三质量指示＝1 AND所述第四质量指示＝1)是“真”，以及(所述第四差错数＜所述第三差错数AND所述第四差错数≤Tb)是“真”，或者如果(所述第一质量指示＝1 AND所述第二质量指示＝1)是“假”，以及(所述第一质量指示＝1 AND所述第一差错数≤T2)是“假”，以及(所述第二质量指示＝1 AND所述第二差错数T3)是“假”，以及(所述第三质量指示＝1 AND所述第四质量指示＝1)是“假”，以及(所述第三质量指示＝1AND所述第三差错数≤T8)是“假”，以及(所述第四质量指示＝1 AND所述第四差错数≤T9)是“真”，则预告八分之一速指示；
其中T1、T2、T3、T4、T5、T6、T7、T8、T9、和T10为固定常数。
12.如权利要求11所述的方法，其特征在于，它还包含下述步骤：
如果(所述第一质量指示＝1 AND所述第二质量指示＝1)是“真”，以及(所述第一质量指示＝1 AND所述差错数≤T2)是“假”，以及(所述第二质量指示＝1 AND所述第二差错数≤T3)是“假”，以及(所述第三质量指示＝1 AND所述第四质量指示＝1)是“真”，以及(所述第四差错数＜所述第三差错数AND所述第四差错数≤T6)是“假”，以及(所述第三差错数＜所述第四差错数AND所述第三差错数＜T7)是“假”，或者如果(所述第一质量指示＝1 AND所述第二质量指示＝1)是“假”，以及(所述第二质量指示＝1 AND所述第二差错数≤T3)是“假”，以及(所述第三质量指示＝1 AND所述第四质量指示＝1)是“假”，以及(所述第三质量指示＝1 AND所述第三差错数≤T8)是“假”，以及(所述第四质量指示＝1 AND所述第四差错数≤T9)是“假”，以及(所述差错数≤T10)是“假”，则产生一不可恢复差错指示。
13.如权利要求12所述的方法，其特征在于，它还包含下述步骤：
如果(所述第一质量指示＝1 AND所述第二质量指示＝1)是“假”，以及(所述第一质量指示＝1 AND所述差错数≤T2)是“假”，以及所述第二质量指示＝1 AND所述第二差错数≤T3)是“假”，以及(所述第三质量指示＝1 AND所述第四质量指示＝1)是“假”，以及(所述第三质量指示＝1 AND所述第三差错数≤T8)是“假”，以及(所述第四质量指示＝1 AND所述第四差错数≤T9)是“假”，以及(所述差错数≤T10)是“真”，则产生一带比特误差的全速率指示。
14.如权利要求11所述的方法，其特征在于，所述全速率通信为每秒9,600比特。
15.如权利要求13所述的方法，其特征在于，所述全速率通信为每秒9,600比特。
16.如权利要求13所述的方法，其特征在于，
T1的值等于15；
T2的值等于77；
T3的值等于60；
T4的值等于10；
T5的值等于10；
T6的值等于64；
T7的值等于60；
T8的值等于60；
T9的值等于64；
T10的值等于71。
17.如权利要求13所述的方法，其特征在于，
T1的值等于15；
T2的值等于110；
T3的值等于84；
T4的值等于10；
T5的值等于10；
T6的值等于96；
T7的值等于76；
T8的值等于76；
T9的值等于96；
T10的值等于78。
18.一种在可变速率通信系统的接收机中用来在未知数据速率下对接收信号进行译码的方法，其特征在于，它包含下述步骤：
在第一数据速率下对所述接收信号进行译码，以产生第一译码接收信号，并产生第一质量指示；
在所述第一数据速率下对所述第一译码接收信号再编码，以产生第一接收信号预告；
将所述第一接收信号预告与所述接收信号比较，并计数第一差错数，其中的差错出现在所述接收信号与所述第一接收信号预告不一致时，并且其中的所述第一差错数和所述第一质量预告定义了第一差错量度；
在第二数据速率下对所述接收信号进行译码，以产生第二译码接收信号，并产生第二质量预告，在所述第二数据速率下对所述第二译码接收信号再编码，以产生第二接收信号预告；
将所述第二接收信号预告与所述接收信号比较，并计数第二差错数，其中的差错出现在所述接收信号与所述第二接收信号预告不一致时，并且其中的所述第二差错数和所述第二质量指示定义了第二差错量度；
根据每一所述差错量的比较结果预告所述未知数据速率；以及
将与所述预告的未知数据速率对应的所述译码接收信号用作进一步处理的基础。
19.一种从能够在多个数据速率下发送数据的发射机接收的信号估算数据速率的装置，其特征在于，它包含：
第一维特比译码器，它具有一与所述信号耦连的输入端和一输出端；
第一质量指示发生器，它具有一与所述第一维特比译码器的所述输出端连接的输入端和一输出端；
第一编码器，它具有与所述第一维持比译码器的所述输出端连接的输入端和一输出端；
第一比较器，它具有一与所述第一编码器的所述输出端连接的第一输入端，和与所述信号连接的第二输入端，以及一输出端；
第一计数器，它具有一与所述第一比较器的所述输出端连接的输入端，并具有一输出端；
第二维特比译码器，它具有一与所述信号连接的输入端，并具有一输出端；
第二质量指示发生器，它具有一与所述第二维特比译码器的所述输出端连接的输入端，并具有一输出端；
第二编码器，它具有一与所述与第二维特比译码器和所述输出端连接的输入端，并具有一输出端；
第二比较器，它具有一与所述第二编码器的所述输出端连接的第一输入端，并具有一与所述信号连接的第二输入端，并具有一输出端；
第二计数器，它具有一与所述第二比较器的所述输出端连接的输入端，并具有一输出端；以及
处理器，它具有多个输入端和输出端，其中，第一输入端与所述第一计数器的所述输出端连接，第二输入端与第二计数器的所述输出端连接，第三输入端与所述第一质量指示发生器的所述输出端连接，第四输入端与所述第二质量指示发生器的所述输出端连接；
其中，所述处理器的所述输出估算所述信号的所述数据速率。
20.如权利要求19所述的装置，其特征在于，它还包含介于所述信号和所述第二维特比译码器之间的第一选择器。
21.如权利要求20所述的装置，其特征在于，它还包含介于所述信号和所述第二维特比译码器之间的第一加法器。
22.如权利要求19所述的装置，其特征在于，它还包含：
第三维特比译码器，它具有一与所述信号连接的输入端，并具有一输出端；
第三质量指示发生器，它具有与所述第三维特比译码器的所述输出端连接的输出端，并具有一输出端；
第三编码器，它具有一与所述第三维特比译码器的所述输出端连接的输入端，并具有一输出端；
第三比较器，它具有与所述第三编码器的所述输出端连接的第一输入端，并具有与所述信号连接的第二输入端，以及具有一输出端；
第三计数器，它具有与所述第三比较器的所述输出端连接的输入端，并具有一输出端；以及
其中的所述处理器具有与所述第三计数器的所述输出端连接的第五输入端，和与所述第三质量指示发生器的所述输出端连接的第六输入端。
23.如权利要求22所述的装置，其特征在于，它还包含一介于所述信号和所述第二维特比译码器之间的第一选择器。
24.如权利要求22所述的装置，其特征在于，它还包含一介于所述信号和所述第二维特比译码器之间的第一加法器。
25.如权利要求23所述的装置，其特征在于，它还包含一介于所述第一选择器和所述第三维特比译码器之间的第二选择器。
26.如权利要求24所述的装置，其特征在于，它还包含一介于所述第一加法器和所述第三维特比译码器之间的第二加法器。
27.一种在可变速率通信系统中用来在未知数据速下对接收信号进行译码的方法，其特征在于，它包含下述步骤：
在第一数据速率下对所述接收信号进行译码，以产生第一译码接收信号，并产生第一质量指示；
在所述第一数据速率下对所述第一译码接收信号进行再编码，以产生第一接收信号预告，将所述第一接收信号预告和所述接收信号比较，并计数第一差错数，其中的差错出现在所述接收信号与所述第一接收信号预告不一致时，并且其中的所述第一差错数和所述第一质量指示定义了一个第一差错量度；
在第二数据速率下对所述接收信号进行译码，以产生第二译码接收信号，并产生第二质量指示；
在所述第二数据速率下对所述第二译码接收信号再编码，以产生第二接收信号预告；
将所述第二接收信号预告与所述接收信号比较，并计数第二差错数，其中的差错出现在所述接收信号与所述第二接收信号预告不一致时，并且其中的所述第二差错数与所述第二质量指示定义了一个第二差错量度；
在第三数据速率下对所述接收信号进行译码，以产生第三译码接收信号，并产生一第三质量指示；
在所述第三数据速率下对所述第三译码接收信号再编码，以产生第三接收信号预告；
将所述第三接收信号预告与所述接收信号比较，并计数第三差错数，其中的差错出现在所述接收信号与所述第三接收信号预告不一致时，并且其中的所述第三差错数和所述第三质量指示定义了一个第三差错量度；以及
根据每一所述差错量度的比较结果，预告所述未知数据速率。
28.如权利要求27所述的方法，其特征在于，所述第一质量指示、所述第二质量指示和所述第三质量指示均为一比特质量指示，其中的“1”表示在与所述质量指示对应的所述数据速率下译码成功的几率较高，而“0”表示在与所述质量指示对应的所述数据速率下译码失败的几率较高。
29.如权利要求28所述的方法，其特征在于，所述预告的步骤包含这样一个步骤，即，如果所述第一质量指示等于“1”，以及如果第一差错数小于一阈值数时，预告第一预告数据速率。
30.如权利要求28所述的方法，其特征在于，所述预告的步骤包含这样一个步骤，即，如果所述第一质量指示等于“1”，以及所述第二质量指示等于“1”，以及如果所述第一差错数小于或等于所述第二差错数加上一预定数时，预告所述第一数据速率。
31.如权利要求28所述的方法，其特征在于，所述第一数据速率是每秒14，400比特。
32.如权利要求1所述的方法，其特征在于，它还包含下述步骤：
如果与所述第一数据速率的所述质量指示表示所述第一数据速率下的译码是成功，以及如果与所述第一数据速率对应的所述差错数小于第一阈值，就选择第一数据速率；以及如果与所述第一数据速率对应的质量指示表示译码成功，以及与所述第二数据速率对应的所述质量指示表示译码成功，以及如果与所述第一数据速率对应的所述差错数据超过第二阈值时，就选择第二数据速率。
33.如权利要求32所述的方法，其特征在于，所述第一阈值是一预定常数。
34.如权利要求32所述的方法，其特征在于，所述第一阈值是一个预定常数加上与所述第二数据速率对应的所述差错数。
35.如权利要求32所述的方法，其特征在于，所述第一阈值和所述第二阈值相等，并且是一预定常数加上与所述第二数据速率对应的所述差错数。
36.如权利要求32所述的方法，其特征在于，它还包含下述步骤：
如果与所述第一数据速率对应的所述质量指示表示在所述第一数据速率下的译码不成功，以及如果与所述第二数据速率对应的质量指示表示在所述第二数据速率下的译码成功，以及如果与第三数据速率对应的所述质量指示表示在所述第三数据速率下的译码不成功，以及如果与第四数据速率对应的所述质量指示表示在所述第四数据速率下的译码成功，以及与所述第二数据速率对应的所述差错数小于或等于第三阈值，就选择所述第二数据速率。
37.如权利要求36所述的方法，其特征在于，所述第三阈值是一预定常数加上与所述第四数据速率对应的所述差错数。
38.如权利要求32所述的方法，其特征在于，它还包含下述步骤：
如果与所述第一数据速率对应的所述质量指示表示在所述第一数据速率下的译码不成功，以及如果与所述第二数据速率对应的所述质量指示表示在所述第二数据速率下的译码成功，以及如果与所述第三数据速率对应的所述质量指示表示在所述第三数据速率下的译码不成功，以及如果与所述第四数据速率对应的所述质量指示表示在所述第四数据速率下的译码成功，以及与所述第二数据速率对应的所述差错数超过第三阈值，就选择第四数据速率。
39.如权利要求38所述的方法，其特征在于，所述第三阈值是一预定常数加上一所述第四数据速率对应的所述差错数。
40.如权利要求32所述的方法，其特征在于，它还包含下述步骤：
如果与所述第一数据速率对应的所述质量指示表示在所述第一数据速率下的译码不成功，以及如果与所述第二数据速率对应的所述质量指示表示在所述第二数据速率下的译码成功，以及如果与第三数据速率对应的所述质量指示表示在所述第三数据速率下的译码不成功，以及如果与所述第四数据速率对应的所述质量指示表示在所述第四数据速率下的译码不成功，就选择所述第二数据速率。
41.如权利要求32所述的方法，其特征在于，它还包含下述步骤：
如果与所述第一数据速率对应的所述质量指示表示在所述第一数据速率下的译码不成功，以及与所述第二数据速率对应的所述质量指示表示在所述第二数据速率下的译码成功，以及如果与第三数据速率对应的所述质量指示表示在第三数据速率下的译码成功，以及如果与所述第四数据速率对应的所述质量指示表示在所述第四数据速率下的译码成功，以及与所述第二数据速率对应的所述差错数小于或等于与所述第三数据速率对应的所述差错数加上一固定常数的话，就选择所述第二数据速率。
42.如权利要求32所述的方法，其特征在于，它还包含下述步骤：
如果与所述第一数据速率对应的所述质量指示表示在所述第一数据速率下的译码不成功，以及如果与所述第二数据速率对应的所述质量指示表示在所述第二数据速率下的译码成功，以及如果与第三数据速率对应的所述质量指示表示在所述第三数据速率下的译码成功，以及如果与所述第四数据速率对应的所述质量指示表示在所述第四数据速率下的译码成功，以及与所述第二数据速率对应的所述差错数超过与所述第三数据速率对应的所述差错数加上一固定常数时，就选择所述第三数据速率。
43.如权利要求32所述的方法，其特征在于，它还包含下述步骤：
如果与所述第一数据速率对应的所述质量指示表示在所述第一数据速率下的译码不成功，以及如果与所述第二数据速率对应的所述质量指示表示在所述第二数据速率下的译码不成功，以及与第三数据速率对应的所述质量指示表示在所述第三数据速率下的译码不成功，以及如果与所述第四数据速率对应的所述质量指示表示在所述第四数据速率下的译码成功，以及与所述第四数据速度对应的所述差错数小于等于第三预定阈值时，就选择第四数据速率。
44.一种从能够在多个数据速率下发送数据的发射机接收的信号中估算数据速率的装置，其特征在于，它包含：
第一维特比译码器，它具有与所述信号连接的输入端，并具有一译码信号输出端和一质量指示输出端；
第一编码器，它具有与所述第一维特比译码器的所述译码信号输出端连接的输入端，并具有一输出端；
第一比较器，它具有与所述第一编码器的所述输出端连接的第一输入端，并具有与所述信号连接的第二输入端，并具有一输出端；
第一计数器，它具有与所述第一比较器的所述输出端连接的输入端，并具有一输出端；
第二维特比译码器，它具有与所述信号连接的输出端，并具有一译码信号输出端和一质量指示输出端；
第二编码器，它具有与所述第二维特比译码器的所述译码信号输出端连接的输入端，并具有一输出端；
第二比较器，它具有与所述第二编码器的所述输出端连接的第一输入端，并具有与所述信号连接的第二输入端，且具有一输出端；
第二计数器，它具有与所述第二比较器的所述输出端连接的输入端，并具有一输出端；以及
处理器，它具有多个输入端和一个输出端，其中第一输入端与所述第一计数器的所述输出端连接，第二输入端与第二计数器的所述输出端连接，第三输入端与所述第一译码器的所述质量指示输出端连接，而第四输入端与所述第二译码器的所述质量指示输出端连接；
其中，所述处理器的所述输出估算所述信号的所述数据速率。
45.一种估算信号的数据速率的装置，所述信号是从能够在多个数据速率下发送数据的发射机接收的，其特征在于，它包含：
维特比译码器，用来在依次多个数据速率下对所述信号进行译码，用来依次产生与所述多个数据速率中的每一种速率对应的译码信号输出，并依次提供与所述多个数据速率中的每一数据速率对应的质量指示输出；
编码器装置，用来依次对与所述多个数据速率中的每一速率对应的所述译码信号输出进行编码，并依次产生与所述多个数据速率中的每一个对应的估算接收信号；
依次将所述信号与对应于所述多个数据速率中的每一个的所述估算接收信号进行比较、并当所述估算接收信号相对于所述信号出现差错时提供一指示的装置；
依次计数与所述多个数据速率中的每一个对应的所述指示数的装置；以及
处理装置，用来接收对应于所述多个数据速率中的每一个所述指示数以及对应于所述多个数据速率中的每一个所述质量指示输出，并用来估算所述信号的所述数据速率。
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