CN109585439A - 标准单元中金属切口的优化方法 - Google Patents

标准单元中金属切口的优化方法 Download PDF

Info

Publication number
CN109585439A
CN109585439A CN201810366740.5A CN201810366740A CN109585439A CN 109585439 A CN109585439 A CN 109585439A CN 201810366740 A CN201810366740 A CN 201810366740A CN 109585439 A CN109585439 A CN 109585439A
Authority
CN
China
Prior art keywords
metal
notch
standard block
metal notch
intraconnections
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810366740.5A
Other languages
English (en)
Inventor
李焯基
刘祈麟
庄惠中
江哲维
卢麒友
柯宜欣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN109585439A publication Critical patent/CN109585439A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Architecture (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明实施例阐述一种标准单元中金属切口的优化方法。所述方法包括：将标准单元放置在布局区域中；以及沿所述标准单元的金属内连线在远离所述标准单元的边界的位置插入金属切口。所述方法还包括：基于所述金属切口，在所述位置将所述金属内连线的金属部分从所述金属内连线的其余部分断开。

Description

标准单元中金属切口的优化方法
技术领域
本发明实施例有关于一种标准单元(standard cell)中金属切口的优化方法。
背景技术
半导体集成电路(integrated circuit，IC)行业已经历指数式增长。在半导体IC设计中，普遍使用标准单元方法设计芯片上的半导体装置。标准单元方法使用标准单元作为某些功能的抽象表示形式以将上百万个装置集成在单一芯片上。随着IC持续缩小，越来越多的装置被集成到单一芯片中。因此，由于缩小而使标准单元中的寄生电容(parasiticcapacitance)可能增大，因此会影响标准单元性能。
发明内容
本发明一些实施例的标准单元中金属切口的优化方法包括：将标准单元放置在布局区域中；以及沿所述标准单元的金属内连线在远离所述标准单元的边界的位置插入金属切口。所述方法还包括：基于所述金属切口，在所述位置将所述金属内连线的金属部分从所述金属内连线的其余部分断开。所述放置、所述插入及所述断开中的至少一者是由处理器实行。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的惯例，各种特征并非按比例绘制。事实上，为说明及论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A至图1C示出根据一些实施例的基于优化的金属切口结构而减小耦合电容(coupling capacitance)的示例性标准单元布局图。
图2A至图2E、图3及图4示出根据一些实施例的与优化的金属切口结构相关联的示例性间距规则。
图5A及图5B示出根据一些实施例的基于优化的金属切口结构而优化的标准单元结构的布局图。
图6示出根据一些实施例的在标准单元中进行金属切口优化的方法。
图7示出用于实施本发明各种实施例的示例性计算机系统。
图8示出根据本发明一些实施例的基于图形数据库系统(graphic databasesystem，GDS)文件而形成标准单元结构的过程。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。这些仅为实例且不旨在进行限制。另外，本公开内容在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，且除非另外指明，否则自身并不表示所论述的各种实施例及/或配置之间的关系。
在半导体IC设计中，为简化电子设计自动化(electronic design automation，EDA)工具中的芯片级布线(chip-level routing)，有时会保留标准单元的引脚存取点(pinaccess point)以与上层金属内连线进行连接。当保留有引脚存取点时，金属内连线的长度可能被做得更长。因此，在金属内连线中形成的寄生电容增大。为符合设计规则，可将金属切口放置在标准单元布局的单元边界上。因此，跨越单元边界的金属内连线(例如，M0内连线)断开，且相邻的标准单元被分隔开/断开。金属切口的一个用途是将相邻的标准单元分隔开，以使这些单元可实行特定功能。举例来说，两个标准单元可通过跨越所述两个标准单元的单元对单元边界(cell-to-cell boundary)的金属内连线进行连接。可将金属切口放置在金属内连线上以将所述两个标准单元断开或分隔开。
冗余的或未被使用的金属内连线部分可能在分隔之后保持在标准单元中，从而在所述标准单元中造成寄生电容。由于建立时间(setup time)是数据信号应在时钟事件对所述数据进行采样之前做好准备的最小时间量且其会受到时间延迟(电路电阻及电路电容的产物)影响，因此寄生电容越大则可能造成的时间延迟越长且因此建立时间越长。寄生电容越大，则也会使得由于充电-放电过程中的能量损失而导致的功耗越高。特别是标准单元的关键路径(输入值与输出值之间具有最长延迟的路径)的建立时间会显著受到所述标准单元中的寄生电容影响。因此，标准单元的关键路径的冗余的或未被使用的金属内连线部分中的寄生电容可能在所述标准单元中导致较长的建立时间及较高的功耗。
本发明的实施例阐述一种对标准单元中的金属内连线部分的移除或断开进行优化以减小寄生电容的金属切口工艺。减小标准单元中的寄生电容的有益效果包括改善关键路径的建立时间及降低因关键路径而造成的功耗，由此提高标准单元性能。在减小寄生电容方面，本发明的实施例不需要附加的掩模层且对标准单元的布局区域的影响小或毫无影响。
此外，所公开的金属切口工艺的实施例可用于装置在各种工艺技术节点(例如5-nm制作工艺及7-nm制作工艺)处的制作。为实施金属切口工艺，可修改金属切口掩模层(例如，用于暴露出金属切口及覆盖布局不需要金属切口的部分的掩模层)。根据一些实施例，不需要附加的金属切口掩模层。此外，金属切口工艺对标准单元的布局具有最小的影响或毫无影响。
根据一些实施例，标准单元结构可包括来自标准单元库的一个或多个标准单元。标准单元可为与(AND)、或(OR)、异或(XOR)、异或非(XNOR)、与非(NAND)、逆变器(inverter)或其他适合的逻辑装置中的任一个或全部。在一些实施例中，通过经修改的金属切口掩模层而在被优化的标准单元上放置金属切口(例如，边界金属切口及内部金属切口)，所述经修改的金属切口掩模层暴露出边界金属切口及内部金属切口。本文中提及的用语“边界金属切口”是指沿标准单元的单元边界放置的金属切口；且用语“内部金属切口”是指根据所公开的金属切口结构而放置的金属切口(例如，除边界金属切口以外的金属切口(例如非边界金属切口))。用语“边界金属切口”及“内部金属切口”不指示金属切口在结构、用法、位置等方面上存在任何不同。
图1A至图1C示出根据一些实施例的基于优化的金属切口结构而减小寄生电容的示例性标准单元布局图。为易于阐释，示出标准单元结构的一些部分。如图1A至图1C中所示，标准单元结构100包括源极区111及漏极区112(表示成“扩散OD”)、栅极结构113、栅极结构114及栅极结构115(表示成“多晶硅(poly)”)、金属内连线116(表示成“金属”)、边界金属切口(表示成“金属切口”)、及通孔118(表示成“VG”)。栅极结构113至栅极结构115放置在源极区111及漏极区112上。金属内连线116放置在栅极结构113至栅极结构115上且通过通孔118与栅极结构115进行电连接。边界金属切口117放置在金属内连线116的端部上且将标准单元结构100中的金属内连线116的所述部分从相邻标准单元中的金属内连线断开。
参照图1A，在操作期间，电流(例如，流经金属内连线以接通及关闭装置的栅极控制电流)沿金属内连线116从金属内连线116的第二端部流动到栅极结构115。由于在金属内连线116与栅极结构113及栅极结构114之间不形成有通孔，因此在通孔118与边界金属切口117之间有少量直流(direct current，DC)电流或毫无DC电流流动。然而，在通孔118与边界金属切口117之间的金属内连线部分中可能由于此金属内连线部分与其他金属内连线(图中未示出)之间的耦合而形成寄生电容。寄生电容值取决于通孔118与边界金属切口117之间的金属内连线部分的长度L(如图1B中所示)。在图1C中，在一些实施例中，可在位置2放置内部金属切口117’以减小长度L，从而减小寄生电容。即，在其余金属内连线116’中形成的寄生电容取决于更短的长度L’。在一些实施例中，位置2及缩短长度ΔL(ΔL＝L-L’)可被优化，使得因通孔118与内部金属切口117’之间的其余金属内连线部分造成的其余寄生电容为小的或可忽略的。此外，根据一些实施例，位置2可被优化，使得内部金属切口117’的放置对相邻标准单元结构具有小的影响或毫无影响。
图2A至图2E示出根据一些实施例的与优化的金属切口结构相关联的示例性间距规则。图2A至图2E中所示金属切口表示各种金属内连线层阶(例如，金属内连线层阶M0至M5)的金属内连线中的适合的金属切口(例如，边界金属切口及内部金属切口)。用语“CPP”是单元多晶硅节距(cell poly pitch)，其为相邻有源栅极结构之间的节距。在一些实施例中，CPP的长度或间距等于相邻金属切口的中心之间的总间距，所述总间距包括相邻金属切口的边界之间的间距及一个金属切口的宽度。金属切口的宽度被表示成“W”。水平方向(或x方向)表示金属内连线的延伸方向。垂直方向(或y方向)表示位于金属内连线下方且由金属内连线连接的部份的延伸方向。举例来说，水平方向表示M0内连线的延伸方向，且垂直方向表示形成在M0内连线下方的栅极结构的延伸方向(例如，所述栅极结构在相对于M0内连线的延伸方向来说的垂直取向上延伸)。
在一些实施例中，间距规则可取决于优化的金属切口结构的位置。举例来说，对于放置在相同金属内连线上(例如，沿水平方向对齐)的金属切口，相邻金属切口的中心之间的最小金属切口间距或分隔近似为2·CPP且相邻金属切口的边界之间的最小金属切口间距近似为CPP间距的二倍减金属切口的宽度(例如，(2·CPP-W))。图2A及图2D示出相邻金属切口之间的最小金属切口间距的实例。
对于放置在不同金属内连线上的金属切口，可能出现两种情景。第一，如果两个金属切口沿垂直方向不对齐，则两个金属切口之间沿水平方向的最小金属切口间距近似为CPP间距(如图2D中所示)减金属切口的宽度或(CPP-W)。第二，如果两个金属切口沿垂直方向对齐，则所述两个金属切口之间沿水平方向的最小金属切口间距为零。在这两种情景中，所述两个金属切口可放置在两个金属内连线中，其中所述两个金属内连线可被靠近地放置成彼此相邻。即，如果所述两个金属切口沿垂直方向对齐，则所述两个金属切口可被靠近地放置成沿垂直方向彼此相邻；如果所述两个金属切口沿垂直方向不对齐，则所述两个金属切口可放置在相邻的金属内连线中且沿水平方向具有约为(CPP-W)的最小金属切口间距。出于说明性目的，在一些实施例中，水平方向及垂直方向仅用于示出两个不同的方向且不反映结构的实际延伸方向或对齐方向。在一些实施例中，最小水平金属切口间距表示两个金属切口之间沿水平方向的最小金属切口间距，且最小垂直金属切口间距表示两个金属切口之间沿垂直方向的最小金属切口间距。
举例来说，图2A至图2E示出根据一些实施例的与优化的金属切口结构相关联的示例性间距规则。沿水平方向对齐的金属切口是放置在相同金属内连线上的金属切口，且沿垂直方向对齐的金属切口放置在不同金属内连线上。放置在相同金属内连线上的相邻金属切口之间的最小水平金属切口间距可约为S1，其中S1等于(2·CPP-W)。作为实例，在图2A至图2D中，相同金属内连线上的两个相邻金属切口之间的最小水平金属切口间距可约为S1。如图2A、图2B及图2D中所示，沿垂直方向对齐的两个金属切口可被放置成彼此相邻。此外，图2D还示出相同金属内连线上的相邻金属切口之间的最小水平切口间距与相邻金属内连线上的邻近金属切口之间的最小水平切口间距之间的比较。如图2D中所示，相同金属内连线上的金属切口之间的最小水平金属切口间距可约为S1，且相邻金属内连线上的不对齐的邻近金属切口的最小水平金属切口间距可近似为S2，其中S2等于(CPP-W)。在图2E中，在通过至少一个金属内连线分隔开的金属内连线上放置有两个金属切口，且所述两个金属切口之间的最小水平切口间距可近似为S2。金属切口之间的金属内连线的数目可为任何适合的正整数。图2A至图2E示出根据一些实施例，对于放置在不同金属内连线上且沿垂直方向对齐的金属切口，不需要最小垂直金属切口间距。即，金属切口可被沿垂直方向放置成彼此相邻。
图3示出根据一些实施例的优化的金属切口结构的附加示例性间距规则。在图3中，结构300可包括以虚线勾勒的标准单元315及标准单元316。出于说明性目的，仅示出标准单元315及标准单元316的一些部份来阐述间距规则。标准单元315可包括栅极结构301、栅极结构302、栅极结构303及栅极结构304(表示成“多晶硅”)，且标准单元316可包括栅极结构304、栅极结构305、栅极结构306及栅极结构307(表示成“多晶硅”)。标准单元315及标准单元316的单元边界可贴靠在栅极结构304上。在栅极结构301至栅极结构307上可形成有M0内连线308(表示成“M0 CB”)。标准单元315可包括用于将M0内连线308与标准单元315中的源极区及漏极区(图中未示出)电连接的通孔313(表示成“VD”)。标准单元316可包括用于将M0内连线与标准单元316中的源极区及漏极区(图中未示出)电连接的通孔314(表示成“VD”)。金属切口309及金属切口312(表示成“M0 CB切口”)可为分别放置在标准单元315及标准单元316的单元边界处的边界金属切口。在操作中，电流通过通孔313及通孔314流动到标准单元315及标准单元316中的栅极结构，栅极结构303与栅极结构305之间的M0内连线部分可为冗余的或未被使用的。
基于所公开金属切口优化结构，内部金属切口可被放置成更靠近通孔313及通孔314以减小被断开的M0内连线部分中的寄生电容。在一些实施例中，沿栅极结构303及栅极结构305分别放置有内部金属切口310及内部金属切口311(表示成“附加M0切口”)。与金属切口优化结构的间距规则相符，金属切口310与金属切口311之间的金属切口间距可等于约S1。基于所公开的金属切口优化结构，可从标准单元316中的M0内连线308移除栅极结构304与栅极结构305之间的冗余M0内连线部分，且可从标准单元315中的M0内连线308移除栅极结构303与栅极结构304之间的冗余M0内连线部分。在一些实施例中，不需要在标准单元315及标准单元316的单元对单元边界上放置边界金属切口。因此，标准单元315及标准单元316中的寄生电容可减小。
此外，参照图3，金属切口优化结构的间距规则适用于相同标准单元中的金属切口及不同标准单元中的金属切口。即，由间距规则约束的所述两个金属切口可放置在相同标准单元中或不同标准单元中。所述两个金属切口可为两个内部金属切口、两个边界金属切口，或者为一个内部金属切口及一个边界金属切口。举例来说，沿相同M0内连线308的金属切口可通过由间距规则定义的至少最小水平金属切口间距而分隔开，其中所述两个金属切口可插入到相同标准单元或不同标准单元中。举例来说，排列在两个标准单元315及标准单元316中的内部金属切口310及内部金属切口311分隔开约S1。即，间距规则可确保将金属切口插入到一个标准单元中而不会影响相邻标准单元的恰当金属内连线长度。因此，将金属切口插入标准单元中可对相邻/邻近标准单元的恰当金属内连线长度具有小的影响。
图4示出根据一些实施例的优化的金属切口结构的附加示例性间距规则。出于说明性目的，仅示出标准单元结构400的一些部份来阐述间距规则。在图4中，标准单元结构400可包括栅极结构401、栅极结构402、栅极结构403、栅极结构404及栅极结构405(表示成“多晶硅”)、第一M0内连线406(表示成“M0 CA”)、第二M0内连线407(表示成“M0 CB)、第一通孔408及第一通孔411(表示成“通孔0”)、第二通孔409及第二通孔410(表示成“VG”)、M1内连线412及M1内连线413(表示成“M1”)以及边界金属切口414(表示成“M0 CA切口”)。M0内连线406及M0内连线407可分别为局部内连线M0 CA及局部内连线M0 CB。在栅极结构401至栅极结构405上可形成有M0内连线406及M0内连线407。第一通孔408及第一通孔411可在M0内连线(即，406及407)与M1内连线(即，412及413)之间提供电连接。第二通孔409及第二通孔410可在M0内连线406及M0内连线407与对应栅极结构402及栅极结构403之间形成电连接。标准单元结构400的单元边界可分别沿栅极结构401及栅极结构405对齐。边界金属切口414及边界金属切口418可(在栅极结构401与M0内连线406之间的交叉部处及栅极结构405与M0内连线406之间的交叉部处)放置在标准单元结构400的单元边界上。第一M0内连线406及第二M0内连线407可至少实质上沿相同方向(例如，水平方向或x方向)延伸，且栅极结构401至栅极结构405可至少实质上沿相同方向(例如，垂直方向或y方向)延伸。
基于所公开的金属切口优化结构，内部金属切口可取代边界金属切口中的一些以减少冗余金属内连线部分。举例来说，在M0内连线406及M0内连线407上放置有内部金属切口415、内部金属切口416及内部金属切口417。这些内部金属切口的排列可减少放置在标准单元结构400的单元边界上的边界金属切口的数目。同时，金属切口414至金属切口417的排列符合金属切口优化结构的间距规则。
参照图4，内部金属切口416可与边界金属切口414放置在相同的第一M0内连线上。为符合间距规则，在一些实施例中，边界金属切口414与内部金属切口416之间的间距需要至少约为最小水平金属切口间距S1。因此，可将内部金属切口416放置在第一M0内连线406与栅极结构403的交叉部处以确保金属切口414与内部金属切口416之间的间距至少约为S1。此外，可将第一M0内连线的位于栅极结构403与栅极结构405之间的冗余金属内连线部分移除/断开以减小在此部分中形成的寄生电容。
此外，如图4中所示，内部金属切口415可放置在第二M0内连线407与栅极结构402之间的交叉部处，且内部金属切口417可放置在第二M0内连线407与栅极结构404之间的交叉部处。为符合间距规则，内部金属切口415与内部金属切口417之间的间距可至少约为S1。此外，金属切口414(在第一M0内连线406中)与内部金属切口415(在第二M0内连线407中)之间的水平间距可至少约为S2。相似地，内部金属切口416(在第一M0内连线406中)与内部金属切口417(在第二M0内连线407中)之间的水平间距可至少约为S2。因此，可将内部金属切口415及内部金属切口417分别放置在第二M0内连线与栅极结构402及栅极结构404的交叉部处。因此，可将第二M0内连线的位于栅极结构401与栅极结构402之间及栅极结构404与栅极结构405之间的冗余金属内连线部分移除/断开以进一步减小寄生电容。
因此，参照图4，通过使用所公开的金属切口优化结构，位于栅极结构403与栅极结构405之间、栅极结构401与栅极结构402之间、及栅极结构404与栅极结构405之间的冗余金属内连线部分可被移除/断开。在标准单元结构400中形成的寄生电容可被最小化或优化且标准单元结构400的操作不受到影响。
在一些实施例中，在M0内连线上或在M0内连线与M1内连线之间形成有用于通过所述金属内连线来传输信号的引脚。在自动放置及路由(automatic place and route，APR)工艺中，在存取引脚之后移除冗余金属内连线部分。在一些其他实施例中，在存取引脚之前移除冗余金属内连线部分。移除金属内连线部分的具体时序可基于布局设计及应用且不受到本发明的实施例限制。
图5A及图5B示出根据一些实施例的基于优化的金属切口结构而优化的示例性标准单元结构的布局图(或晶片图)。图5A是在APR工艺之后的标准单元结构500的布局图(或晶片图)，其示出金属切口的排列。金属切口的排列符合金属切口优化结构的间距规则。图5B是在晶片中的金属切口被移除/断开之后的标准单元结构500的布局图(或晶片图)。出于说明性目的，仅示出标准单元结构500的一些部份来阐述所述实例。
如图5A及图5B中所示，标准单元结构500可包括通过单元边界而分隔开且由虚线表示的标准单元501、标准单元502及标准单元503。标准单元501可包括栅极结构504、栅极结构505、栅极结构506及栅极结构507。标准单元502可包括栅极结构507、栅极结构508、栅极结构509、栅极结构510、栅极结构511及栅极结构512。标准单元503可包括栅极结构512、栅极结构513及栅极结构514。栅极结构504至栅极结构514(表示成“多晶硅”)可沿垂直方向(例如，y方向)对齐。标准单元501及标准单元502的单元对单元边界可沿栅极结构507进行贴靠，且标准单元502及标准单元503的单元对单元边界可沿栅极结构512进行贴靠。第一M0内连线515、第二M0内连线516、第三M0内连线517、第四M0内连线518及第五M0内连线519可形成在栅极结构504至栅极结构514上且可沿水平方向(例如，x方向)延伸穿过标准单元501至标准单元503。第一M0内连线515、第三M0内连线517及第五M0内连线519可为局部M0 CB内连线(表示成“M0 CB”)。第二M0内连线516及第四M0内连线518可为局部M0 CA内连线(表示成“M0 CA”)。第一源极区及漏极区520及第二源极区及漏极区521(表示成“扩散OD”)可沿水平方向延伸。标准单元501还可包括第一M1内连线522、第二M1内连线523及第三M1内连线524。标准单元502还可包括第三M1内连线525、第四M1内连线526、第五M1内连线527、第六M1内连线528及第七M1内连线529。第三标准单元503还可包括第八M1内连线530及第九M1内连线531。M1内连线(表示成“M1”)可形成在M0内连线上且可沿垂直方向延伸。通孔A1至通孔A7(表示成“VG”)可为连接M0内连线与对应栅极结构的通孔。通孔B1至通孔B6(表示成“VD”)可为连接M0内连线与对应源极区及漏极区的通孔。通孔C1至通孔C12(表示成“VIA0”)可为连接M1内连线与对应M0内连线的通孔。标准单元501至标准单元503还可包括放置在单元对单元边界上、用于分隔或断开相邻标准单元的边界金属切口(表示成“M0 CA切口”及“M0 CB切口”)。举例来说，在标准单元501至标准单元503的单元对单元边界上放置有边界金属切口543至边界金属切口557。如图5A中所示，标准单元501还可包括内部金属切口532、内部金属切口533及内部金属切口534，标准单元502还可包括内部金属切口535、内部金属切口536、内部金属切口537、内部金属切口538、内部金属切口539、内部金属切口540及内部金属切口541，且标准单元503还可包括内部金属切口542。
在标准单元501中，内部金属切口532至内部金属切口534可各自放置在不同的M0内连线中。在一些实施例中，如果两个金属切口(例如，内部金属切口532至内部金属切口534及边界金属切口544至边界金属切口549中的任意两个)放置在相同金属内连线中，则所述两个金属切口之间的最小水平金属切口间距可约为S1，如果所述两个金属切口放置在不同的且非相邻的金属内连线中，则所述两个金属切口之间的最小水平金属切口间距可约为S2，且如果所述两个金属切口放置在相邻的金属内连线中，则所述两个金属切口之间的最小水平金属切口间距可为零，此满足金属切口优化结构的间距规则。内部金属切口532、内部金属切口533及内部金属切口534可各自被插入以移除/断开对应金属内连线中(例如，位于金属切口的位置与标准单元501的单元边界之间)的未被使用的金属部分。同时，这些内部金属切口的插入可用于代替标准单元501的单元边界上的边界金属切口，以使金属切口的数目可被最小化或优化。
在标准单元502中，内部金属切口535、内部金属切口536、内部金属切口537、内部金属切口538及内部金属切口539可各自放置在不同的M0内连线中，内部金属切口540可与内部金属切口536放置在相同的M0内连线519中，且内部金属切口541可与内部金属切口537放置在相同的M0内连线516中。由于内部金属切口535、内部金属切口536、内部金属切口537及内部金属切口539均不沿垂直方向对齐，因此这些金属切口中的任意两个之间的最小水平金属切口间距可约为S2。相似地，由于内部金属切口535、内部金属切口536、内部金属切口538、内部金属切口539及内部金属切口541均不沿垂直方向对齐，因此这些金属切口中的任意两个之间的最小水平金属切口间距可约为S2。此外，由于内部金属切口537及内部金属切口538可沿垂直方向对齐且内部金属切口539及内部金属切口540可沿垂直方向对齐，因此内部金属切口538和其他内部金属切口之间的最小水平金属切口间距与内部金属切口540和其他金属切口之间的最小水平金属切口间距各自可分别与内部金属切口537和内部金属切口539之间的最小水平金属切口间距(其约为S2)相同。另外，由于内部金属切口536及内部金属切口540可放置在相同的M0内连线519中，且内部金属切口537及内部金属切口541可放置在相同的M0内连线516中，因此内部金属切口536与内部金属切口540之间的最小水平金属切口间距可约为S1，且内部金属切口541与内部金属切口537之间的最小水平金属切口间距可约为S1。在一些实施例中，如果两个金属切口(例如，内部金属切口535至内部金属切口539及边界金属切口547至边界金属切口553中的任意两个)放置在相同金属内连线中，则所述两个金属切口之间的最小水平金属切口间距可约为S1，如果所述两个金属切口放置在不同的且非相邻的金属内连线中，则所述两个金属切口之间的最小水平金属切口间距可约为S2，且如果所述两个金属切口放置在相邻的金属内连线中，则所述两个金属切口之间的最小水平金属切口间距可为零，此满足金属切口优化结构的间距规则。内部金属切口535、内部金属切口536及内部金属切口541的插入也可用于代替标准单元502的边界金属切口(例如，边界金属切口547至边界金属切口553中的一个或多个)。为符合边界规则，在一些实施例中，内部金属切口533与内部金属切口535之间的最小水平金属切口间距约为S1，且内部金属切口534与内部金属切口536之间的最小水平金属切口间距约为S1。
在标准单元503中，内部金属切口542可与标准单元502中的内部金属切口541相同地放置在M0内连线516中。因此，在一些实施例中，内部金属切口541与内部金属切口542之间的最小水平金属切口间距约为S1。由于内部金属切口542放置在与边界金属切口(例如，550至557)不同的金属内连线中，因此在一些实施例中，内部金属切口542与最靠近的边界金属切口之间的最小水平金属切口间距约为S2，此满足金属切口优化结构的间距规则。
如图5A中所示，基于所公开的金属切口优化结构，内部金属切口的位置及数目可被优化成使得内部金属切口可在不影响标准单元的恰当金属内连线长度的条件下移除最大数目/优化数目的寄生电容。在一些实施例中，除边界金属切口以外还插入内部金属切口。在一些实施例中，插入内部金属切口以代替至少一些边界金属切口。在确定内部金属切口的位置/数目时，可在标准单元中及标准单元之间应用金属切口优化结构的间距规则。因此，可在不违犯任何设计规则的条件下优化或最大化使用金属切口优化结构而移除的寄生电容的数目。
图5B示出在移除/断开与边界金属切口及内部金属切口对应的金属部分之后的标准单元结构500的晶片级图。如图5B中所示，与边界金属切口对应的金属部分可被移除以界定标准单元的边界。由于放置在相同M0内连线上的内部金属切口533及内部金属切口535可插入到标准单元501及标准单元502中以将M0内连线的位于标准单元501及标准单元502的单元对单元边界处的未被使用的金属部分1断开，因此在一些实施例中，不需要在标准单元501及标准单元502的单元对单元边界上放置边界金属切口。根据间距规则，金属部分1的最小可容许长度可约为S1(如图5B中所示)。尽管金属部分1连接在标准单元501及标准单元502的单元对单元边界处，然而在金属部分1中可能不会形成将金属部分1从M0内连线515的其余部分断开的寄生电容。因此，在标准单元501与标准单元502之间的M0内连线515中，减小的寄生电容可被最大化/优化。相似地，各自实质上约等于S1的金属部分2及金属部分3可分别表示M0内连线519中的标准单元501与标准单元502之间的断开的金属部分及M0内连线516中的标准单元502与标准单元503之间的断开的金属部分。由于金属部分1、金属部分2及金属部分3被从对应M0内连线的其余部分断开，因此在一些实施例中，不需要在对应单元对单元边界上放置用于将金属部分断开的边界金属切口。因此，边界金属切口及内部金属切口的数目被最小化或优化。即，可以最小数目的金属切口及内部金属切口来减小优化数目的寄生电容。即，金属内连线(例如，M0内连线)仍可沿单元对单元边界呈现为连续的且具有减小的寄生电容。
因此，通过使用所公开的金属切口优化结构，除边界金属部分以外的金属部分1至金属部分7可从标准单元501至标准单元503中的对应金属内连线断开。标准单元501至标准单元503中的每一者可具有减少的冗余金属内连线部分且因此具有减小的寄生电容。标准单元501至标准单元503中的关键路径可具有减少的建立时间及降低的功耗。
图6示出根据一些实施例的在标准单元中进行金属切口优化的方法600。在一些实施例中，可以不同的次序实行方法600的操作/步骤。方法600的变型也应处于本发明的范围内。
在操作610处，扫描APR数据库以判断需要被优化的标准单元。将这些所选择的标准单元放置在布局区域中。在一些实施例中，检查标准单元的关键路径的建立时间及功耗，且选择其中建立时间非期望地长及/或功耗非期望地高的标准单元以进行优化。在一些实施例中，根据特定标准(例如，用于判断建立时间是否过长及/或功耗是否过高的标准)来选择标准单元。标准单元可为APR数据库中的任意标准单元，例如以上在图3至图5中所述的标准单元。
在操作620处，将金属切口放置在所选择的标准单元的边界上及所述所选择的标准单元内以移除或断开金属部分从而优化金属内连线的长度。金属切口的排列符合设计规则检查(design-rule-check，DRC)规则。在一些实施例中，在放置金属切口之前，判断是否可能在不违犯间距规则及/或DRC规则的条件下在所选择的标准单元上插入金属切口。在一些实施例中，DRC规则包括以上所述金属切口优化结构的间距规则。在一些实施例中，还插入金属切口以缩短引脚金属长度。在一些实施例中，用于缩短引脚金属长度的金属切口的排列也符合DRC规则。
在操作630处，从优化的标准单元产生子单元并形成新的库以包括所述子单元。在一些实施例中，以对应的子单元来调换或代替在各种电路部件中使用的所选择的标准单元以更新关键路径的建立时间及功耗。
图7示出根据一些实施例中可实施有本发明的各种实施例的示例性计算机系统700。计算机系统700可为能够实行本文中所述功能及操作的任何众所熟知的计算机。举例来说(且不作限制)，计算机系统700可能够选择将被优化的标准单元且在所述标准单元中的所期望位置放置金属切口，例如为EDA工具。计算机系统700可用于例如执行方法600中的一个或多个操作，方法600阐述在布局区域中的标准单元中放置金属切口的示例性方法。
计算机系统700包括一个或多个处理器(也称作中央处理器(central processingunit)或CPU)，例如处理器704。处理器704连接到通信基础设施(communicationinfrastructure)或总线(bus)706。计算机系统700还包括输入/输出装置703(例如监视器、键盘、指针装置等)，输入/输出装置703通过输入/输出界面702与通信基础设施或总线706进行通信。EDA工具可通过输入/输出装置703接收用于实施本文中所述功能及操作(例如图6所示方法600)的指令。计算机系统700还包括主(main)或主要(primary)存储器708，例如随机存取存储器(random access memory，RAM)。主存储器708可包括一个或多个快取(cache)层阶。主存储器708中存储有控制逻辑(例如，计算机软件)及/或数据。在一些实施例中，控制逻辑(例如，计算机软件)及/或数据可包括以上参照图6所示方法600所述的操作中的一个或多个。
计算机系统700还可包括一个或多个次要(secondary)存储装置或存储器710。次要存储器710可包括例如硬盘驱动712及/或可移除存储装置或驱动714。可移除存储驱动714可为软盘驱动(floppy disk drive)、磁带驱动、光盘驱动(compact disk drive)、光学存储装置、磁带备份装置及/或任何其他存储装置/驱动。
可移除存储驱动714可与可移除存储单元718交互作用。可移除存储单元718包括上面存储有计算机软件(控制逻辑)及/或数据的计算机可用或可读存储装置。可移除存储单元718可为软盘、磁带、光盘、数字视频光盘(digital video disc，DVD)、光学存储盘、及/或任何其他计算机数据存储装置。可移除存储驱动714以众所熟知的方式从可移除存储单元718进行读取及/或向可移除存储单元718进行写入。
根据一些实施例，次要存储器710可包括使得计算机程序及/或其他指令及/或数据能够被计算机系统700存取的其他方式、手段或其他途径。此种方式、手段或其他途径可包括例如可移除存储单元722及界面720。可移除存储单元722及界面720的实例可包括程序盒(program cartridge)及盒式界面(cartridge interface)(例如见于视频游戏装置中)、可移除存储芯片(例如，可擦可编程只读存储器(erasable programmable read onlymemory，EPROM)或可编程只读存储器(programmable read only memory，PROM))及相关联的插座、存储棒及通用串行总线(universal serial bus，USB)端口、存储卡及相关联的存储卡槽及/或任何其他可移除存储单元及相关联的界面。在一些实施例中，次要存储器710、可移除存储单元718及/或可移除存储单元722可包括以上参照图6所示方法600所述操作中的一个或多个。
计算机系统700还可包括通信或网络界面724。通信界面724能够使计算机系统700与远程装置、远程网络、远程实体等(通过参考编号728来各别地及笼统地引用)的任意组合进行通信及交互作用。举例来说，通信界面724可使得计算机系统700能够通过通信路径726与远程装置728通信，通信路径726可为有线的及/或无线的且可包括局域网(local areanetwork，LAN)、广域网(wide area network，WAN)、互联网等的任意组合。控制逻辑及/或数据可通过通信路径726而往来于计算机系统700进行传输。
前面的实施例中的操作可实施在各种各样的配置及架构中。因此，前面实施例中的操作中的一些或全部(例如，图6所示方法600及图8所示方法800(以下所述))可在硬件中、软件中或硬件与软件二者中实行。在一些实施例中，本文中也将包括上面存储有控制逻辑(软件)的有形计算机可用或可读媒体的有形设备或制品(article of manufacture)称为计算机程序产品或程序存储装置。此包括(但不限于)计算机系统700、主存储器708、次要存储器710、及可移除存储单元718及可移除存储单元722、以及采用前述各装置的任意组合的有形制品。此种控制逻辑在由一个或多个数据处理装置(例如计算机系统700)执行时，使得此种数据处理装置如本文中所述般进行操作。在一些实施例中，计算机系统700安装有用于对光掩模及电路的制造中实行操作(如图8所示方法800(以下所述)中所示)的软件。在一些实施例中，计算机系统700包括用于光掩模制造及电路制作的硬件/装备。举例来说，硬件/装备可连接到计算机系统700的元件728(一个或多个远程装置、远程网络、远程实体728)或者作为元件728的一部份。
图8示出根据一些实施例的用于电路制作的示例性方法800。在一些实施例中，可以不同的次序实行方法800的操作/步骤。方法800的变型也应处于本发明的范围内。
在操作801中，提供GDS文件。GDS文件可由EDA工具产生且包括基于本发明而优化的标准单元结构。801中所绘示的操作可由例如在计算机系统(例如以上所述计算机系统700)上进行操作的EDA工具实行。
在操作802中，基于GDS文件而形成光掩模。在一些实施例中，在操作801中提供的GDS文件被取用到下线操作(tape-out operation)以产生用于制作一个或多个集成电路的光掩模。在一些实施例中，GDS文件中所包括的电路布局可被读取并传送到石英或玻璃衬底上以形成与所述电路布局对应的不透明图案。不透明图案可由例如铬或其他适合的金属制成。操作802可由光掩模制造商实行，其中电路布局是使用适合的软件工具(例如，EDA工具)而读取且所述电路布局是使用适合的印刷/沉积工具而转移到衬底上。光掩模反映GDS文件中所包括的电路布局/特征。
在操作803中，基于在操作802中产生的光掩模而形成一个或多个电路。在一些实施例中，使用光掩模形成GDS文件中所包含的电路的图案/结构。在一些实施例中，使用各种制作工具(例如，光刻(photolithography)装备、沉积装备及刻蚀装备)形成所述一个或多个电路的特征。
本发明阐述一种对标准单元中的金属内连线部分的移除或断开进行优化以减小寄生电容的金属切口工艺。减小标准单元中的寄生电容的有益效果包括改善关键路径的建立时间及降低因关键路径而造成的功耗，由此提高标准单元性能。在减小寄生电容方面，本发明的实施例不需要附加的掩模层且对标准单元的布局区域的影响小或毫无影响。
在本发明的一些实施例中，一种标准单元中金属切口的优化方法包括：将标准单元放置在布局区域中；以及沿所述标准单元的金属内连线在远离所述标准单元的边界的位置插入金属切口。所述方法还包括：基于所述金属切口，在所述位置将所述金属内连线的金属部分从所述金属内连线的其余部分断开。所述放置、所述插入及所述断开中的至少一者是由处理器实行。在一些实施例中，放置所述标准单元包括：检查与所述标准单元相关联的一个或多个关键路径的建立时间及功耗中的至少一者；以及判断所述建立时间及所述功耗中的至少一者是否超过预定标准。在一些实施例中，插入所述金属切口包括：基于所述建立时间及所述功耗中的所述至少一者超过所述预定标准而在所述位置插入所述金属切口。在一些实施例中，所述位置满足所述金属切口与邻近金属切口之间的间距规则。在一些实施例中，所述间距规则是基于两个有源栅极结构之间的单元多晶硅节距(CPP)间距减所述金属切口的宽度。在一些实施例中，所述方法还包括：沿所述金属内连线插入另一金属切口，其中所述金属切口与所述另一金属切口之间的最小间距为所述单元多晶硅节距间距的二倍减所述金属切口的所述宽度。在一些实施例中，所述方法还包括：沿另一金属内连线插入另一金属切口，所述另一金属内连线沿与所述金属内连线的延伸方向垂直的方向与所述金属切口对齐，其中所述金属切口与所述另一金属切口之间沿所述金属内连线的所述延伸方向的最小间距为零。在一些实施例中，所述方法还包括：沿另一金属内连线插入另一金属切口，所述另一金属内连线沿与所述金属内连线的延伸方向垂直的方向不与所述金属切口对齐，其中所述金属切口与所述另一金属切口之间沿所述金属内连线的所述延伸方向的最小间距为所述单元多晶硅节距间距减所述金属切口的所述宽度。
在本发明的一些实施例中，一种非暂时性计算机可读媒体包含计算机可执行程序，所述计算机可执行程序在由处理器执行时实施一种标准单元中金属切口的优化方法。本发明的所述方法包括：将标准单元放置在布局区域中；以及沿所述标准单元的金属内连线在远离所述标准单元的边界的位置插入金属切口。所述方法还包括：基于所述金属切口，在所述位置将所述金属内连线的金属部分从所述金属内连线的其余部分断开。在一些实施例中，放置所述标准单元包括：检查与所述标准单元相关联的一个或多个关键路径的建立时间及功耗中的至少一者；以及判断所述建立时间及所述功耗中的至少一者是否超过预定标准。在一些实施例中，插入所述金属切口包括：基于所述建立时间及所述功耗中的所述至少一者超过所述预定标准而在所述位置插入所述金属切口。在一些实施例中，所述位置满足所述金属切口与邻近金属切口之间的间距规则。在一些实施例中，所述间距规则是基于两个有源栅极结构之间的单元多晶硅节距间距减所述金属切口的宽度。在一些实施例中，所述非暂时性计算机可读媒体还包括：沿所述金属内连线插入另一金属切口，其中所述金属切口与所述另一金属切口之间的最小间距为所述单元多晶硅节距间距的二倍减所述金属切口的所述宽度。在一些实施例中，所述非暂时性计算机可读媒体还包括：沿另一金属内连线插入另一金属切口，所述另一金属内连线沿与所述金属内连线的延伸方向垂直的方向与所述金属切口对齐，其中所述金属切口与所述另一金属切口之间沿所述金属内连线的所述延伸方向的最小间距为零。在一些实施例中，所述非暂时性计算机可读媒体还包括：沿另一金属内连线插入另一金属切口，所述另一金属内连线沿与所述金属内连线的延伸方向垂直的方向不与所述金属切口对齐，其中所述金属切口与所述另一金属切口之间沿所述金属内连线的所述延伸方向的最小间距约为所述单元多晶硅节距间距减所述金属切口的所述宽度。
在本发明的一些实施例中，一种对标准单元中的金属切口进行优化的计算机系统包括：存储器，配置用于存储用于对金属切口进行优化的程序及数据；用户界面，配置用于从用户接收信息；以及处理器。所述处理器配置用于：将标准单元放置在布局区域中；以及沿所述标准单元的金属内连线在远离所述标准单元的边界的位置插入金属切口。所述处理器进一步配置用于：基于所述金属切口，在所述位置将所述金属内连线的金属部分从所述金属内连线的其余部分断开。在一些实施例中，放置所述标准单元包括：检查与所述标准单元相关联的一个或多个关键路径的建立时间及功耗中的至少一者；以及判断所述建立时间及所述功耗中的至少一者是否超过预定标准。在一些实施例中，插入所述金属切口包括：基于所述建立时间及所述功耗中的所述至少一者超过所述预定标准而在所述位置插入所述金属切口。在一些实施例中，所述位置满足所述金属切口与邻近金属切口之间的间距规则。
应知，旨在使用具体实施方式部分而非本公开的摘要来解释权利要求书。本公开的摘要部分可述及所设想的一个或多个示例性实施例而非所有示例性实施例，且因此，并不旨在限制随附权利要求书。
以上公开内容概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，其可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离随附权利要求书的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (1)

1.一种标准单元中金属切口的优化方法，其特征在于，所述方法包括：
将标准单元放置在布局区域中；
沿所述标准单元的金属内连线在远离所述标准单元的边界的位置插入金属切口；以及
基于所述金属切口，在所述位置将所述金属内连线的金属部分从所述金属内连线的其余部分断开，其中所述放置、所述插入及所述断开中的至少一者是由处理器实行。
CN201810366740.5A 2017-09-28 2018-04-23 标准单元中金属切口的优化方法 Pending CN109585439A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762564794P 2017-09-28 2017-09-28
US62/564,794 2017-09-28
US15/907,689 US10691849B2 (en) 2017-09-28 2018-02-28 Metal cut optimization for standard cells
US15/907,689 2018-02-28

Publications (1)

Publication Number Publication Date
CN109585439A true CN109585439A (zh) 2019-04-05

Family

ID=65808972

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810366740.5A Pending CN109585439A (zh) 2017-09-28 2018-04-23 标准单元中金属切口的优化方法

Country Status (3)

Country Link
US (4) US10691849B2 (zh)
CN (1) CN109585439A (zh)
TW (1) TW201916196A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114662446A (zh) * 2022-03-29 2022-06-24 东科半导体(安徽)股份有限公司 一种用以减小动态功耗的布线优化方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10579771B2 (en) * 2017-06-14 2020-03-03 Samsung Electronics Co., Ltd. Integrated circuit including standard cells overlapping each other and method of generating layout of the integrated circuit
US10691849B2 (en) * 2017-09-28 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal cut optimization for standard cells
US11004738B2 (en) * 2018-09-21 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitance reduction by metal cut design
KR20210027742A (ko) 2019-09-03 2021-03-11 삼성전자주식회사 반도체 장치 및 레이아웃 설계 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7078936B2 (en) * 2003-06-11 2006-07-18 Broadcom Corporation Coupling of signals between adjacent functional blocks in an integrated circuit chip
US20120233575A1 (en) * 2011-03-10 2012-09-13 Freescale Semiconductor, Inc. Layout method for integrated circuit including vias
JP6418786B2 (ja) * 2013-07-10 2018-11-07 キヤノン株式会社 パターンの作成方法、プログラムおよび情報処理装置
US9405879B2 (en) * 2014-04-01 2016-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Cell boundary layout
US10147692B2 (en) * 2014-09-15 2018-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Package with UBM and methods of forming
US10109582B2 (en) * 2016-04-19 2018-10-23 Taiwan Semiconductor Manufacturing Company Limited Advanced metal connection with metal cut
US9977854B2 (en) * 2016-07-12 2018-05-22 Ati Technologies Ulc Integrated circuit implementing standard cells with metal layer segments extending out of cell boundary
US10157922B2 (en) * 2016-11-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect metal layout for integrated circuit
US9978682B1 (en) * 2017-04-13 2018-05-22 Qualcomm Incorporated Complementary metal oxide semiconductor (CMOS) standard cell circuits employing metal lines in a first metal layer used for routing, and related methods
US10691849B2 (en) * 2017-09-28 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal cut optimization for standard cells
US10586762B2 (en) * 2018-01-02 2020-03-10 Globalfoundries Inc. Interrupted small block shape

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114662446A (zh) * 2022-03-29 2022-06-24 东科半导体(安徽)股份有限公司 一种用以减小动态功耗的布线优化方法
CN114662446B (zh) * 2022-03-29 2024-05-03 东科半导体(安徽)股份有限公司 一种用以减小动态功耗的布线优化方法

Also Published As

Publication number Publication date
US20230334208A1 (en) 2023-10-19
US10691849B2 (en) 2020-06-23
US11030368B2 (en) 2021-06-08
US20190095552A1 (en) 2019-03-28
US11734481B2 (en) 2023-08-22
US20210271794A1 (en) 2021-09-02
TW201916196A (zh) 2019-04-16
US20200285792A1 (en) 2020-09-10

Similar Documents

Publication Publication Date Title
CN109585439A (zh) 标准单元中金属切口的优化方法
CN102663169B (zh) 集成电路版图设计规则检查的方法及其系统
CN107066681B (zh) 集成电路和制造集成电路的计算机实现方法
US8458640B2 (en) Routing using a dynamic grid
CN107464802B (zh) 集成电路和标准单元库
US7739632B2 (en) System and method of automated wire and via layout optimization description
US20080046852A1 (en) System and method of automated wire and via layout optimization description
CN109582997B (zh) 标准单元的布线方法及其相关的计算机系统和指令
US6305004B1 (en) Method for improving wiring related yield and capacitance properties of integrated circuits by maze-routing
US20020105049A1 (en) Integrated circuit having tap cells and a method for positioning tap cells in an integrated circuit
US20240088899A1 (en) Logic cell structure and integrated circuit with the logic cell structure
US20090079488A1 (en) Semiconductor device
US20180068907A1 (en) Integrated circuit designing system and a method of manufacturing an integrated circuit
JP2001306641A (ja) 半導体集積回路の自動配置配線方法
US20230205967A1 (en) Through-silicon via in integrated circuit packaging
KR20170094744A (ko) 집적 회로 및 상기 집적 회로의 제조를 위한 컴퓨터 구현 방법
JP2007103662A (ja) 半導体集積回路およびその製造方法
CN219778895U (zh) 解耦合电容器单元及集成电路
US8726221B2 (en) Topology density aware flow (TDAF)
US20230253396A1 (en) Pin modification for standard cells
Ratna et al. A post-routing stage IR drop reduction technique with less routing resources
Goto et al. lambda, an integrated master-slice LSI CAD system
JPH11238802A (ja) 自動配置配線方法及び自動配置配線装置
JP2001022819A (ja) 半導体集積回路のスキャンパス配線設計方法
JP2006173191A (ja) 半導体集積回路の配線混雑度推定方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20190405