JP2001022819A - 半導体集積回路のスキャンパス配線設計方法 - Google Patents
半導体集積回路のスキャンパス配線設計方法Info
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- JP2001022819A JP2001022819A JP11198732A JP19873299A JP2001022819A JP 2001022819 A JP2001022819 A JP 2001022819A JP 11198732 A JP11198732 A JP 11198732A JP 19873299 A JP19873299 A JP 19873299A JP 2001022819 A JP2001022819 A JP 2001022819A
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Abstract
(57)【要約】
【課題】 配線領域の使用を最小限に抑える共に、階層
ブロック内を含め他の信号配線に影響を及ぼすことなく
スキャンパスの配線を行うことを目的とする。 【解決手段】 スキャンパスのレイアウトにあたり、先
ず、チップのスキャンイン端子(22)に近い複数のフリ
ップ・フロップ(F1、F3)を抽出し、端子(22)とフリ
ップ・フロップとを結ぶ線を対角線とする矩形領域(31
1、321)を想定し、各矩形領域の配線混雑度を算出し、
配線混雑度の最も低いフリップ・フロップ(F1 )に対
してスキャンパスを接続する。この操作を最後のフリッ
プ・フロップまで繰り返し、最後のフリップ・フロップ
をチップのスキャンアウト端子に接続する。
ブロック内を含め他の信号配線に影響を及ぼすことなく
スキャンパスの配線を行うことを目的とする。 【解決手段】 スキャンパスのレイアウトにあたり、先
ず、チップのスキャンイン端子(22)に近い複数のフリ
ップ・フロップ(F1、F3)を抽出し、端子(22)とフリ
ップ・フロップとを結ぶ線を対角線とする矩形領域(31
1、321)を想定し、各矩形領域の配線混雑度を算出し、
配線混雑度の最も低いフリップ・フロップ(F1 )に対
してスキャンパスを接続する。この操作を最後のフリッ
プ・フロップまで繰り返し、最後のフリップ・フロップ
をチップのスキャンアウト端子に接続する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体大規模集積
回路(LSI)チップの設計に係り、より詳しくは、フ
リップ・フロップなどからなる記憶素子のテストを容易
化するためのスキャンパスの接続とレイアウトに関す
る。
回路(LSI)チップの設計に係り、より詳しくは、フ
リップ・フロップなどからなる記憶素子のテストを容易
化するためのスキャンパスの接続とレイアウトに関す
る。
【0002】
【従来の技術】LSIの設計においては、フリップ・フ
ロップ等からなる記憶素子の状態を外部から直接観測し
テストできるようにするため、半導体チップにスキャン
パスを付加するスキャンデザイン法が行われている。し
かしながら、スキャンパスを付加すると、配線領域を余
分に使用するので、LSIのレイアウト面積が増大す
る。そこで、レイアウト面積を増大させないようにする
ためには、通常信号線の配線結果に基づいてスキャンパ
スの接続順・経路を決定することが必要になる。何故な
らば、スキャンパスは、他の信号線と比較した場合、そ
の配置・配線優先度を低くしてもかまわないからであ
る。
ロップ等からなる記憶素子の状態を外部から直接観測し
テストできるようにするため、半導体チップにスキャン
パスを付加するスキャンデザイン法が行われている。し
かしながら、スキャンパスを付加すると、配線領域を余
分に使用するので、LSIのレイアウト面積が増大す
る。そこで、レイアウト面積を増大させないようにする
ためには、通常信号線の配線結果に基づいてスキャンパ
スの接続順・経路を決定することが必要になる。何故な
らば、スキャンパスは、他の信号線と比較した場合、そ
の配置・配線優先度を低くしてもかまわないからであ
る。
【0003】従来技術のスキャンパス配線方法は、例え
ば、特開平1−302850号公報に記載されている。
このスキャンパス配線方法は、データ入力、階層ブロッ
クの定義、論理回路の割付、各ブロック内の配置配線、
ブロック間の配線、出力処理の各ステップで構成されて
いる。このようなスキャンパス配線方法では、スキャン
パスを意識せずにブロック分割処理と配置を行い、ブロ
ック内部での配線を行い、スキャンパスを除いた信号線
についてブロック間配線を行った後、その結果を用いて
スキャンパスのブロック間の接続順及び配線経路を決定
する。
ば、特開平1−302850号公報に記載されている。
このスキャンパス配線方法は、データ入力、階層ブロッ
クの定義、論理回路の割付、各ブロック内の配置配線、
ブロック間の配線、出力処理の各ステップで構成されて
いる。このようなスキャンパス配線方法では、スキャン
パスを意識せずにブロック分割処理と配置を行い、ブロ
ック内部での配線を行い、スキャンパスを除いた信号線
についてブロック間配線を行った後、その結果を用いて
スキャンパスのブロック間の接続順及び配線経路を決定
する。
【0004】
【発明が解決しようとする課題】しかし、特開平1−3
02850号に代表される従来方法の問題点は、ブロッ
ク内部については、やはりスキャンパスの配線が面積・
配線領域に大きな影響を与えていることである。特に、
回路の高速化の為に、階層ブロック内の配置を緊密に行
い、信号配線を短縮しようとした場合には、階層ブロッ
ク内のフリップ・フロップ同士でスキャンパスを接続・
配線することはブロック内配線領域を考えると逆効果と
なる。その理由は、スキャンパスの接続順について、階
層ブロック内・外の2段階で決定するのと、信号線の配
線結果を考慮するのが、ブロック間だけであるからであ
る。
02850号に代表される従来方法の問題点は、ブロッ
ク内部については、やはりスキャンパスの配線が面積・
配線領域に大きな影響を与えていることである。特に、
回路の高速化の為に、階層ブロック内の配置を緊密に行
い、信号配線を短縮しようとした場合には、階層ブロッ
ク内のフリップ・フロップ同士でスキャンパスを接続・
配線することはブロック内配線領域を考えると逆効果と
なる。その理由は、スキャンパスの接続順について、階
層ブロック内・外の2段階で決定するのと、信号線の配
線結果を考慮するのが、ブロック間だけであるからであ
る。
【0005】本発明の目的は、配線領域の使用を最小限
に抑さえることが可能で、階層ブロック内を含め他の信
号配線に影響を及ぼすことのない、スキャンパスの配線
設計方法を提供することにある。
に抑さえることが可能で、階層ブロック内を含め他の信
号配線に影響を及ぼすことのない、スキャンパスの配線
設計方法を提供することにある。
【0006】
【課題を解決するための手段】本発明は、半導体集積回
路チップ上にスキャンデザイン法によるスキャンパス配
線を設計する方法を提供するもので、この方法は、スキ
ャンパス未接続の任意の記憶素子に最も近いスキャンパ
ス未接続の複数の記憶素子を抽出し、斯く抽出された記
憶素子の各々と前記任意の記憶素子との間の領域の配線
混雑度を比較することにより前記任意の記憶素子との間
の領域の配線混雑度の低い1つの記憶素子を選定し、斯
く選定された配線混雑度の低い記憶素子と前記任意の記
憶素子とを接続するべくスキャンパス配線を設定する工
程を包含することを特徴とするものである。
路チップ上にスキャンデザイン法によるスキャンパス配
線を設計する方法を提供するもので、この方法は、スキ
ャンパス未接続の任意の記憶素子に最も近いスキャンパ
ス未接続の複数の記憶素子を抽出し、斯く抽出された記
憶素子の各々と前記任意の記憶素子との間の領域の配線
混雑度を比較することにより前記任意の記憶素子との間
の領域の配線混雑度の低い1つの記憶素子を選定し、斯
く選定された配線混雑度の低い記憶素子と前記任意の記
憶素子とを接続するべくスキャンパス配線を設定する工
程を包含することを特徴とするものである。
【0007】本発明の他の実施態様においては、先ず、
スキャンパスを接続すべき全てのフリップ・フロップの
配置位置を認識する。次に、半導体チップのスキャンイ
ン端子に最も近い第1の群の複数の記憶素子を抽出し、
前記第1群の記憶素子の各々とスキャンイン端子との間
の領域の配線混雑度を比較することによりスキャンイン
端子との間の領域の配線混雑度の低い1つの第1記憶素
子を選定し、前記第1記憶素子とスキャンイン端子とを
接続するべくスキャンパス配線を設定する。次に、スキ
ャンパス未接続の残る記憶素子の中から前記第1記憶素
子に最も近いスキャンパス未接続の第2の群の複数の記
憶素子を抽出し、前記第2群の記憶素子の各々と第1記
憶素子との間の領域の配線混雑度を比較することにより
第1記憶素子との間の領域の配線混雑度の低い1つの第
2記憶素子を選定し、前記第2記憶素子と第1記憶素子
とを接続するべくスキャンパス配線を設定する。以下同
様に、スキャンパス未接続の全ての記憶素子にスキャン
パスが接続されるまで前記工程を繰り返す。最後に、最
後の記憶素子と半導体チップのスキャンアウト端子とを
接続する。
スキャンパスを接続すべき全てのフリップ・フロップの
配置位置を認識する。次に、半導体チップのスキャンイ
ン端子に最も近い第1の群の複数の記憶素子を抽出し、
前記第1群の記憶素子の各々とスキャンイン端子との間
の領域の配線混雑度を比較することによりスキャンイン
端子との間の領域の配線混雑度の低い1つの第1記憶素
子を選定し、前記第1記憶素子とスキャンイン端子とを
接続するべくスキャンパス配線を設定する。次に、スキ
ャンパス未接続の残る記憶素子の中から前記第1記憶素
子に最も近いスキャンパス未接続の第2の群の複数の記
憶素子を抽出し、前記第2群の記憶素子の各々と第1記
憶素子との間の領域の配線混雑度を比較することにより
第1記憶素子との間の領域の配線混雑度の低い1つの第
2記憶素子を選定し、前記第2記憶素子と第1記憶素子
とを接続するべくスキャンパス配線を設定する。以下同
様に、スキャンパス未接続の全ての記憶素子にスキャン
パスが接続されるまで前記工程を繰り返す。最後に、最
後の記憶素子と半導体チップのスキャンアウト端子とを
接続する。
【0008】好ましい実施態様においては、抽出された
記憶素子の各々と前記任意の記憶素子との間の領域の配
線混雑度の比較は、抽出された記憶素子の各々と前記任
意の記憶素子とを結ぶ線を対角線とする矩形の領域を想
定し、前記矩形領域内の配線混雑度を比較することによ
り行う。
記憶素子の各々と前記任意の記憶素子との間の領域の配
線混雑度の比較は、抽出された記憶素子の各々と前記任
意の記憶素子とを結ぶ線を対角線とする矩形の領域を想
定し、前記矩形領域内の配線混雑度を比較することによ
り行う。
【0009】このように、本発明によれば、階層ブロッ
クに囚われることなく、配線混雑度の低い領域を探索し
ながらスキャンパスを接続していくので、配線領域の使
用を最小限に抑さえると共に、階層ブロック内を含め他
の信号配線に影響を及ぼすことなくスキャンパスを配線
することができる。
クに囚われることなく、配線混雑度の低い領域を探索し
ながらスキャンパスを接続していくので、配線領域の使
用を最小限に抑さえると共に、階層ブロック内を含め他
の信号配線に影響を及ぼすことなくスキャンパスを配線
することができる。
【0010】
【発明の実施の形態】図面を参照しながら本発明の実施
例を説明する。図1は本発明の方法のフローチャートで
あり、図2から図5はこの方法における異なる段階を図
解したものである。図1のフローチャートに示した本発
明のスキャンパス配線設計方法の諸工程は、半導体集積
回路を設計するためのコンピュータ支援レイアウトツー
ルを用いて実施することができる。図1を参照するに、
先ず、ステップS1では、コンピュータ支援レイアウト
ツールを用いて、スキャンパスを考慮することなく、階
層ブロックの配置と通常信号線についての配線(もしく
は配線混雑度が評価できる程度の概略配線)を行う。ス
テップS1が終了した時点でのチップ21上のフリップ
・フロップ(F/F)の配置例を図2に示す。なお、図
2においては、5つのフリップ・フロップ(F1〜F
5)のみが例示してあり、信号配線および電源配線は省
略してある。
例を説明する。図1は本発明の方法のフローチャートで
あり、図2から図5はこの方法における異なる段階を図
解したものである。図1のフローチャートに示した本発
明のスキャンパス配線設計方法の諸工程は、半導体集積
回路を設計するためのコンピュータ支援レイアウトツー
ルを用いて実施することができる。図1を参照するに、
先ず、ステップS1では、コンピュータ支援レイアウト
ツールを用いて、スキャンパスを考慮することなく、階
層ブロックの配置と通常信号線についての配線(もしく
は配線混雑度が評価できる程度の概略配線)を行う。ス
テップS1が終了した時点でのチップ21上のフリップ
・フロップ(F/F)の配置例を図2に示す。なお、図
2においては、5つのフリップ・フロップ(F1〜F
5)のみが例示してあり、信号配線および電源配線は省
略してある。
【0011】階層ブロックの配置と通常信号線の配線を
行った後、ステップS2において、スキャンパスを接続
すべき全てのフリップ・フロップとその配置位置を抽出
する。これは、全てのフリップ・フロップの位置につい
て配置テーブルを作成することにより行うことができ
る。なお、ステップS1終了時点でレイアウトツールに
より既にネットリスト上にスキャンパスが接続されてい
た場合には、一旦スキャンパスの接続を削除した上で、
全てのフリップ・フロップとその配置位置を抽出する必
要がある。
行った後、ステップS2において、スキャンパスを接続
すべき全てのフリップ・フロップとその配置位置を抽出
する。これは、全てのフリップ・フロップの位置につい
て配置テーブルを作成することにより行うことができ
る。なお、ステップS1終了時点でレイアウトツールに
より既にネットリスト上にスキャンパスが接続されてい
た場合には、一旦スキャンパスの接続を削除した上で、
全てのフリップ・フロップとその配置位置を抽出する必
要がある。
【0012】次に、初期設定としてチップ21上のスキ
ャンイン端子22を起点として設定した後(ステップS
3−1)、スキャンパスを次に繋げるべき候補としてス
キャンイン端子22の近くに位置するスキャンパス未接
続のフリップ・フロップを配置テーブルの中からリスト
アップする(ステップS3−2)。図2に示した配置例
では、スキャンイン端子22に繋げるべき被接続候補と
して、フリップ・フロップF1、F3が検索されるであ
ろう。
ャンイン端子22を起点として設定した後(ステップS
3−1)、スキャンパスを次に繋げるべき候補としてス
キャンイン端子22の近くに位置するスキャンパス未接
続のフリップ・フロップを配置テーブルの中からリスト
アップする(ステップS3−2)。図2に示した配置例
では、スキャンイン端子22に繋げるべき被接続候補と
して、フリップ・フロップF1、F3が検索されるであ
ろう。
【0013】次に、ステップS4−1において、スキャ
ンイン端子22とフリップ・フロップF1との間の配線
混雑度、および、スキャンイン端子22とフリップ・フ
ロップF3との間の配線混雑度を夫々求める。配線混雑
度は、図3に示したように、起点としてのスキャンイン
端子22と被接続候補フリップ・フロップF1、F3と
を結ぶ線31、32を対角線とする矩形の領域311、
321を想定し、これらの矩形内を通るアルミ配線のグ
リッド使用率を計算することにより求めることができ
る。
ンイン端子22とフリップ・フロップF1との間の配線
混雑度、および、スキャンイン端子22とフリップ・フ
ロップF3との間の配線混雑度を夫々求める。配線混雑
度は、図3に示したように、起点としてのスキャンイン
端子22と被接続候補フリップ・フロップF1、F3と
を結ぶ線31、32を対角線とする矩形の領域311、
321を想定し、これらの矩形内を通るアルミ配線のグ
リッド使用率を計算することにより求めることができ
る。
【0014】次に、ステップS4−2では、矩形領域3
11の配線混雑度と矩形領域321の配線混雑度とを比
較する。図3に示した配置例では、矩形領域311のグ
リッド使用率は15%、矩形領域321のグリッド使用
率は30%であり、矩形領域311の配線混雑度は矩形
領域321の配線混雑度よりも小さい。その結果、ステ
ップS4−2において配線混雑度を比較すると、スキャ
ンパスを接続するのは混雑度の低いフリップ・フロップ
F1とスキャンイン端子22との間となる。そこで、図
4に示したように、フリップ・フロップF1とスキャン
イン端子22との間にスキャンパス31’を配線する
(ステップS4−3)。これにより、スキャンパスの接
続順は、スキャンイン端子22からフリップ・フロップ
F1まで確定したことになる。
11の配線混雑度と矩形領域321の配線混雑度とを比
較する。図3に示した配置例では、矩形領域311のグ
リッド使用率は15%、矩形領域321のグリッド使用
率は30%であり、矩形領域311の配線混雑度は矩形
領域321の配線混雑度よりも小さい。その結果、ステ
ップS4−2において配線混雑度を比較すると、スキャ
ンパスを接続するのは混雑度の低いフリップ・フロップ
F1とスキャンイン端子22との間となる。そこで、図
4に示したように、フリップ・フロップF1とスキャン
イン端子22との間にスキャンパス31’を配線する
(ステップS4−3)。これにより、スキャンパスの接
続順は、スキャンイン端子22からフリップ・フロップ
F1まで確定したことになる。
【0015】ステップS4−3が終わると、全てのフリ
ップ・フロップにスキャンパスが接続されているか否か
をチェックする(ステップS5−1)。この場合には、
スキャンパスが未だ接続されていないフリップ・フロッ
プF2〜F5が残っているので、フリップ・フロップF
1を新たな起点として設定する(ステップS5−2)。
このため、それまでの起点(スキャンイン端子22)に
はスキャンパス配線済みのフラグを立て、スキャンパス
が接続された先のフリップ・フロップF1を新たな起点
フリップ・フロップとする。そして、ステップS3−2
へ戻る。これで1回目のループが終了する。
ップ・フロップにスキャンパスが接続されているか否か
をチェックする(ステップS5−1)。この場合には、
スキャンパスが未だ接続されていないフリップ・フロッ
プF2〜F5が残っているので、フリップ・フロップF
1を新たな起点として設定する(ステップS5−2)。
このため、それまでの起点(スキャンイン端子22)に
はスキャンパス配線済みのフラグを立て、スキャンパス
が接続された先のフリップ・フロップF1を新たな起点
フリップ・フロップとする。そして、ステップS3−2
へ戻る。これで1回目のループが終了する。
【0016】2回目のループのステップS3−2におい
ては、図4に示したように、起点フリップ・フロップF
1の近くに位置するフリップ・フロップF2、F3が次
の接続候補としてリストアップされるであろう。起点フ
リップ・フロップF1と被接続候補フリップ・フロップ
F2、F3とを結ぶ線42、41を対角線とする矩形の
領域の配線混雑度を求め(ステップS4−1)、混雑度
の低い方のフリップ・フロップF3を選択し(ステップ
S4−2)、図5に示したように、フリップ・フロップ
F3に次のスキャンパス41’を接続、配線する。これ
で2回目のループが終了する。
ては、図4に示したように、起点フリップ・フロップF
1の近くに位置するフリップ・フロップF2、F3が次
の接続候補としてリストアップされるであろう。起点フ
リップ・フロップF1と被接続候補フリップ・フロップ
F2、F3とを結ぶ線42、41を対角線とする矩形の
領域の配線混雑度を求め(ステップS4−1)、混雑度
の低い方のフリップ・フロップF3を選択し(ステップ
S4−2)、図5に示したように、フリップ・フロップ
F3に次のスキャンパス41’を接続、配線する。これ
で2回目のループが終了する。
【0017】以下同様にして、未接続のフリップ・フロ
ップが無くなるまで、先にスキャンパスを接続したフリ
ップ・フロップを新たな起点として、混雑度の低い領域
を探索しながらスキャンパスを接続するというループを
繰り返えす。全てのフリップ・フロップが接続された
ら、最後のフリップ・フロップとチップのスキャンアウ
ト端子(図示せず)を接続する。
ップが無くなるまで、先にスキャンパスを接続したフリ
ップ・フロップを新たな起点として、混雑度の低い領域
を探索しながらスキャンパスを接続するというループを
繰り返えす。全てのフリップ・フロップが接続された
ら、最後のフリップ・フロップとチップのスキャンアウ
ト端子(図示せず)を接続する。
【0018】
【発明の効果】本発明によれば、階層ブロックに囚われ
ることなく、配線混雑度の低い領域を探索しながらスキ
ャンパスを接続していくので、配線領域の使用を最小限
に抑さえると共に、階層ブロック内を含め他の信号配線
に影響を及ぼすことなくスキャンパスを配線することが
できる。
ることなく、配線混雑度の低い領域を探索しながらスキ
ャンパスを接続していくので、配線領域の使用を最小限
に抑さえると共に、階層ブロック内を含め他の信号配線
に影響を及ぼすことなくスキャンパスを配線することが
できる。
【図1】本発明の方法のフローチャートである。
【図2】本発明の方法の最初の段階が終了した時点にお
けるフリップ・フロップの配置例を示す半導体チップの
一部の平面図である。
けるフリップ・フロップの配置例を示す半導体チップの
一部の平面図である。
【図3】図2に示した半導体チップの拡大図で、本発明
の方法における配線混雑度の比較のやり方を示す。
の方法における配線混雑度の比較のやり方を示す。
【図4】図2と同様の平面図で、配線混雑度比較の結
果、スキャンイン端子と最初のフリップ・フロップとの
間にスキャンパスを配線したところを示す。
果、スキャンイン端子と最初のフリップ・フロップとの
間にスキャンパスを配線したところを示す。
【図5】図4と同様の平面図で、最初のフリップ・フロ
ップと2番目のフリップ・フロップとの間にスキャンパ
スを配線したところを示す。
ップと2番目のフリップ・フロップとの間にスキャンパ
スを配線したところを示す。
21: 半導体集積回路チップ 22: スキャンイン端子 31’、41’: スキャンパス F1〜F5: フリップ・フロップ(記憶素子)
フロントページの続き Fターム(参考) 2G032 AA07 AC10 AE12 AK16 5B046 AA08 BA05 BA06 CA04 DA05 JA03 5F038 BE07 BH19 CD05 DF01 DT04 DT06 EZ08 EZ20 5F064 BB19 DD04 DD14 DD25 DD39 EE15 EE60
Claims (3)
- 【請求項1】 半導体集積回路チップのスキャンデザイ
ン法によるスキャンパス配線を設計するにあたり、 スキャンパス未接続の任意の記憶素子に最も近いスキャ
ンパス未接続の複数の記憶素子を抽出し、 斯く抽出された記憶素子の各々と前記任意の記憶素子と
の間の領域の配線混雑度を比較することにより前記任意
の記憶素子との間の領域の配線混雑度の低い1つの記憶
素子を選定し、 斯く選定された配線混雑度の低い記憶素子と前記任意の
記憶素子とを接続するべくスキャンパス配線を設定する
工程を包含することを特徴とするスキャンパス配線設計
方法。 - 【請求項2】 抽出された記憶素子の各々と前記任意の
記憶素子との間の領域の配線混雑度の比較は、抽出され
た記憶素子の各々と前記任意の記憶素子とを結ぶ線を対
角線とする矩形の領域を想定し、前記矩形領域内の配線
混雑度を比較することにより行うことを特徴とする請求
項1に基づくスキャンパス配線設計方法。 - 【請求項3】 半導体集積回路チップのスキャンデザイ
ン法によるスキャンパス配線を設計するにあたり、 1)スキャンパスを接続すべき全てのフリップ・フロッ
プの配置位置を認識し、 2)半導体チップのスキャンイン端子に最も近い第1の
群の複数の記憶素子を抽出し、 3)前記第1群の記憶素子の各々とスキャンイン端子と
の間の領域の配線混雑度を比較することによりスキャン
イン端子との間の領域の配線混雑度の低い1つの第1記
憶素子を選定し、 4)前記第1記憶素子とスキャンイン端子とを接続する
べくスキャンパス配線を設定し、 5)スキャンパス未接続の残る記憶素子の中から前記第
1記憶素子に最も近いスキャンパス未接続の第2の群の
複数の記憶素子を抽出し、 6)前記第2群の記憶素子の各々と第1記憶素子との間
の領域の配線混雑度を比較することにより第1記憶素子
との間の領域の配線混雑度の低い1つの第2記憶素子を
選定し、 7)前記第2記憶素子と第1記憶素子とを接続するべく
スキャンパス配線を設定し、 8)以下スキャンパス未接続の全ての記憶素子にスキャ
ンパスが接続されるまで前記工程5)〜7)を繰り返
し、 9)最後の記憶素子と半導体チップのスキャンアウト端
子とを接続するスキャンパス配線を設定することを特徴
とするスキャンパス配線設計方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11198732A JP2001022819A (ja) | 1999-07-13 | 1999-07-13 | 半導体集積回路のスキャンパス配線設計方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11198732A JP2001022819A (ja) | 1999-07-13 | 1999-07-13 | 半導体集積回路のスキャンパス配線設計方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001022819A true JP2001022819A (ja) | 2001-01-26 |
Family
ID=16396074
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11198732A Withdrawn JP2001022819A (ja) | 1999-07-13 | 1999-07-13 | 半導体集積回路のスキャンパス配線設計方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001022819A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011145893A (ja) * | 2010-01-14 | 2011-07-28 | Nec Corp | スキャンフリップフロップ追加システム及びスキャンフリップフロップ追加方法 |
-
1999
- 1999-07-13 JP JP11198732A patent/JP2001022819A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2011145893A (ja) * | 2010-01-14 | 2011-07-28 | Nec Corp | スキャンフリップフロップ追加システム及びスキャンフリップフロップ追加方法 |
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