CN109559769A - 存储器装置及其操作方法、存储器控制器的操作方法 - Google Patents

存储器装置及其操作方法、存储器控制器的操作方法 Download PDF

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Abstract

提供了一种基于多写命令执行数据写操作的存储器装置及其操作方法以及一种存储器控制器的操作方法。包括多个分块的存储器装置的操作方法包括步骤：接收写命令以及对应于该写命令的数据和地址；将该写命令解码；以及响应于指示写命令对应于多写命令的解码结果，利用基于接收到的地址的内部地址产生操作将相同数据一起写入两个或更多个分块中。

Description

存储器装置及其操作方法、存储器控制器的操作方法
相关申请的交叉引用
本申请要求于2017年9月26日在韩国知识产权局提交的韩国专利申请No.10-2017-0124534的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
本发明构思涉及存储器装置，并且更具体地说，涉及用于基于多写命令执行数据写操作的存储器装置及其操作方法、存储器控制器的操作方法。
背景技术
用于高性能电子系统的半导体存储器装置的容量和速度正在增加。作为这种半导体存储器装置的一个示例，动态随机存取存储器(DRAM)是一种易失性存储器，它可基于存储在电容器中的电荷来读和/或写数据。
DRAM可包括具有多个分块(bank)的存储器单元阵列，并且可从存储器控制器接收与其对应的写命令和数据。DRAM可被构造为基于对写命令进行解码的结果将数据存储在所述多个分块中。对存储器系统进行增强可包括提高DRAM和/或与DRAM关联的存储器控制器的操作的效率。
发明内容
本发明构思提供了存储器装置、其操作方法以及存储器控制器的操作方法，其改进了数据写操作以提高存储器系统的性能。
根据本发明构思的一方面，提供了一种包括多个分块的存储器装置的操作方法，所述操作方法包括步骤：接收写命令以及对应于该写命令的数据和地址；将该写命令解码；以及响应于指示写命令对应于多写命令的解码结果，利用基于接收到的地址的内部地址产生操作将相同数据一起写入两个或更多个分块中。
根据本发明构思的另一方面，提供了一种用于控制存储器装置的存储器控制器的操作方法，所述操作方法包括步骤：从主机接收用于存储器装置的初始化请求；响应于初始化请求，产生多写命令，以将相同初始化数据一起写入存储器装置的两个或更多个分块中；将多写命令传输至存储器装置；以及将标准写命令和指示存储器装置的其中将写入数据的分块的位置的地址传输至存储器装置。这里，传输至存储器装置的多写命令和标准写命令分别包括多个字段。多写命令的所述多个字段的第一组合与标准写命令的所述多个字段的第二组合不同。
根据本发明构思的另一方面，提供了一种存储器装置，其包括：
存储器单元阵列，其包括多个分块；命令解码器，其被构造为将从存储器控制器接收到的写命令和地址解码，以控制针对所述多个分块的写操作；以及分块控制器块，其被构造为选择所述多个分块中的其中将写入数据的一个或多个分块。响应于命令解码器将写命令解码为标准写命令，将数据写入由从存储器控制器接收到的地址指示的所述多个分块中的一个分块中。响应于命令解码器将写命令解码为多写命令，通过内部分块选择操作，将数据一起写入存储器单元阵列的所述多个分块中的两个或更多个分块中。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是示出根据本发明构思的示例实施例的存储器系统的框图；
图2是示出根据本发明构思的示例实施例的存储器系统的另一示例的框图；
图3是示出多写操作的示例的存储器装置的框图；
图4和图5是示出根据本发明构思的示例实施例的存储器装置的操作方法的流程图；
图6A和图6B是示出本发明构思的实施例应用于低功率双倍数据速率(LPDDR)或高带宽存储器(HBM)的示例的框图；
图7是示出用于定义多写命令的命令/地址信号的实施示例的表；
图8是示出选择将在其上执行多写的多个分块的示例的表；
图9是示出根据本发明构思的实施例的数据在存储器装置中多写的操作示例的框图；
图10是示出与分块地址的至少一个比特关联的无关比特的示例的表；
图11A、图11B和图11C是示出基于图10的表的分块选择操作的示例的框图；
图12和图13是示出根据本发明构思的实施例的存储器系统的实施示例和操作方法的示图；
图14和图15是示出根据本发明构思的其它实施例的存储器装置的实施示例和操作方法的示图；
图16是示出根据本发明构思的其它实施例的存储器系统的实施示例和操作方法的示图；以及
图17A和图17B是示出根据本发明构思的其它实施例的存储器装置的实施示例和操作方法的示图。
具体实施方式
下文中，将参照附图描述实施例。
图1是示出根据本发明构思的示例实施例的存储器系统10的框图。
参照图1，存储器系统10可包括存储器控制器100和存储器装置200。存储器控制器100可将各种信号提供至存储器装置200以控制诸如读和/或写的存储器操作。例如，存储器控制器100可将命令CMD和地址ADD提供至存储器装置200，以访问存储器装置200的存储器单元阵列210的数据DATA。命令CMD可包括用于诸如数据的读和/或写的标准存储器操作的命令。另外，根据本发明构思的示例实施例，命令CMD可包括多写命令CMD_MWR，其向存储器装置200发布请求以执行多写操作(例如，向多个存储器位置重复地写数据)。例如，存储器控制器100可包括多写命令产生器110，并且多写命令产生器110可产生多写命令CMD_MWR。
存储器控制器100可根据主机HOST的请求访问存储器装置200。存储器控制器100可通过利用各种协议与主机HOST通信，例如，存储器控制器100可通过利用例如快速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)和/或串行连接SCSI(SAS)的接口协议与主机HOST通信。另外，可将例如通用串行总线(USB)、多媒体卡(MMC)、增强小型磁盘接口(ESDI)和/或集成驱动电路(IDE)的各种接口协议应用于主机HOST与存储器控制器100之间的协议。
存储器装置200可包括存储器单元阵列210，其包括多个分块BANK 1至BANK K和多写控制电路220。例如，存储器装置200可为动态随机存取存储器(DRAM)，诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率(LPDDR)SDRAM、图形双倍数据速率(GDDR)SDRAM或Rambus动态随机存取存储器(RDRAM)。然而，当前实施例不限于此，例如，存储器装置200可通过诸如闪速存储器、磁性RAM(MRAM)、铁电RAM(FeRAM)、相变RAM(PRAM)和/或电阻RAM(ReRAM)的非易失性存储器实施。
根据实施例，可以在存储器控制器100和存储器装置200之间定义各种命令，并且可定义发布请求以执行诸如写和/或读的标准存储器操作的命令。如本文所用，“标准存储器操作”可为不使用本文所述的多写数据操作的存储器操作。另外，根据实施例，可定义用于请求存储器控制器100与存储器装置200之间的特定存储器操作的命令。例如，存储器控制器100可产生多写命令CMD_MWR，其发布请求以将相同数据DATA写入存储器单元阵列210的多个其它区中。例如，存储器控制器100可产生多写命令CMD_MWR，其发布请求以将相同数据DATA一起(例如，同时或不同时地)写入多个分块中，并且存储器控制器100可将该多写命令CMD_MWR提供至存储器装置200。在一些实施例中，被一起写入意味着：数据被同时写入所述多个分块中的每一个中。在一些实施例中，被一起写入意味着：作为单个多写命令的结果，将相同数据写入所述多个分块中的每一个，但是在所述多个分块中的各个分块中的数据的写入可错开(例如，不同时)。例如，命令可以通过多个信号的组合来实现，并且表示数据写操作中的标准写命令的信号的组合可与表示多写命令CMD_MWR的信号的组合不同。
多写控制电路220可响应于多写命令CMD_MWR执行用于将相同数据DATA一起写入多个分块中的控制操作。例如，多写控制电路220可表示将相同数据DATA一起写入多个分块中所需的各种电路的集合。例如，多写控制电路220可包括用于解码多写命令CMD_MWR的解码电路(或者命令解码器)。另外，多写控制电路220还可包括地址产生电路，其产生用于选择两个或更多个分块的地址。另外，多写控制电路220还可包括用于基于产生的地址选择其中将写入相同数据DATA的两个或更多个分块的分块选择电路(或者分块控制电路)。
在标准写操作中，存储器装置200可将数据DATA写入由来自存储器控制器100的地址ADD指示的一个分块中。在多写操作中，存储器装置200可将数据DATA一起写入由来自存储器控制器100的地址ADD指示的一个分块以及存储器装置200另外指示的一个或多个分块中。例如，当接收到多写命令CMD_MWR时，多写控制电路220可从接收到的地址ADD产生额外内部地址，以执行用于选择两个或更多个分块的控制操作。然而，当前实施例不限于此。在其它实施例中，可预先将特定分块选择模式存储在存储器装置200中，并且可选择两个或更多个分块，而不考虑由存储器控制器100指示的一个分块的地址ADD。
根据上述示例实施例，在将相同数据DATA写入多个分块中的情况下，存储器装置200可将相同数据DATA(例如，同时或不同时地)一起写入两个或更多个分块中，从而减少写操作耗费的时间。在一些实施例中，存储器装置200的分块BANK 1至BANK K可建立与独立磁盘冗余阵列(RAID)相似的构造，以提高数据可靠性。在这种实施例中，可将相同数据DATA一起写入分块BANK 1至BANK K中的两个或更多个中。根据实施例，在实施RAID构造以提高数据可靠性时，可基于通过多写命令CMD_MWR提供的多写操作实施RAID。
此外，在应用了存储器系统10的电子系统的初始化操作中，可将具有特定模式的初始化数据写入存储器单元阵列210中，并且在初始化操作中，可将相同数据DATA写入分块BANK 1至BANK K中。在这种情况下，可在初始化操作中执行根据实施例的多写操作，从而减少写初始化数据耗费的时间。
此外，根据上述实施例，减少了在主机与存储器控制器之间发送/接收的数据量和命令数量，因此，有效地利用了主机与存储器控制器之间的总线容量。另外，可将相同数据写入多个分块中，因此，即使在一个分块在数据读操作中被另一个存储器操作使用的情况下，可从另一分块中读取相同数据，从而提高数据读性能。
根据上述实施例的多写操作可按照多种方式实现。例如，可由主机HOST确定是否执行多写操作。应用了存储器系统10的电子系统可在特定条件下将某些数据写入存储器装置200中，例如，可在特定条件下执行输出包括重复图像数据的图形图像(例如，蓝屏)的操作。在一些实施例中，为了数据的稳定性，可由主机HOST确定在两个或更多个不同区中写相同数据DATA的需要。在这样的实施例中，基于主机HOST的请求，可通过产生多写命令CMD_MWR的存储器控制器100来执行根据本发明构思的实施例的多写操作。
在一些实施例中，可基于存储器控制器100的确定来执行多写操作。例如，存储器控制器100可分析内部排队(或存储)的地址和数据，并且可确定是否在存储器单元阵列210的多个分块中写入相同数据。在这样的实施例中，可通过产生多写命令CMD_MWR的存储器控制器100执行根据本发明构思的实施例的多写操作，而不考虑主机HOST的请求。
图2是示出根据本发明构思的示例实施例的存储器系统300的另一示例的框图。在图2中，示出了包括应用处理器310和存储器装置320的存储器系统300。应用处理器310的存储器控制模块311可构造和/或控制存储器装置320。例如，存储器控制模块311可将命令CMD、地址ADD和/或数据DATA提供至存储器装置320。另外，存储器控制模块311可包括多写命令产生器311_1。存储器装置320可包括存储器单元阵列321和多写控制电路322。根据上述实施例，多写控制电路322可响应于来自存储器控制模块311的多写命令CMD_MWR执行将相同数据DATA一起写入存储器单元阵列321的多个分块中的控制操作。
应用处理器310可执行以上参照图1描述的主机的功能。另外，应用处理器310可由片上系统(SoC)实施。SoC可包括应用了具有特定总线标准的协议的系统总线，并且可包括连接至系统总线的各种知识产权(IP)。系统总线的总线标准可使用高级RISC机器(ARM)的高级微控制器总线架构(AMBA)协议。AMBA协议的总线类型可包括高级高性能总线(AHB)、高级外围总线(APB)、高级可扩展接口(AXI)、AX14、AXI一致性扩展(ACE)等。另外，可将诸如SONICs公司的nNetwork、IBM的CoreConnect、OCP-IP的开放核心协议等的其它类型的协议应用于系统总线。
存储器控制模块311可执行根据上述实施例的存储器控制器的功能。另外，应用处理器310还可包括通过系统总线彼此连接的处理器312和工作存储器313。处理器312可控制应用处理器310的各种操作，并且例如，可控制用于访问存储器装置320的存储器控制模块311。另外，处理器312可根据程序的执行来控制软件中的各种操作，并且工作存储器313可存储通过处理器312执行的程序。
可基于存储器控制模块311的确定来执行根据上述实施例的多写操作。例如，不考虑主机(或者处理器312)的控制，存储器控制模块311可确定执行多写操作的需求，并且可基于确定结果将多写命令CMD_MWR提供至存储器装置320。在一些实施例中，可通过主机确定执行多写操作的需求，并且可根据处理器312的控制将多写请求提供至存储器控制模块311。存储器控制模块311可响应于多写请求将多写命令CMD_MWR提供至存储器装置320。
图3是示出多写操作的示例的存储器装置400的框图。
参照图3，存储器装置400可包括存储器单元阵列410(其包括多个分块BANK 1至BANK K)、命令解码器420、内部地址产生器430和分块控制器块440。图3所示的命令解码器420、内部地址产生器430和分块控制器块440中的至少一个可执行与根据上述实施例的多写控制电路(例如，图1的多写控制电路220、图2的多写控制电路322)关联的操作。
命令解码器420可解码接收到(例如，从存储器控制器接收到)的命令，并且可基于解码的结果控制存储器装置400的各个元件。例如，当接收到多写命令CMD_MWR时，命令解码器420可根据解码结果提供用于选择存储器单元阵列410的两个或更多个分块的控制信号Ctrl。内部地址产生器430可产生用于选择将在其上执行多写操作的分块的内部地址BA[1-K]，例如，内部地址产生器430可基于控制信号Ctrl产生内部地址BA[1-K]。在一些实施例中，通过内部地址BA[1-K]指示的选择的分块可为存储器单元阵列410中可用的分块总数量的子集。
内部地址产生器430可基于各种操作产生表示将在其上执行多写的分块的内部地址BA[1-K]。例如，内部地址产生器430可包括存储诸如模式寄存器组MRS或熔丝阵列(fusearray)的地址信息的电路，并且可基于输入信息产生用于选择两个或更多个分块的内部地址BA[1-K]。例如，图3示出了内部地址产生器430可基于来自存储器控制器的地址ADD产生用于选择两个或更多个分块的内部地址BA[1-K]。
分块控制器块440可响应于内部地址BA[1-K]产生分块选择信号Sel_BA。可基于分块选择信号Sel_BA选择存储器单元阵列410的分块BANK 1至BANK K中的至少两个，并且可将来自存储器控制器的数据DATA一起(例如，同时或不同时地)写入基于分块选择信号Sel_BA选择的两个或更多个分块中。在图3中，示出了将数据DATA一起写入第一分块BANK 1和第K分块BANK K中的示例。
在图3所示的实施例中，内部地址产生器430可根据各种操作利用来自存储器控制器的地址ADD来产生内部地址BA[1-K]。例如，内部地址产生器430可选择由来自存储器控制器的地址ADD指示的分块，并且还可从其它分块中选择至少一个分块。在一些实施例中，存储器装置400的设置可指示两个或更多个分块分别对应于来自存储器控制器的地址ADD的值，并且内部地址产生器430可基于地址ADD选择两个或更多个分块，而不考虑由存储器控制器指示的分块。
图4和图5是示出根据本发明构思的示例实施例的存储器装置的操作方法的流程图。
参照图4，存储器装置(例如，存储器装置200、320、400)可从存储器控制器(例如，存储器控制器100、存储器控制模块311)接收各种命令。例如，在操作S11中，存储器装置可接收写命令。在操作S12中，存储器装置可解码接收到的写命令，以确定写命令是否对应于多写命令。
如果确定结果是接收到的写命令对应于标准写命令，则可将从存储器控制器接收到的数据写入一个分块中。例如，在操作S13中，可将数据写入基于来自存储器控制器的地址选择的一个分块中。
如果接收到的写命令对应于多写命令，则在操作S14中，可通过存储器装置的多写控制操作选择两个或更多个分块。例如，在一些实施例中，可通过利用来自存储器控制器的地址产生两个或更多个内部地址，并且可基于内部地址选择两个或更多个分块。在一些实施例中，来自存储器控制器的地址可包括多个比特，并且通过确定所述多个比特中的一个或多个是无关比特(don’t care bit)，可选择两个或更多个分块。一比特数据可能够代表多种(例如，两种)状态。如本文所用，无关比特是当处理数据时该比特的个体状态无关紧要(例如，不被考虑，或者无论其实际值如何都可被解释为代表这两种状态)的数据比特。当如上所述地选择分块时，在操作S15中，可将数据一起写入选择的两个或更多个分块中。
参照图5，可激活两个或更多个分块的一行或多行，以将数据一起写入所述两个或更多个分块中。例如，存储器装置在操作S21中可从存储器控制器接收多活动命令(multiple active command)，并且在操作S22中可响应于多活动命令激活两个或更多个分块中的多行。多活动命令可为通过存储器控制器和存储器装置分离地商定的命令，并且选择两个或更多个分块和/或将被通过相同或相似方式激活的分块的操作可根据多写命令来选择。
接着，在操作S23中，存储器装置可接收根据上述实施例的多写命令。可通过解码多写命令选择两个或更多个分块，并且例如，存储器控制器可产生关于多写命令的信息(例如，字段信息)，以选择与基于多活动命令选择的分块相同的分块。在操作S24中，存储器装置可响应于多写命令将相同数据一起写入两个或更多个分块的激活的行中。
图6A和图6B是示出本发明构思的实施例应用于基于LPDDR规范的存储器系统或者HBM的示例的框图。例如，存储器系统可基于在电子器件工程联合委员会(JEDEC)低功率双倍数据速率4(LPDDR4)规范或其它LPDDR规范中定义的通信接口执行通信。
参照图6A和图6B，存储器系统500可包括存储器控制器510和存储器装置520。存储器控制器510和存储器装置520可通过多个通道彼此通信。例如，存储器系统500可通过多个通道将时钟信号CLK发送至存储器装置520，并且可将命令/地址CA发送至存储器装置520。例如，存储器控制器510和存储器装置520中的每一个可通过六个引脚发送或接收命令/地址信号CA[0:5]。命令/地址信号CA[0:5]可对应于六比特的命令/地址CA。另外，可在存储器控制器510与存储器装置520之间发送或接收数据DATA。可将命令/地址信号CA[0:5]与时钟信号CLK的上升沿和/或下降沿同步地发送至存储器装置520。下文中，在描述实施例时，可关于特定命令/地址信号CA[0:5]来称呼命令(例如，写命令、多写命令等)。应该理解，特定命令/地址CA可使用多于六比特，因此可包括多个单独发送的命令CA[0:5]，如本文的讨论。
根据上述实施例，命令/地址信号CA[0:5]可包括命令和地址。例如，当存储器控制器510将用于数据写操作的命令发送至存储器装置520时，存储器控制器510可与时钟信号CLK的上升沿同步地发送第一写命令WR1，随后，可与时钟信号CLK的下降沿同步地额外发送第一写命令WR1。另外，存储器控制器510可与时钟信号CLK的下一上升沿同步地发送第二列访问选通(Column Access Strobe,CAS)命令CAS2，然后，可与时钟信号CLK的下一下降沿同步地额外发送第二CAS命令CAS2。如图6B所示，两个第一写命令WR1可彼此不同，并且可为分别在时钟信号CLK的上升沿和下降沿上同步的写指令的一部分(例如，写指令的第一半和第二半)。相似地，两个第二CAS命令CAS2可彼此不同，并且可为分别在时钟信号CLK的上升沿和下降沿上同步的CAS指令的一部分(例如，CAS指令的第一半和第二半)。也就是说，存储器控制器510可在发送写操作的过程中执行需要时钟信号CLK的两个时钟周期的命令传输操作。
根据本发明构思的示例实施例，多写命令可具有命令/地址信号CA[0:5]的比特的组合。例如，可通过图6B所示的四个命令(两个第一写命令WR1和两个第二写命令CAS2)中的一个或多个定义多写命令。例如，可通过关于包括在与时钟信号CLK的上升沿同步的第一写命令WR1中的多个字段(例如，字段CA0至CA5)中的至少一个(或至少一些)的信息定义多写命令。在一些实施例中，可通过关于与时钟信号CLK的上升沿和/或下降沿同步的第一写命令WR1中的至少一个的字段的信息定义多写命令。另外，可通过进一步利用关于与时钟信号CLK的下一上升沿和/或下降沿同步的第二CAS命令CAS2中的至少一个的字段的信息定义多写命令。
可基于包括在写命令中的信息选择其中将写入数据的多个分块的数量和位置。例如，可通过利用关于包括在与时钟信号CLK的下一上升沿同步的第二CAS命令CAS2中的至少一些字段的信息选择分块的数量和位置。在一些实施例中，可通过利用关于包括在与时钟信号CLK的下一上升沿和/或下降沿同步的第二CAS命令CAS2中的至少一个中的字段的信息选择分块的数量和位置。
图7是示出用于定义多写命令的命令/地址信号的实施示例的表。
参照图7，根据本发明构思的实施例，可定义多写命令，并且其可包括图7所示的多条信息。例如，多写命令可包括在时钟信号CLK的两个周期的对应的上升沿和下降沿发送的四个命令。例如，通过利用基于LPDDR4规范的结构，多写命令可包括与时钟信号CLK的上升沿和下降沿同步地发送的第一多写命令MWR1和与时钟信号CLK的下一上升沿和下降沿同步地发送的第二CAS命令CAS2。
在图7中，示出了通过关于与时钟信号CLK上升沿和下降沿同步地发送的第一多写命令MWR1的字段的至少一些信息定义多写命令的示例。例如，当与上升沿同步发送的第一多写命令MWR1的第一命令/地址信号至第五命令/地址信号CA[0:4]和与下降沿同步发送的第一多写命令MWR1的一个或多个命令/地址信号的组合具有特定模式(或组合)时，可将写命令定义为对应于多写命令。根据实施例，可使用与下降沿同步发送的第一多写命令MWR1的未在标准写命令中使用的一个或多个命令/地址信号以定义多写命令，并且在图7中，示出了使用第四命令/地址信号CA3定义多写命令的示例。
作为实施示例，当与上升沿同步的第一命令/地址信号至第五命令/地址信号CA[0:4]中的每一个的模式对应于“LLHLL”(其中‘L’对应于逻辑低，‘H’对应于逻辑高)并且与下降沿同步的第一多写命令MWR1的第四命令/地址信号CA3对应于第一逻辑值(例如，逻辑高)时，可将写命令定义为对应于多写命令。另一方面，当第一命令/地址信号至第五命令/地址信号CA[0:4]中的每一个的模式对应于“LLHLL”并且与下降沿同步的第一多写命令MWR1的第四命令/地址信号CA3对应于第二逻辑值(例如，逻辑低)时，可将写命令定义为对应于标准写命令。在一些实施例中，当与下降沿同步的第一多写命令MWR1的第四命令/地址信号CA3对应于逻辑低时，可将写命令定义为对应于多写命令。
命令中的每一个还可包括与存储器操作关联的各条不同的信息。在图7所示的实施例中，与时钟信号CLK的上升沿同步的第一多写命令MWR1的第六命令/地址信号CA5可表示与数据写关联的突发脉冲长度BL。另外，与时钟信号CLK的下降沿同步的第一多写命令MWR1的第一命令/地址信号至第三命令/地址信号CA[0:2]可表示分块地址BA0至BA2，第五命令/地址信号CA4可表示列地址的部分C9，并且第六命令/地址信号CA5可对应于表示自动预充电的信号AP。与时钟信号CLK的下一上升沿同步的第二CAS命令CAS2的第一命令/地址信号至第五命令/地址信号CA[0:4]可对应于表示对应命令是第二CAS命令CAS2的信息。与时钟信号CLK的下一上升沿同步的第二CAS命令CAS2的第六命令/地址信号CA5和与时钟信号CLK的下一下降沿同步的第二CAS命令CAS2的第一命令/地址信号至第六命令/地址信号CA[0:5]可表示列地址C2至C8。
图8是示出选择将在其上执行多写的多个分块的示例的表。
参照图7和图8，可不同地执行根据示例实施例的分块选择操作。例如，存储器装置可基于从存储器控制器提供的分块地址BA0至BA2(例如，作为第一多写命令MWR1的一部分)产生用于选择两个或更多个分块的内部地址。例如，存储器装置可包括基于输入信号(例如，从存储器控制器提供的分块地址BA0至BA2)存储用于选择两个或更多个分块的内部地址的电路，并且例如，可实施用于通过诸如模式寄存器组或熔丝阵列的存储电路产生内部地址的元件。
例如，当分块地址BA0至BA2对应于“000”时，可产生用于选择第一分块BANK 1和第二分块BANK 2的内部地址。例如，当分块地址BA0至BA2对应于“001”时，可产生用于选择第二分块BANK 2和第三分块BANK 3的内部地址。例如，当分块地址BA0至BA2对应于“100”时，可产生用于选择第五分块BANK 5和第六分块BANK 6的内部地址。图7所示的表仅为实施示例，并且根据实施例，可按照各种构造从分块地址BA0至BA2产生内部地址。另外，在图8中，示出了其中将数据一起写入两个分块的示例，但是本发明构思不限于此。例如，其中基于多写命令一起写入数据的分块的数量可变化。
根据图7和图8所示的实施例，可选择多个分块，并且同时，可基于包括在第一多写命令MWR1和第二CAS命令CAS2中的多条信息选择其中将写入数据的列的位置。也就是说，在图7和图8的实施例中，可将相同数据写入对应于不同分块的相同位置的列中。
图9是示出根据本发明构思的实施例的将数据多写入存储器装置600中的操作示例的框图。
参照图9，存储器装置600可包括存储器单元阵列610(其包括多个分块BANK 1至BANK K)、命令解码器620、分块控制器块(其包括多个分块控制器630_1至630_K)和写驱动器块(其包括多个写驱动器640_1至640_K)。另外，在图9中，还示出了传输输入/输出数据DQ的数据传输路径，并且可将所述多个写驱动器640_1至640_K的内容写入对应于通过数据传输路径接收到的写数据的所述多个分块BANK 1至BANK K中。
命令解码器620可接收命令CMD并将其解码，并且可根据解码的结果控制存储器装置600的各种元件。另外，分块控制器630_1至630_K中的每一个可控制选择对应的分块的操作，并且例如，分块控制器630_1至630_K中的每一个可接收从存储器控制器提供的分块地址BA[0:N]。例如，分块地址BA[0:N]可包括多个比特。在标准写操作中，分块控制器630_1至630_K之一可根据分块地址BA[0:N]的比特值选择对应的分块，并且分块控制器630_1至630_K的其它分块控制器可不选择对应的分块。
根据实施例，当命令解码器620接收多写命令时，命令解码器620可将用于选择多个分块中的两个或更多个分块的控制信号提供至分块控制器630_1至630_K。控制信号可包括用于控制分块控制器630_1至630_K中的每一个的处理操作的信号。例如，控制信号可包括指示提供至分块控制器630_1至630_K的分块地址BA[0:N]的至少一个比特是无关比特的信号。
由于分块地址BA[0:N]的至少一个比特是无关比特，因此可从所述多个分块BANK1至BANK K中选择至少两个分块。图9示出了基于分块地址BA[0:N]的一个比特是无关比特而选择两个分块的示例。例如，在图9中，通过第一分块控制器630_1和第二分块控制器630_2选择第一分块BANK 1和第二分块BANK 2。
图10是示出与分块地址的至少一个比特关联的无关比特的示例的表，并且图11A、图11B和图11C是示出基于图10的表的分块选择操作的示例的框图。在图10、图11A、图11B和图11C的实施例中，假设分块地址BA[0:N]包括三比特分块地址BA0至BA2，但是本发明构思不限于此。
参照图9、图10、图11A、图11B和图11C，可通过来自存储器控制器的命令CMD控制对具有至少一个无关比特的分块地址BA0至BA2进行解释的操作。例如，包括在命令CMD中的一些各个字段可对应于未在数据写操作中使用的字段，并且可通过设置关于未使用的一个或多个字段的信息来控制对具有至少一个无关比特的分块地址BA0至BA2的解释。在图10中，在上述实施例中，公开了通过利用来自与时钟信号的下降沿同步的第二CAS命令CAS2的第一命令/地址信号CA0和第二命令/地址信号CA1的多条信息C2和C3，对具有至少一个无关比特的分块地址BA0至BA2进行解释的操作。在该示例中，假设从存储器控制器提供的分块地址BA0至BA2对应于“L”(例如，BA[0:2]＝“LLL”)。另外，假设存储器单元阵列包括八个分块BANK1至BANK 8，但是本发明构思不限于此。
当命令解码器620的解码结果表示多写操作时，可通过利用来自与时钟信号的下降沿同步的第二CAS命令CAS2的第一命令/地址信号CA0和第二命令/地址信号CA1的多条信息C2和C3控制分块选择操作(见图7)。例如，当多条信息C2和C3表示“LL”时，可将从存储器控制器提供的分块地址BA0至BA2的第一分块地址BA0解释为无关比特。此时，如图11A所示，可从八个分块BANK 1至BANK 8中选择第一分块BANK 1和第五分块BANK 5。例如，可将“LLL”的分块地址BA[0:2]解释为“XLL”，其中X指示无关比特。该解释可匹配“LLL”和“HLL”二者，其可指示BANK 1和BANK 5。
当多条信息C2和C3表示“LH”时，可将从存储器控制器提供的分块地址BA0至BA2的第三分块地址BA2解释为无关比特。例如，可将“LLL”的分块地址BA[0:2]解释为“LLX”，其中X指示无关比特。该解释可匹配“LLL”和“LLH”二者。因此，如图11B所示，可从八个分块BANK1至BANK 8中选择第一分块BANK 1和第二分块BANK2。
当多条信息C2和C3表示“HL”时，可将从存储器控制器提供的分块地址BA0至BA2的第一分块地址BA0和第二分块地址BA1解释为无关比特。例如，可将“LLL”的分块地址BA[0:2]解释为“XXL”，其中X指示无关比特。该解释可匹配“LLL”、“LHL”、“HLL”和“HHL”。由于三比特分块地址BA0至BA2中的两个比特是无关比特，因此可一起选择八个分块BANK 1至BANK 8中的四个。
当多条信息C2和C3表示“HH”时，可将从存储器控制器提供的所有分块地址BA0至BA2解释为无关比特。例如，可将“LLL”的分块地址BA[0:2]解释为“XXX”，其中X指示无关比特。如图11C所示，可选择全部八个分块BANK 1至BANK 8，因此，可将数据一起写入八个分块BANK 1至BANK 8中。
在图11A至图11C的实施例中，基于无关比特的解释，斜条纹分块可为由来自存储器控制器的地址指示的一个分块，并且有点的分块可为通过存储器装置的内部地址额外选择的一个或多个分块。
图12和图13是示出根据本发明构思的实施例的存储器系统的实施示例和操作方法的示图。
参照图12和图13，存储器系统700可包括存储器控制器710和存储器装置720，并且存储器控制器710可根据主机的请求访问存储器装置720的数据。例如，在操作S31中，存储器控制器710可从主机接收数据写请求，并且可接收对应于该请求的数据和地址。
存储器控制器710可包括存储存储器控制器710的数据和与其对应的地址的队列711，并且在操作S32中，可根据来自主机的写请求将数据和地址排队。由于从主机接收到多个写请求，可将多条数据和与其对应的地址存储在存储器控制器710中。另外，存储的地址可包括表示其中将写入数据的分块的位置的地址(例如，分块地址)。
在操作S33中，存储器控制器710可确定存储在其中的数据和地址。例如，存储器控制器710可确定是否多个相同数据排队，此外，在操作S34中，可确定相同数据是否写入对应于不同位置的分块中。
作为确定结果，一些数据(例如，第一数据)可对应于写入两个或更多个分块中的数据，并且在操作S35中，存储器控制器710可产生用于写第一数据的多写命令，并且可传输多写命令。存储器装置720可将多写命令解码，并且根据上述实施例，可将第一数据一起写入两个或更多个分块中。另一方面，一些其它数据(例如，第二数据)可对应于写入由主机指示的一个分块中的数据，并且在操作S36中，存储器控制器710可产生用于写第二数据的标准写命令，并且可传输标准写命令。存储器装置720可将标准写命令解码，并且可将第二数据写入由来自存储器控制器710的地址指示的分块中。
根据上述实施例，可基于存储器控制器710(或存储器系统700)的确定执行多写操作，而不考虑主机的请求。另外，由于第一数据将被写入对应于由主机请求的位置的分块中，因此存储器控制器710可将表示从主机提供的两个或更多个分块的位置的分块地址提供至存储器装置。在一些实施例中，可将包括分块的各种选择组合的信息存储在存储器装置720中，并且存储器装置720可基于从由存储器控制器710提供的地址产生内部地址将第一数据一起写入多个分块中。
图13示出了根据图12的实施例的操作的详细示例。
参照图13，存储器系统700可包括存储器控制器710和存储器装置720，并且存储器控制器710可包括数据/地址队列711、监视逻辑712和多写命令产生器713。另外，存储器装置720可包括存储器单元阵列721(其包括多个分块)、多个分块控制器722_1至722_4以及命令解码器723。在图13的实施例中，示出了四个分块BANK 1至BANK 4和与其对应的四个分块控制器722_1至722_4。图13的示例示出了存储器控制器710将包括命令/地址信号CA0至CA5的命令按照与LPDDR规范相似的信号构造提供至存储器控制器710的实施例。
各条数据DATA可在数据/地址队列711中排队，此外，对应的分块地址BA可在数据/地址队列711中排队。例如，可将第一数据D1写入第一分块BANK 1和第四分块BANK 4中，可将第二数据D2写入第二分块BANK 2中，并且可将第三数据D3写入第三分块BANK 3中。监视逻辑712可监视在数据/地址队列711中排队的多条数据DATA和分块地址BA，并且可基于监视的结果确定相同数据是否写入对应于不同位置的分块中。监视逻辑712可将确定结果提供至多写命令产生器713，例如，可提供表示其中将写入第一数据D1的多个分块(例如，第一分块BANK 1和第四分块BANK 4)的信息。
多写命令产生器713可产生多写命令，以控制将第一数据D1写入第一分块BANK 1和第四分块BANK 4中，并且可将多写命令传输至存储器装置720。根据上述实施例，多写命令可包括(例如，与时钟信号的一个或多个上升沿和/或下降沿同步的)多个命令，并且所述命令可分别包括命令/地址信号CA0至CA5。命令/地址信号CA0至CA5可具有定义多写命令的特定模式，并且在命令/地址信号CA0至CA5中可包括分块地址信息。多写命令产生器713可设置关于分块地址的信息，以在存储器装置720中选择第一分块BANK 1和第四分块BANK4，并且可将该信息传输至存储器装置720。
命令解码器723可将命令/地址信号CA0至CA5解码，并且可基于解码的结果控制分块控制器722_1至722_4。例如，第一分块控制器722_1和第四分块控制器722_4可基于命令解码器723的控制选择第一分块BANK 1和第四分块BANK 4，并且可将第一数据D1一起写入第一分块BANK 1和第四分块BANK 4中。
图14和图15是示出根据本发明构思的其它实施例的存储器装置的实施示例和操作方法的示图。下文中，将参照图14和图15描述应用了存储器控制器810和存储器装置820(例如，DRAM)的电子系统800的初始驱动操作的示例。
参照图14和图15，在操作S41中，可初始驱动应用DRAM作为存储器装置820的电子系统800，并且可在初始驱动中将初始化数据写入包括在DRAM 820中的多个分块中。每当初始驱动应用了DRAM 820的电子系统时，可将具有相同的值的初始化数据写入所述多个分块中，并且初始化数据可具有特定数据模式。在一些实施例中，随着值为“0”或“1”的数据被写入所有所述多个分块中，可执行初始化操作。例如，当在DRAM 820中设置初始化数据时，可将具有相同模式的数据存储在所述多个分块中。
由于电子系统被初始驱动，存储器控制器810可基于根据本文所述的本发明构思的实施例的多写操作执行初始化数据写操作。例如，在操作S42中，存储器控制器810可将多写命令传输至DRAM 820。另外，存储器控制器810可将用于指示其中将写入初始化数据的多个分块的数量和位置的信息添加至多写命令。根据上述实施例，可通过设置包括在命令中的各种多条信息选择所述多个分块的数量和位置。
根据实施例，初始化数据可具有特定模式，并且可被存储在存储器控制器810或DRAM 820中。例如，当初始化数据被存储在存储器控制器810中时，存储器控制器810可将多写命令和与其对应的初始化数据传输至DRAM 820。另一方面，如图14所示，当初始化数据被存储在DRAM 820中时，存储器控制器810可仅将多写命令传输至DRAM 820，并且在操作S43中，DRAM 820可访问存储在其中的初始化数据。另外，在操作S44中，DRAM 820可响应于多写命令将访问的初始化数据(例如，同时或不同时地)写入两个或更多个分块中。
根据图14的实施例，存储器控制器810可确定初始化操作，并且可基于确定结果执行多写操作。例如，存储器控制器810可根据来自主机的信息确定初始化操作，并且可基于确定结果执行多写操作。在一些实施例中，在初始化操作中，主机可向存储器控制器810发布请求，以基于多写操作写初始化数据，并且存储器控制器810可基于主机的请求执行多写操作。
图15是根据图14的实施例的详细操作示例。
参照图15，电子系统800可包括存储器控制器810和存储器装置820，并且存储器装置820可包括存储器单元阵列821(其包括多个分块)、分块控制器块822、命令解码器823和初始化数据存储电路824。省略了图15所示的元件中的与上述实施例相同的元件的详细描述。
存储器控制器810可从主机HOST接收初始化请求Req_ini。存储器控制器810可将具有对应于多写命令的组合的命令/地址信号CA0至CA5输出至存储器装置820，以基于上述多写操作执行电子系统800的初始化。命令解码器823可响应于多写命令将用于选择两个或更多个分块的控制信号Ctrl提供至分块控制器块822。
初始化数据存储电路824可存储具有特定数据模式的初始化数据Data_ini，并且可基于通过命令解码器823的控制通过分块控制器块822将初始化数据Data_ini提供至存储器单元阵列821。可将初始化数据Data_ini(例如，同时或不同时地)写入基于控制信号Ctrl选择的两个或更多个分块中。
图16是示出根据本发明构思的其它实施例的存储器系统的实施示例和操作方法的示图。在图16中，示出了其中电子系统(或主机)在应用了包括存储器控制器和存储器装置(例如，DRAM)的存储器系统的电子系统的特定条件下产生多写请求的示例。
电子系统可在各种条件下将多写请求提供至存储器控制器。例如，存储器系统的DRAM可存储用于在电子系统中显示屏幕的图像数据，并且电子系统可提供请求，使得用于显示预定屏幕(例如，蓝屏等)的图像数据通过根据上述实施例的多写操作被写入DRAM中。预定屏幕可包括在预定屏幕中的多个位置重复的重复图像数据。
参照图16，电子系统可确定特定条件，并且可传输用于将相同数据(例如，同时或不同时地)一起写入DRAM的多个分块中的多写请求。在操作S51中，存储器控制器可从主机接收多写请求和数据(例如，图像数据)。响应于主机的多写请求，在操作S52中，存储器控制器可传输图像数据和用于将图像数据写入DRAM中的多写命令。另外，DRAM可接收多写命令，并且在操作S53中，可将图像数据(例如，同时或不同时地)一起写入所述多个分块中。
在一些实施例中，可根据主机的请求对数据执行多写操作。主机可降低将相同数据重复地提供至存储器控制器的频率，因此，可有效地利用主机与存储器控制器之间的总线容量，并且将图像数据写入DRAM中耗费的时间可缩短。
图17A和图17B是示出根据本发明构思的其它实施例的存储器装置的实施示例和操作方法的示图。在图17A和图17B中，示出了用于存储用于显示屏幕的图像数据的三缓冲器结构，并且示出了其中存储器装置包括多个帧缓冲器(例如，三个帧缓冲器)的示例。
参照图17A，存储器装置可包括三个帧缓冲器，并且所述三个帧缓冲器可包括前缓冲器、后缓冲器和第三缓冲器。前缓冲器可为用于显示当前画面的帧缓冲器，后缓冲器可为用于显示下一画面的帧缓冲器，并且第三缓冲器可为用于显示下一画面之后的一个画面的帧缓冲器。当前缓冲器的输出操作完成时，基于翻动操作(flipping operation)，存储在后缓冲器中的图像数据可移动至前缓冲器，并且存储在第三缓冲器中的图像数据可移动至后缓冲器。
随着帧率增大，相同数据写入屏幕背景区中的概率逐步增大，因此，相同数据写入三个帧缓冲器中的可能性增大。在这种情况下，根据实施例，可基于多写操作将相同数据一起写入构造所述三个缓冲器的多个分块中。
参照图17B，电子系统900可包括存储器控制器910、存储器装置920和处理单元930。处理单元930可对应于各种处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)等
存储器装置920可包括存储器单元阵列921(其包括多个分块BANK 1至BANK K)、分块控制器块922(其包括与其对应的多个分块控制器)和命令解码器923。另外，所述多个分块BANK 1至BANK K中的第K-2分块至第K分块(BANK(K-2)、BANK(K-1)和BANK K)可构造上述三个帧缓冲器。存储器控制器910可提供各种命令，并且根据上述实施例，可将多写命令CMD_MWR提供至存储器装置920。另外，根据实施例，存储器控制器910可为存储器装置920提供基于LPDDR规范的命令/地址信号CA0至CA5，作为命令。
处理单元930可用作主机，并且存储器控制器910可根据处理单元930的请求将图像数据写入第K-2分块BANK(K-2)至第K分块BANK K中。例如，在第K-2分块BANK(K-2)至第K分块BANK K上的写操作中，存储器控制器910可控制存储器装置920基于根据上述实施例的多写操作写数据。例如，存储器控制器910可为存储器装置920提供使得图像数据被(例如，同时或不同时地)一起写入第K-2分块BANK(K-2)至第K分块BANK K中的多写命令CMD_MWR。
在当前实施例中，可基于处理单元930的请求执行多写操作。在一些实施例中，存储器控制器910可从各种处理单元接收数据访问请求，并且当通过专用于图像处理的GPU提供数据写请求时，存储器控制器910可为存储器装置920提供根据上述实施例的多写命令CMD_MWR。
在本文所述的根据本发明构思的实施例的用于执行多写操作的存储器装置、存储器装置的操作方法和存储器控制器的操作方法中，由于相同数据被同时写入存储器单元阵列的多个区中，因此数据写操作的速度可提高，总线的使用效率可提高，并且数据的可靠性可提高。
此外，在本文所述的根据本发明构思的实施例的用于执行多写操作的存储器装置、存储器装置的操作方法和存储器控制器的操作方法中，存储器系统的初始化操作耗费的时间可减少。
应该理解，虽然本文中使用术语“第一”、“第二”等来描述本发明构思的示例实施例中的构件、区、层、部分、区段、部件和/或元件，但是这些构件、区、层、部分、区段、部件和/或元件不应被这些术语限制。这些术语仅用于将一个构件、区、部分、区段、部件或元件与另一构件、区、部分、区段、部件或元件区分开。因此，下面描述的第一构件、第一区、第一部分、第一区段、第一部件或第一元件也可被称作第二构件、第二区、第二部分、第二区段、第二部件或第二元件，而不脱离本发明构思的范围。例如，第一元件也可被称作第二元件，相似地，第二元件也可被称作第一元件，而不脱离本发明构思的范围。
本文所用的术语仅是为了描述特定实施例，并不旨在限制示例实施例。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一个”、“一”和“该”也旨在包括复数形式。还应该理解，术语“包括”、“包括了”、“包含”和/或“包含了”当用于本文中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。还应该理解，除非本文中明确定义，否则诸如在通用词典中定义的那些的术语应该被解释为具有与它们在本说明书和相关技术的上下文中的含义一致的含义，而不应该按照理想化或过于形式的含义解释它们。
当可不同地实施特定示例实施例时，可与描述的次序不同地执行特定处理次序。例如，两个连续地描述的处理可基本上同时执行，或者按照与所描述的次序相反的次序执行。
如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。当诸如“……中的至少一个”的表达出现于元件的列表之后时，修饰元件的整个列表而不修饰列表中的单独的元件。
应该理解，当元件被称作与另一元件“连接”或“耦接”时，其可直接连接至或耦接至所述另一元件，或者可存在中间元件。相反，当元件被称作与另一元件“直接连接”或“直接结合”时，不存在中间元件或层。应该按照相同的方式解释其它用于描述元件或层之间的关系的词语(例如，“在……之间”与“直接在……之间”、“邻近”与“直接邻近”、“在……上”与“直接在……上”等)。
相同的标号始终指示相同的元件。因此，可参照其它附图(即使它们未在对应的附图中提及或描述)描述相同或相似标号。另外，未由标号指示的元件可参照其它附图描述。
虽然已经参照本发明构思的实施例具体示出并描述了本发明构思，但是应该理解，在不脱离权利要求的精神和范围的情况下，可在其中作出各种形式和细节上的改变。

Claims (24)

1.一种包括多个分块的存储器装置的操作方法，所述操作方法包括步骤：
接收写命令以及对应于所述写命令的数据和地址；
将所述写命令解码；以及
响应于指示所述写命令对应于多写命令的解码结果，利用基于接收到的地址的内部地址产生操作将相同数据一起写入两个或更多个分块中。
2.根据权利要求1所述的操作方法，还包括：
响应于指示所述写命令对应于标准写命令的解码结果，将所述数据写入由接收到的地址指示的一个分块中。
3.根据权利要求1所述的操作方法，其中，基于低功率双倍数据速率通信接口，利用包括字段CA0、CA1、CA2、CA3、CA4和CA5的命令/地址信号，所述存储器装置与存储器控制器进行所述写命令的通信。
4.根据权利要求3所述的操作方法，其中，所述写命令包括第一写命令的与时钟信号的上升沿同步的第一部分和所述第一写命令的与所述时钟信号的下降沿同步的第二部分，并且
其中，通过解码与所述第一写命令的与时钟信号的上升沿同步的第一部分的字段CA0、CA1、CA2、CA3、CA4和CA5中的至少一个有关信息来确定所述多写命令。
5.根据权利要求4所述的操作方法，其中，通过进一步解码与所述第一写命令的与时钟信号的下降沿同步的第二部分的字段CA0、CA1、CA2、CA3、CA4和CA5中的至少一个有关的信息来确定所述多写命令。
6.根据权利要求5所述的操作方法，其中，响应于所述第一写命令的与时钟信号的下降沿同步的第二部分的CA3字段具有第一逻辑值，确定所述写命令为所述多写命令，并且
其中，响应于所述第一写命令的第二部分的CA3字段具有第二逻辑值，确定所述写命令为除所述多写命令以外的命令。
7.根据权利要求4所述的操作方法，其中，所述写命令还包括在所述第一写命令之后与所述时钟信号的下一周期同步的第二列访问选通命令，并且
其中，其中写入相同数据的所述两个或更多个分块基于包括在所述第二列访问选通命令中的多个字段中的至少一个。
8.根据权利要求1所述的操作方法，其中，所述存储器装置还包括地址产生器，其被构造为存储对应于接收到的地址的多个内部地址，并且
其中，所述操作方法还包括：
基于接收到的所述地址的值产生用于选择所述两个或更多个分块的两个或更多个内部地址。
9.根据权利要求1所述的操作方法，其中，基于包括在接收到的地址中的分块地址的至少一个无关比特来选择所述两个或更多个分块。
10.根据权利要求9所述的操作方法，其中，所述分块地址的至少一个无关比特的位置被构造为基于所述写命令的至少一个字段而变化。
11.根据权利要求1所述的操作方法，其中，响应于所述多写命令，将相同数据写在所述两个或更多个分块的相同列位置。
12.一种用于控制存储器装置的存储器控制器的操作方法，所述操作方法包括步骤：
从主机接收用于所述存储器装置的初始化请求；
响应于所述初始化请求，产生多写命令，以将相同初始化数据一起写入所述存储器装置的两个或更多个分块中；
将所述多写命令传输至所述存储器装置；以及
将标准写命令和指示存储器装置的其中将写入数据的分块的位置的地址传输至所述存储器装置，
其中，传输至所述存储器装置的所述多写命令和所述标准写命令分别包括多个字段，
其中，所述多写命令的多个字段的第一组合与所述标准写命令的多个字段的第二组合不同。
13.根据权利要求12所述的操作方法，其中，在所述存储器装置中设置所述初始化数据，并且
其中，将所述多写命令传输至所述存储器装置，而不传输所述初始化数据。
14.根据权利要求12所述的操作方法，还包括：
传输与所述多写命令同步的时钟信号，
其中，所述多写命令包括第一写命令的与所述时钟信号的上升沿同步的第一部分和所述第一写命令的与所述时钟信号的下降沿同步的第二部分。
15.根据权利要求14所述的操作方法，其中，所述存储器控制器基于低功率双倍数据速率通信接口、利用包括字段CA0、CA1、CA2、CA3、CA4和CA5的命令/地址信号与所述存储器装置进行第一写命令的通信，并且
其中，所述多写命令的操作基于所述第一写命令的与时钟信号的上升沿同步的第一部分的字段CA0、CA1、CA2、CA3和CA4和所述第一写命令的与时钟信号的下降沿同步的第二部分的字段CA3。
16.根据权利要求14所述的操作方法，其中，所述多写命令还包括在所述第一写命令之后与所述时钟信号的下一周期同步的第二列访问选通命令，并且
其中，所述第二列访问选通命令的至少一个字段包括与所述存储器装置的其中一起写入相同初始化数据的两个或更多个分块有关的信息。
17.根据权利要求12所述的操作方法，还包括：
根据来自所述主机的一个或多个写请求接收多个数据和多个地址；
检查接收到的多个数据和接收到的多个地址，以确定是否请求将相同数据写入所述存储器装置的两个或更多个分块中；以及
基于确定结果将所述多写命令传输至所述存储器装置。
18.根据权利要求17所述的操作方法，还包括：
根据接收到的多个地址，将指示对应于所述多写命令的两个或更多个分块的分块地址传输至所述存储器装置。
19.一种存储器装置，包括：
存储器单元阵列，其包括多个分块；
命令解码器，其被构造为将从存储器控制器接收到的写命令和地址解码，以控制针对所述多个分块的写操作；以及
分块控制器块，其被构造为选择所述多个分块中的其中将写入数据的一个或多个分块，
其中，响应于所述命令解码器将所述写命令解码为标准写命令，将所述数据写入由从所述存储器控制器接收到的地址指示的所述多个分块中的一个分块中，并且
其中，响应于所述命令解码器将所述写命令解码为多写命令，通过内部分块选择操作，将所述数据一起写入所述存储器单元阵列的所述多个分块中的两个或更多个分块中。
20.根据权利要求19所述的存储器装置，还包括内部地址产生器，其被构造为基于从所述存储器控制器接收到的地址产生用于选择所述两个或更多个分块的内部地址。
21.根据权利要求20所述的存储器装置，其中，所述内部地址产生器产生用于选择由从所述存储器控制器接收到的地址指示的第一分块的第一内部地址，并且用于选择将与所述第一分块一起写入数据的一个或多个第二分块的第二内部地址。
22.根据权利要求20所述的存储器装置，其中，所述内部地址产生器包括模式寄存器组或者熔丝阵列。
23.根据权利要求19所述的存储器装置，还包括被构造为存储初始化数据的存储电路，
其中，在包括所述存储器装置的电子系统的初始化操作中，所述存储器装置从所述存储器控制器接收所述多写命令，并且
其中，响应于所述多写命令，从所述存储电路访问所述初始化数据，并且将所述初始化数据同时写入所述存储器单元阵列的所述多个分块中的所述两个或更多个分块中。
24.根据权利要求19所述的存储器装置，其中，将所述多个分块中的所述两个或更多个分块用作帧缓冲器，并且
其中，响应于接收到所述多写命令，选择所述两个或更多个分块，并且将帧数据同时写入所述两个或更多个分块中。
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