CN109498987B - 用于可植入刺激器设备以促进电极之间的电流引导的电流生成架构 - Google Patents

Abstract

公开了一种可植入脉冲发生器(IPG)，其具有改善的引导IPG电极之间的阳极和阴极电流的能力。每个电极节点具有至少一个PDAC/NDAC对，以向相关联的电极节点提供/吸收或吸收/提供刺激电流。每个PDAC和NDAC接收具有指示总阳极电流和总阴极电流的大小的电流，以及指示在任何给定时间处每个PDAC和NDAC将在患者组织中产生的总电流的百分比的数据，其使每个PDAC或NDAC中的多个分支激活。每个PDAC和NDAC还可以接收一个或多个分辨率控制信号，其指定可以在每个电极处以其调整刺激电流的增量。每个PDAC和NDAC接收到的电流由主DAC生成，并且优选地通过分配电路被分配给PDAC和NDAC。

Description

用于可植入刺激器设备以促进电极之间的电流引导的电流生 成架构

相关申请的交叉引用

本非临时申请要求于2017年9月15日提交的美国临时专利申请序列号62/559,247和于2017年10月11日提交的荷兰专利申请序列号N2019707的优先权。

技术领域

本发明总体涉及医疗设备，并且更特别地涉及用于可植入脉冲发生器的改进的电流生成架构。

背景技术

可植入刺激设备是生成电刺激并将电刺激递送到身体神经和组织以用于治疗各种生物失常的设备，诸如治疗心律失常的起搏器、治疗心脏纤维性颤动的去颤器、治疗耳聋的耳蜗刺激器、治疗失明的视网膜刺激器、产生协调肢体运动的肌肉刺激器、治疗慢性疼痛的脊髓刺激器、治疗运动和心理失常的皮层和深部脑刺激器、以及治疗尿失禁、睡眠呼吸暂停、肩部半脱位等的其它神经刺激器。下面的描述将总体集中于本发明在诸如美国专利6,516,227中所公开的脊髓刺激(SCS)系统中的使用。然而，本发明可以在任何可植入医疗设备系统(包括深部脑刺激(DBS)系统)中找到适用性。

如图1A-1C所示，SCS系统通常包括可植入脉冲发生器(IPG)10，其包括由导电材料(例如诸如钛)形成的生物相容设备壳体12。壳体12通常容纳IPG 10运行所需的电路和电源(例如，电池)14(图1C)，但IPG也可以经由外部RF能量供电，并且无需电池。IPG 10经由一个或多个电极引线18耦合到电极16，使得电极16形成电极阵列20。电极16被承载在柔性主体22上，所述柔性主体22还容纳被耦合到每个电极的各个信号线24。在所示出的实施例中，针对总共十六个电极16，在两个引线18上存在八个电极(Ei)，但引线和电极的数量是应用特定的并且因此可以改变。引线18使用引线连接器26耦合到IPG 10，所述引线连接器26被固定在非导电头部材料28中，其例如可以包括环氧树脂。

如图1C的截面所示，IPG 10通常包括印刷电路板(PCB)30，连同被安装到PCB 30的各种电子组件32，其中一些电子组件随后将被讨论。IPG 10中示出了两个线圈(更一般地，天线)：遥测线圈34，其用于向/从外部控制器(诸如用于对IPG中的刺激进行编程的临床医师编程器或手持式患者编程器)(未示出)发送/接收数据；以及充电线圈36，其用于使用外部充电器(未示出)对IPG的电池14进行充电或再充电。图1B以透视图示出了这些方面，其中壳体12被移除以便于观察。如美国专利申请公开2016/0051825中所描述的，遥测线圈34可以可替选地包括短程RF天线，以用于根据诸如蓝牙、WiFi、MICS、Zigbee等的短程RF标准进行无线通信。

图2A示出了用于IPG 10中的电路的现有技术架构40，其被公开在美国专利申请公开2012/0095529、2012/0092031和2012/0095519(“ASIC公开”)中。架构40包括通过总线90彼此通信的微控制器集成电路50和专用集成电路(ASIC)60。简单地说，微控制器50为架构40提供主控制，而ASIC 60从微控制器获取命令并且向微控制器提供数据。ASIC 60提供特定的IPG功能。例如，并且如下面进一步详细解释的，ASIC 60向十六个电极16发送刺激电流并且从十六个电极16读取测量结果。ASIC 60包括承载和处理模拟信号和数字信号两者的混合模式IC，而微控制器50包括仅承载和处理数字信号的数字IC。

微控制器50和ASIC 60包括单片集成电路，所述单片集成电路各自形成在它们自己的半导体基板(“芯片”)上，并且各自可以被包含在其自己的封装中并被安装到IPG 10的PCB 30。架构40还可以包括附加存储器(未示出)以用于存储超出在微控制器50中内部提供的程序或数据。附加存储器可以经由如图所示的串行接口(SI)连接到微控制器50，但也可以经由总线90与微控制器50进行通信。如在上面提及的’529公开中所解释的，总线90可以包括并行地址/数据总线，并且可以包括时钟信号和各种控制信号，以规定对各种存储器位置的读取和写入。总线90及其承载的信号也可以采用不同的形式；例如，总线90可以包括分离的地址和数据线、可以本质上是串行的，等等。

如在上面提及的ASIC公开中所解释的，架构40是可扩展的以支持在IPG 10中使用更多数量的电极16。例如，并且如图2A中的虚线所示，架构40可以包括与ASIC 60结构相同的另一ASIC 60’，因此将IPG 10支持的电极数量从十六个扩展到三十二个。各种总线外(off-bus)连接54(即，不包括总线90的部分的连接)可以便于这种扩展，并且可以进一步(例如，通过接合编程(bond programming)；参见输入M/S)将ASIC 60指定为主设备并且将ASIC 60’指定为从设备。ASIC 60和60’之间的这种区分可能是有用的，因为可以禁用从ASIC 60’中的某些冗余功能以支持主ASIC 60。总线外通信54可以允许ASIC(60’；OUT1，OUT2)中的一个的电极节点61a(E1’-E16’)处的电压被发送到另一ASIC(60；IN1，IN2)以进行测量。总线外连接54还可用于生成和分配控制总线90上以及一个或多个ASIC 60中的通信的时钟信号。由于在上面提及的ASIC公开中详细讨论了这些概念，因此这里不再详述。

图2B示出了ASIC 60内的各种功能电路块，其被简要描述。ASIC 60包括内部总线92，所述内部总线92可以被耦合到外部总线90并且所述内部总线92可以复制总线90的信号。注意，如上面提及的ASIC公开所解释的，功能块中的每个包括使得能够在内部总线92和最终外部总线90上进行通信的接口电路88。接口电路88包括用于帮助每个块识别出总线92何时与属于该块的地址通信数据的电路。ASIC 60包含多个端子61(例如，引脚、接合焊盘、焊料凸点等)，诸如连接到总线90、电池14、线圈34、线圈36、外部存储器(未示出)所需的那些端子。端子61包括电极节点端子61a(E1’-E16’)，所述电极节点端子61a通过隔直流电容器(DC-blocking capacitor)55连接到一个或多个引线18上的电极16(E1-E16)。众所周知，隔直流电容器55可用于确保DC电流不会无意中(例如，在ASIC 60的电路发生故障的情况下)注入患者的组织中，并且因此为IPG 10提供安全性。这种隔直流电容器55可以位于IPG的壳体12内部的IPG 10的PCB 30(图1C)之上或之中。参见美国专利申请公开2015/0157861。

ASIC 60中的电路块中的每个在IPG 10中执行各种功能。遥测块64耦合到IPG遥测线圈34，并且包括用于根据遥测协议与外部控制器进行无线通信的收发器电路。这种协议可以包括频移键控(FSK)、幅移键控(ASK)或各种短程RF标准(诸如上面提到的那些短程RF标准)。充电/保护块62耦合到IPG充电线圈38，并且包含用于对从外部充电器(未示出)无线接收到的功率进行整流并用于以受控制的方式对电池14进行充电的电路。

模数(A/D)块66使各种模拟信号(诸如电池电压Vbat或出现在电极上的电压)数字化以由IPG 10进行解译，并且被耦合到包含这些电压的模拟总线67。A/D块66还可以从采样和保持块68接收信号，如ASIC公开所解释的那样，所述采样和保持块68可以被用于测量这种电压或两个电压之间的差值。例如，采样和保持电路68可以从两个电极接收电压并提供它们之间的差值(参见例如随后讨论的图3中的VE1-VE2)，然后可以在A/D块66处使该差值电压数字化。知道当两个电极使恒定电流通过时该两个电极之间的电压的差值允许确定两个电极之间的(组织)电阻，这出于各种原因是有用的。

采样和保持块68还可以被用于确定跨被用于创建刺激脉冲的DAC电路72的一个或多个电压降(参见随后解释的图3中的Vp和Vn)。这可用于通过顺从电压(compliancevoltage)发生器块76设置顺从电压VH输出。顺从电压VH为DAC电路72供电，并且测量出的电压降可以被用于确保所产生的顺从电压VH对于要提供的刺激电流是最佳的-即，VH不太低而不能产生刺激所需的电流，也不太高以致在IPG 10中浪费功率。测量Vp和Vn以确定VH是否太高或太低是特别有用的，因为患者组织的电阻Rt可能事先不知道，或者可能随时间改变。因此，跨组织的电压降Vrt也可以改变，并且监视Vp和Vn提供了对这种改变的指示，以及因此的对是否应当调整VH的指示。顺从电压发生器块76包括用于将诸如电池电压Vbat的电源电压升压到对于VH适当的水平的电路。这种电路(其中一些可以位于芯片外)可以包括基于电感器的升压转换器或基于电容器的充电泵，其在美国专利申请公开2010/0211132中被详细描述。

时钟生成块74可以被用于生成用于ASIC 60并且用于总线92上的通信的时钟。时钟生成块74可以从芯片外晶体振荡器56接收振荡信号，或者可以包括完全位于芯片上的其他形式的时钟电路，诸如环形振荡器。美国专利申请公开2014/0266375公开了另一种可以被用于在ASIC 60上生成时钟信号的芯片上电路。

主/从控制块86可以被用于通知ASIC 60它是被用作主ASIC还是被用作从ASIC(例如，60’)，其可以在M/S端子61处进行接合编程。例如，M/S端子可以被连接到电源电压(例如，Vbat)以通知ASIC 60它将作为主ASIC操作，或者被接地以通知它将作为从设备操作，在这种情况下某些功能块将被禁用，如ASIC公开所解释的那样。

中断控制器块80从其他电路块接收各种中断(例如，INT1-INT4)，因为它们的直接重要性，所以所述中断独立于总线92及其通信协议而被接收。中断也可以经由总线90发送到微控制器50。ASIC 60中的内部控制器82可以接收对这种中断的指示，并且为所有其他电路块充当控制器，达到微控制器50(图2A)不通过外部总线90处理这种中断的程度。此外，功能电路块中的每个包含在初始化时由控制器82写入的设置和状态寄存器(未示出)，以配置和启用每个块。然后，每个功能块可以在其状态寄存器处写入相关数据，所述数据转而可以由控制器82根据需要经由内部总线92读取，或者由微控制器50经由外部总线90读取。功能电路块还可以包括简单状态机，以用于管理其操作，所述状态机经由每个块的设置和状态寄存器来启用和修改。

非易失性存储器(NOVO)块78对系统中的任何相关数据(诸如日志数据)进行高速缓存。还可以经由串行接口块84在芯片外提供附加存储器(未示出)。

ASIC 60还包括刺激电路块70，其包括用于经由总线90和92从微控制器50接收和存储刺激参数的电路。刺激参数定义了要在电极处形成的刺激脉冲的形状和定时，并且可以包括参数诸如：哪些电极E1-E16将有效；这些有效电极是充当向患者组织提供(source)电流的阳极，还是充当从组织吸收(sink)电流的阴极；以及脉冲的幅度(A)、持续时间(D)和频率(f)。幅度可以包括电压幅度或电流幅度。这种刺激参数可以被存储在刺激电路块70中的寄存器中。参见例如美国专利申请公开2013/0289661；2013/0184794。

块70还包括数模转换器电路(DAC)72，以用于从寄存器接收刺激参数并且用于在选择出的电极处形成规定的脉冲。图3示出了如用于在选择出的电极E1和E2之间并且通过患者组织Rt提供电流脉冲的DAC电路72的简单示例。如图所示的DAC电路72包括被表示为PDAC 72p和NDAC 72n的两个部分。DAC电路72的这些部分之所以如此命名，是因为用于构建它们的晶体管的极性以及它们提供的电流的极性。因此，PDAC 72p由P沟道晶体管形成，并且被用于经由作为阳极操作的选择出的电极E1向患者组织Rt提供电流+I。NDAC 72n由N沟道晶体管形成，并且被用于经由选择出的电极E2从患者组织吸收电流-I。重要的是，在任何给定时间处提供给组织的电流等于从组织吸收的电流以防止电荷在组织中构建，但在给定时间处多于一个阳极电极和多于一个阴极电极是可操作的。

PDAC 72p和NDAC 72n从刺激电路块70中的寄存器接收分别被表示为<Pstim>和<Nstim>的数字控制信号，以生成具有规定定时的规定脉冲。在所示出的示例中，PDAC 72p和NDAC 72n包括电流源，并且特别地包括电流镜像晶体管，以用于镜像参考电流Iref以产生幅度(A)为I的脉冲。然而，PDAC 72p和NDAC 72n也可以包括恒定电压源。如在选择出的电极处生成的波形所示，控制信号<Pstim>和<Nstim>还规定脉冲的定时，包括它们的持续时间(D)和频率(f)。PDAC 72p和NDAC 72n连同介于中间的组织Rt完成了电源VH-如已经介绍的顺从电压-与接地之间的电路。如前所述，顺从电压VH在顺从电压发生器块76(图2B)处可调整到最佳水平，以确保可以在没有不必要地浪费IPG功率的情况下产生规定幅度的电流脉冲。

DAC电路72(PDAC 72p和NDAC 72n)可以专用于电极中的每个，并且因此仅当其相关联的电极被选择为阳极或阴极时才可以被激活。参见例如USP 6,181,969。可替选地，可以通过开关矩阵(未示出)将一个或多个DAC(或DAC内的一个或多个电流源)分配到选择出的电极，在这种情况下，可选的控制信号<Psel>和<Nsel>将被用于控制开关矩阵并且建立选择出的电极与PDAC 72p或NDAC 72n之间的连接。参见例如USP 8,606,362。DAC电路72还可以使用这些专用和分布式方法的组合。参见例如USP 8,620,436。

在所示出的示例波形中，在电极处提供的脉冲是双相的，意味着每个脉冲包括第一极性的第一相位94a，接着是相反极性的第二相位94b。作为主动还原(active recovery)可能在隔直流电容器55上积累的电荷的手段，这是有用的。因此，尽管在第一脉冲相位94a期间电荷将在电容器55上积累，但是第二脉冲相位94b将主动地还原该电荷，特别是如果在每个相位中总电荷量相等的话(即，第一脉冲相位下以及第二脉冲相位下的区域的每个相位中的总电荷量相等)。对隔直流电容器55上的过量电荷的还原对于确保DAC电路72将按预期操作是重要的：如果跨隔直流电容器55的电荷/电压在每个脉冲结束时不为零，则它将使随后脉冲的形成偏斜，这可能因此无法提供规定的幅度。

尽管使用双相脉冲主动还原电荷是有益的，但是这种主动还原可能不是完美的，并且因此即使在双相脉冲的第二相位94b之后，一些残余电荷也可能保留在隔直流电容器55上。因此，本领域已经认识到被动电荷还原(passive charge recovery)的实用性。利用刺激电路块70实施被动电荷还原，并且包括使用被连接在电极节点(E1’-E16’)61a和公用参考电压之间的被动还原开关(晶体管)96。如图所示的该电压可以简单地包括电池电压Vbat，但是也可以使用另一参考电压。第二脉冲相位94b之后的时间段98期间闭合被动还原开关96将隔直流电容器55并联耦合在参考电压和患者组织之间。鉴于先前的隔直流电容器的串联连接，这应当使任何剩余电荷正常化。

发明内容

在第一示例中，公开了一种脉冲发生器，包括：多个电极节点，每个所述电极节点被配置为被耦合到电极，所述电极被配置为接触患者的组织；以及多个第一数模转换器(DAC)，其各自配置为接收第一电流，所述第一电流具有指示要在所述电极节点处产生的总阳极电流幅度的大小，其中所述第一DAC中的每个DAC被配置为将所述第一电流的第一放大版本作为阳极刺激电流仅提供给所述电极节点中的对应的不同的一个电极节点，其中每个第一DAC由多个第一控制信号控制，并且其中所述第一控制信号指示出每个第一DAC将产生作为其对应的电极节点处的阳极刺激电流的所述总阳极电流幅度的百分比。

所述电极节点处的所述阳极刺激电流的总和可以等于所述总阳极电流幅度。

所述脉冲发生器可以进一步包括：多个第二DAC，其各自配置为接收第二电流，所述第二电流具有指示要在所述电极节点处产生的总阴极电流幅度的大小，其中所述第二DAC中的每个DAC被配置为将所述第二电流的第一放大版本作为阴极刺激电流仅提供给所述电极节点中的应的不同的一个电极节点，其中每个第二DAC由多个第二控制信号控制，其中所述第二控制信号指示每个第二DAC将产生作为其对应的电极节点处的阴极刺激电流的所述总阴极电流幅度的百分比。所述阳极刺激电流可以要么提供给患者组织要么从患者组织吸收，并且所述阴极刺激电流可以是被提供给患者组织或者从患者组织吸收这二者中的另一个。所述第一电流和所述第二电流的大小可以相等但极性相反。所述电极节点处的所述阴极刺激电流的总和可以等于所述总阴极电流幅度。

每个第一DAC可以多个分支，所述多个分支各自包括第二电阻和选择晶体管的串联连接，其各自接收所述第一控制信号之一，其中每个分支在被其第一控制信号选择时产生所述第一电流的第二放大版本。每个第一DAC中的所述多个分支可以被连接在第二节点和参考电位之间，其中来自每个选择出的分支的所述第一电流的所述第二放大版本在所述第二节点处求和以设置所述第一电流的所述第一放大版本。每个第一DAC还可以包括第一电阻，所述第一电阻被配置为在第一节点处接收所述第一电流，其中参考电压跨所述第一电阻下降。所述参考电压可以跨所述多个分支中的所述第二电阻中的每个下降。所述第一电阻和所述第二电阻可以包括晶体管，并且其中所述晶体管的栅极被连接。每个第一DAC可以包括输出级，所述输出级包括由运算放大器控制的晶体管，其中所述第一节点和所述第二节点包括到所述运算放大器的输入。

所述脉冲发生器还可以包括多个逻辑电路，其中每个所述逻辑电路被配置为针对不同的相关联的第一DAC生成所述第一控制信号。每个逻辑电路可以接收百分比总线，所述百分比总线指示出其相关联的第一DAC将产生作为其对应的电极节点处的阳极刺激电流的所述总阳极电流幅度的百分比。每个逻辑电路可以接收至少一个分辨率控制信号，所述分辨率控制信号被配置为设置分辨率，所述第一控制信号可以通过该分辨率调整每个第一DAC将产生作为其对应的电极节点处的阳极刺激电流的所述总阳极电流幅度的百分比。

所述脉冲发生器还可以包括至少一个可植入引线，其中所述电极位于所述引线上。所述脉冲发生器还可以包括导电壳体，其中所述多个电极中的一个电极包括所述导电壳体。

在第二示例中，公开了一种脉冲发生器，包括：多个电极节点，每个所述电极节点被配置为被耦合到电极，所述电极被配置为接触患者的组织；以及多个第一数模转换器(DAC)，其各自配置为接收第一电流，所述第一电流具有指示要在所述电极节点处产生的总阳极电流幅度的大小，其中所述第一DAC中的每个DAC被配置为将阳极刺激电流仅提供给所述电极节点中的对应的不同的一个电极节点，其中每个所述第一DAC包括多个第一分支，其中每个所述第一分支被配置为在被选择时产生所述第一电流的放大版本，并且其中每个选择出的第一分支处的经放大的第一电流被求和以在其对应的电极处产生所述阳极刺激电流。

所述电极节点处的所述阳极刺激电流的总和可以等于所述总阳极电流幅度。

所述脉冲发生器可以进一步包括：多个第二DAC，其各自配置为接收第二电流，所述第二电流具有指示要在所述电极节点处产生的总阴极电流幅度的大小，其中所述第二DAC中的每个DAC被配置为将阴极刺激电流仅提供给所述电极节点中的对应的不同的一个电极节点，其中每个所述第二DAC包括多个第二分支，其中每个所述第二分支被配置为在被选择时产生所述第二电流的放大版本，并且其中每个选择出的第二分支处的经放大的第二电流被求和以在其对应的电极处产生所述阴极刺激电流。所述阳极刺激电流可以要么提供给患者组织要么从患者组织吸收，并且所述阴极刺激电流可以是被提供给患者组织或者从患者组织吸收这二者中的另一个。所述第一电流和所述第二电流的大小可以相等但极性相反。所述电极节点处的所述阴极刺激电流的总和可以等于所述总阴极电流幅度。

每个第一分支可以包括第二电阻和选择晶体管的串联连接，其各自接收用于选择所述第一分支的第一控制信号。每个第一DAC中的所述多个第一分支可以被连接在第二节点和参考电位之间，其中每个选择出的第一分支处的经放大的第一电流在所述第二节点处被求和，以产生其对应的电极节点处的所述阳极刺激电流。每个第一DAC还可以包括第一电阻，所述第一电阻被配置为在第一节点处接收所述第一电流，其中参考电压跨所述第一电阻下降。所述参考电压可以跨所述多个第一分支中的所述第二电阻中的每个下降。所述第一电阻和所述第二电阻可以包括晶体管，并且其中所述晶体管的栅极被连接。每个第一DAC可以包括输出级，所述输出级包括由运算放大器控制的晶体管，其中所述第一节点和所述第二节点包括到所述运算放大器的输入。

所述脉冲发生器还可以包括多个逻辑电路，其中每个所述逻辑电路被配置为生成第一控制信号，以用于在不同的相关联的第一DAC中选择所述第一分支。每个逻辑电路可以接收百分比总线，所述百分比总线指示出其相关联的第一DAC将产生作为其对应的电极节点处的阳极刺激电流的所述总阳极电流幅度的百分比。每个逻辑电路可以接收至少一个分辨率控制信号，所述分辨率控制信号被配置为设置在一个时间处可以选择多少个第一分支以产生其对应的电极节点处的阳极刺激电流。

所述脉冲发生器还可以包括至少一个可植入引线，其中所述电极位于所述引线上。所述脉冲发生器还可以包括导电壳体，其中所述多个电极中的一个电极包括所述导电壳体。

附图说明

图1A-1C示出了根据现有技术的可植入脉冲发生器(IPG)，以及电极阵列被耦合到IPG的方式。

图2A示出了根据现有技术的利用微控制器集成电路和专用集成电路(ASIC)的IPG的架构。

图2B示出了根据现有技术的ASIC内的电路块以及与芯片外组件的连接。

图3示出了根据现有技术的ASIC的刺激电路内的数模转换器(DAC)电路的方面，以及由此可形成的刺激脉冲。

图4A示出了用于IPG的改进的架构，其中改进的ASIC包括微控制器电路块。

图4B示出了改进的ASIC内的电路块，包括改进的刺激电路及其改进的DAC电路。

图5示出了改进的DAC电路，包括用于经由幅度总线设置刺激的幅度的集中式主DAC，以及用于将按幅度进行缩放的参考电流发送到专用于每个电极的PDAC/NDAC对的分配器。

图6示出了可以基于幅度并且基于PDAC和NDAC接收到的百分比总线而在电极处形成刺激脉冲的方式。

图7A和图7B分别示出了主DAC以及向PDAC和NDAC提供幅度缩放的参考电流的分配器，而图7C示出了主DAC的可替代设计。

图8A示出了脉冲定义电路(PDC)，其用于向主DAC提供幅度总线，并且用于向PDAC和NDAC提供百分比总线和高/低分辨率控制信号，所述PDC从不同的定时通道接收信息。

图8B示出了PDC可以如何控制发生在多个定时通道上的刺激。

图9A和图9B分别示出了PDAC中的一个以及NDAC中的一个中的电路细节，其包括可由开关控制的多个电流分支。

图10A和10B示出了用于针对PDAC和NDAC中的分支生成开关控制信号的逻辑电路，所述逻辑电路根据分辨率控制信号进行控制。

图10C示出了对逻辑电路的修改，允许其由多个分辨率控制信号控制。

图11A示出了使用改进的DAC电路来引导定时通道中的电极之间的电流，其中图11B示出了高分辨率模式中的引导，并且图11C示出了低分辨率模式中的引导。

图12A-12F示出了改进的DAC电路的另一示例，其中多个PDAC/NDAC对专用于每个电极，所述对优选地被控制在不同的定时通道中。

图13A示出了可在PDAC中操作的高功率域(VH/Vssh)和可在NDAC中操作的低功率域(Vcc/地)，并且示出了顺从电压VH可以如何被改变。

图13B示出了用于产生Vssh和Vcc的发生器。

图14A示出了在低功率域和高功率域中供电的电路中使用的N沟道晶体管和P沟道晶体管的截面，并且示出了它们如何被偏置。

图14B示出了被发送到PDAC的控制信号可以如何进行从低功率域到高功率域的电平提升，并且图14C示出了每个控制信号的示例电平提升电路。

图14D示出了高功率域及其逻辑电平可以如何随顺从电压变化而变化。

具体实施方式

图4A和4B示出了用于IPG(诸如前面描述的IPG 10)的改进的架构140和ASIC 160。可以保持与背景技术中描述的现有技术架构40和ASIC 60保持不变的架构140和ASIC 160中的元件具有相同的元件标号，并且不再描述。

改进的ASIC 160包括作为其单片结构的部分的微控制器块150，如图4B所示，其可以经由内部总线92与ASIC 160中的其他功能块进行通信。因为ASIC 160包括内部微控制器150，所以可以在改进的架构140中省去外部微控制器(例如，图2A中的50)，以简化IPG设计并且节省壳体12内部之内和IPG的PCB 30上的空间(图1C)。

微控制器块150可以独立于总线92及其通信协议接收中断，但中断也可以经由总线92发送到微控制器150。即使ASIC 160包括微控制器块150，ASIC 160仍然可以耦合到外部总线90，如图4A所示。这可以促进ASIC 160与另一设备(诸如存储器集成电路(未示出)或可以被耦合到总线90的可能的另一微控制器设备)之间的通信。总线90还可以促进(主)ASIC 160与另一相同构造的(从)ASIC 160’(示出在图4A中的虚线中)之间的通信。如背景技术(图2A)中所述，使用附加的ASIC 160’允许IPG 10支持的电极16的数量加倍，并且可以如前所述以及如上面提及的ASIC公开中所述，使用许多相同的总线外连接54。在一个示例中，微控制器块150可以包括来自ARM Cortex-M0+处理器的电路，其可以通过许可来自包括该处理器的库的各种必要电路而被并入ASIC 160的单片集成电路中。

图5-11C描述了改进的刺激电路170的细节，包括ASIC 160内的改进的DAC电路172。图5示出了DAC电路172的第一示例，其中每个电极节点61a(Ei)具有其自己的专用PDAC(PDACi)(能够在被选择时向该电极节点提供电流)并且具有其自己的专用NDAC(NDACi)(能够从该电极节点吸收电流)。在图5的示例中，假设ASIC 160支持十七个电极16，具体地电极E1-E16加上包括IPG的导电壳体12(图1A)的壳体电极Ec，其在单极刺激期间用作电极是有用的。因此，存在十七个PDAC和十七个NDAC。然而，所支持的电极的数量可以变化。每个PDACi/NDACi对分别从输出级183pi和183ni输出其电流，其输出在每个电极节点Ei’(61a)处连接在一起以形成电流Ii，其在当PDACi有效时提供电流，并且在当NDACi有效时吸收电流。每个PDAC和NDAC中的输出级183可以被认为是那些PDAC和NDAC的部分。然后，每个电极节点Ei’优选地从芯片外连接到隔直流电容器Ci(55)，其然后转而连接到基于引线的电极Ei(16)，如前所述。如在美国专利申请公开2018/0071527中进一步详细说明的，DAC电路172还可以包括被连接到每个电极节点Ei’(96，图3)的被动还原开关。

如参考图13A-14D进一步解释的，PDAC中的每个及其接收和处理的控制信号在由电源电压VH和Vssh定义的高功率域中操作。VH包括前面描述的顺从电压并且充当高功率域内的上部电源，而Vssh低于VH并且充当高功率域内的下部电源。相比之下，NDAC中的每个及其接收和处理的控制信号在由电源电压Vcc和地(GND；0伏)定义的低功率域中操作。Vcc充当低功率域内的上部电源，而GND低于Vcc并且充当低功率域内的下部电源。电源VH和Vssh两者优选地如稍后所解释那样可变，但优选地高于电源Vcc和地。

DAC电路172包括主DAC(MDAC)180，其与电极中的每个处的所有PDAC/NDAC对进行通信。主DAC 180接收对IPG将在任何给定时间形成的刺激脉冲的总阳极电流和总阴极电流幅度‘A’的指示，所述指示由数字信号的总线<A>表示。在任何时间点处，被提供给组织的总阳极电流应当等于从组织吸收的总阴极电流；否则会在患者组织中形成不期望的净电荷。因此，‘A’对于总阳极电流和总阴极电流两者都是相同的。

总阳极电流和总阴极电流‘A’由图6中的示例脉冲示出。示出了两组脉冲，并且在每种情况下，由幅度总线<A>设置的‘A’是2mA。在左边的脉冲中(并且仅考虑双相脉冲的第一脉冲相位94a)，仅指定了一个阳极电极E3，并且仅指定了一个阴极电极E4。因此，PDAC3简单地向其专用电极E3和患者的组织Rt提供+2mA(总阳极电流)，并且NDAC4简单地从其专用电极E4和患者的组织Rt吸收-2mA(总阴极电流)。(在第二脉冲相位94b期间，这将基本上通过激活选择出的电极处的相反极性DAC来反转，其中NDAC3从阴极电极E3吸收-2mA，并且PDAC4向阳极电极E4提供+2mA)。

在图6的右边的脉冲中，选择了两个电极E3和E5作为阳极电极，并且选择了两个电极E4和E6作为阴极电极。因此，两个阳极电极共享‘A’＝2mA的总阳极电流，其中PDAC3向电极E3提供+1.6mA，并且PDAC5向电极E5提供+0.4mA。两个阴极电极共享‘A’＝2mA的总阴极电流，其中NDAC4从电极E4吸收1.2mA，并且PDAC6从电极E6吸收-0.8mA。随后解释如何在选择出的阳极电极和阴极电极之间的DAC电路172中共享总阳极电流和总阴极电流‘A’。

返回图5，该示例中的主DAC 180接收不同极性的两个参考电流Iref_n和Iref_p。后面将解释该细节，但是Iref_n和Iref_p具有基本相同的小幅度(例如100nA)，并且因此两者可以简称为Iref。主DAC 180将参考电流放大如由幅度总线<A>指定的‘A’，并且因此输出A*Iref。再次如后所解释，在所示出的示例中，主DAC 180输出具有不同极性的A*Iref。在一个示例中，<A>可以包括8位，并且因此主DAC 180可以以Iref的256个增量即0、Iref、2Iref、3Iref、......、255Iref或0.0nA、100nA、200nA、300nA、......、25.5μA来输出电流。幅度总线<A>内的位数以及因此的主DAC 180可以输出的对应的增量数量是可变的。如随后所解释的，在被输出到电极节点61a之前，在PDAC或NDAC处进一步放大A*Iref。

主DAC 180向分配器电路182提供A*Iref，其功能在于生成A*Iref并将其以正确的极性分配给每个PDAC和NDAC。更具体地说，并且如图5中的箭头所示，分配器182从PDAC拉出A*Iref并将A*Iref推送到NDAC。

图7A和图7B示出了主DAC 180和分配器182的细节。在所示出的示例中，主DAC 180包括两个部分180p(图7A)和180n(图7B)。分配器182也包括两个部分182p(图7A)和182n(图7B)。主DAC 180p和分配器182p一起工作(图7A)以从PDAC拉出A*Iref，而主DAC 180n和分配器182n一起工作(图7B)以将A*Iref推送到NDAC。

如图7A和图7B的比较所示，电路180p/182p和180n/182n的电路是对称的，但180p/182p在高功率域(VH/Vssh)中供电，而180n/182n在低功率域(Vcc/GND)中供电。此外，180p/182p和180n/182n中的晶体管的极性不同，其中P沟道晶体管接近每个功率域(VH和Vcc)中的上部电源，并且其中N沟道晶体管接近每个功率域(Vssh和GND)中的下部电源。尽管如此，除了控制信号的逻辑状态(例如，<A>)将在各自中反转(未示出)外，图7A中的180p/182p的组合与图7B中的180n/182n的组合基本上操作相同。因此，在这些图中为晶体管提供了类似的元件标号，并且为了简单起见，主要参考图7B讨论了两者。

图7B示出了主DAC 180n，其由幅度总线<A>中的八个控制信号A8：1直接控制。这些控制信号中的每个被输入到选择晶体管184，选择晶体管184中的每个与并联连接的不同数量的晶体管186串联。参考电流Iref_n由发生器181n产生，并且被提供给晶体管185，晶体管185将其电流镜像到晶体管186中的每个。(众所周知，这种镜像的发生是因为晶体管185和晶体管186的栅极连接到晶体管185的漏极)。并联的晶体管186的数量以二进制方式变化，使得A1控制一个晶体管186的连接；A2控制两个晶体管186的连接；A3控制四个晶体管186的连接，依此类推，其中A8控制128个晶体管186的连接。因为选择晶体管184是N沟道晶体管，所以它们是高态有效的(它们在图7A中的主DAC 180p中将是低态有效的)。因此，例如，如果幅度总线信号<A>＝‘00010101’(即数21的二进制形式)，则控制信号A5、A3和A1被断言，并且(16+4+1)*Iref将被镜像并且在主DAC 180的输出处对总电流21Iref进行求和。实际上，它是镜像的Iref_n，但为了简单起见，这再次可以被称为Iref。

主DAC 180n从分配器182n拉出输出A*Iref，分配器182n转而将A*Iref推送到每个NDAC。具体地，A*Iref被镜像为各自包括串联的晶体管196和晶体管200的一系列分支，其中每个分支将A*Iref推送到其专用NDAC。分配器182n被设计为在A*Iref可以变化的整个范围内(再次，例如，从0到25.5μA)实现良好的线性度。晶体管192和晶体管196形成电流镜，并且具有相同的尺寸。共源共栅晶体管198和200由电压Vcasc控制，并且晶体管192、94、198和201形成反馈回路。

图7A的主DAC 180p类似地操作以将A*Iref推送到其分配器182p，分配器182p转而类似地操作以从PDAC中的每个拉出A*Iref。注意到的是，主DAC 180p包括其自己的发生器181p以生成其自己的参考电流Iref_p。Iref_p发生器181p(图7A)和Iref_n发生器181n(图7B)两者都接收控制信号Trim_p和Trim_n，其允许调整Iref_p和Iref_n的幅度。如前所述，Iref_p和Iref_n的幅度基本相同(100nA)。然而，优选的是具有经由Trim_p和Trim_n稍微调整这些幅度的灵活性，以确保组合180p/182p和180n/182n的经放大的输出A*Iref相等；它们可能不会被赋予ASIC 160制造中固有的非理想性。尽管可以在任何时间处调整参考电流生成，但优选的是在制造期间调整Iref_p和Iref_n。例如，可以在制造期间从主DAC 180p和主DAC 180n测量A*Iref，并且可以调整Trim_p和Trim_n，直到来自每个的A*Iref的幅度相等为止。此后，Trim_p和Trim_n可以被存储在非易失性寄存器(未示出)中，使得发生器181p和181n可以以适当的幅度输出Iref_p和Iref_n。

图7C示出了主DAC 180p和180n的可替代电路。这些示例包括逻辑电路188，其将八个<A>位转换为256个不同的控制信号a0至a255。逻辑电路188有时被称为“温度计解码器”，其将断言等于输入值‘A’的多个输出。再次假设幅度总线信号<A>＝‘00010101’(21)，则控制信号a21：1将被断言，其中所有其他控制信号a255：22保持未被断言。控制信号a255：1各自被发送到选择晶体管184，选择晶体管184中的每个仅与单个电流镜晶体管186串联。因此，每个控制信号‘a’的断言在主DAC 180p和180n的输出处镜像并对Iref的增量进行求和，并且因此a21：1的断言再次在输出处呈现21Iref。

主DAC 180和分配器182将位于ASIC 160上的离散位置。相比之下，PDAC/NDAC对中的每个将处于ASIC 160上的不同位置处，诸如通常接近被连接到电极节点E1’61a的ASIC芯片的接合焊盘(61)。这意味着主DAC 180/分配器182与每个PDAC/NDAC对之间的距离将变化。尽管如此，因为每个PDAC和NDAC是电流控制的(而不是电压控制的)-即由A*Iref控制-所以这种距离的差异被减轻。如果PDAC和NDAC是电压控制的(例如主DAC 180或分配器182输出A*Vref)，则不同的距离将跨将分配器182连接到PDAC和NDAC中的每个的导电迹线工作不同的电压降。这些不同的电压降将意味着每个PDAC和NDAC都不会精确地接收A*Iref，这将影响由每个PDAC和NDAC输出的电流幅度的精度。因为PDAC和NDAC通过A*Iref而电流控制的，所以这种不同的传输距离和电压降具有显著较小的关注度。相反，每个PDAC和NDAC将正好接收A*Iref，以允许PDAC和NDAC输出具有适当幅度的电流，该幅度不根据其到主DAC180/分配器182的距离而变化。对PDAC和NDAC的这种电流控制简化了DAC电路172在ASIC160上的布局。

再次参考图5，示出了百分比总线<X>，如下面进一步解释的，其对于在电极之间分配或“引导(steer)”电流是有用的。每个PDAC和NDAC接收其自己的百分比总线：因此，PDAC1接收<Xp1>、NDAC1接收<Xn1>、PDAC2接收<Xp2>、NDAC2接收<Xn2>等。如下面将进一步解释的，百分比总线<Xpi>指定每个PDACi必须向其相关联的电极节点Ei’提供的总阳极电流‘A’的百分比(从0-100％)。百分比总线<Xni>指定每个NDACi必须从其相关联的电极节点Ei’吸收的总阴极电流‘A’的百分比。实际上，各种百分比总线<X>解释了如何在电极之间共享总阳极电流和总阴极电流‘A’。

这将参考图6中所示的脉冲来进一步解释。如前所述，在每个示例中，幅度‘A’由幅度总线<A>设置为2mA。对于左边的脉冲，其中电极E3被选择为唯一的阳极并且电极E4被选择为唯一的阴极，这些电极将分别接收总阳极电流和总阴极电流的‘X’＝100％。因此，百分比总线<Xp3>将对与电极E3相关联的PDAC3指示100％，并且百分比总线<Xn4>将对与电极E3相关联的NDAC4指示100％。

对于右边的脉冲，其具有多个阳极和阴极电极，百分比总线指示相关联的PDAC或NDAC应当输出的总阳极或阴极电流‘A’＝2mA的百分比。因此，为了在阳极电极E3处形成幅度为+1.6mA的脉冲，百分比总线<Xp3>将对PDAC3指示80％，这将转而在E3处提供2.0mA的80％(或+1.6mA)的电流。百分比总线<Xp5>被设置为20％，意味着剩余的阳极电流(2mA的20％，或+0.4mA)从PDAC5提供给阳极电极E5。类似地，为了在阴极电极E4和E6处形成-1.2mA和-0.8mA的脉冲，总阴极电流‘A’＝2.0mA被共享60％和40％，并且因此<Xn4>＝60％被发送到NDAC4并且<Xn6>＝40％被发送到NDAC6。实际上，百分比总线信号<Xpi>被用于选择一个或多个电极作为阳极并且指定相对于‘A’的各自必须提供的百分比，而百分比总线信号<Xni>被用于选择一个或多个电极作为阴极并且指定相对于‘A’的各自必须吸收的百分比。

返回到图5，示出了分辨率控制信号K。每个PDAC和NDAC优选地接收其自己的分辨率控制信号：因此，PDAC1接收Kp1、NDAC1接收Kn1、PDAC2接收Kp2、NDAC2接收Kn2等。如下面将进一步解释的，分辨率控制信号指定每个PDAC或NDAC的百分比(X)可以调整的量。通过预览，并且仅在一个示例中，分辨率控制信号K将规定其相关联的PDAC或NDAC的百分比‘X’(并且因此的其输出到其电极节点61a的电流)是否将在高分辨率模式中以1％的增量可变(即‘X’＝1％、2％、3％等)或者在低分辨率模式中以4％的增量可变(即‘X’＝4％、8％、12％等)。

图8A示出了刺激电路170内的脉冲定义电路(PDC)，其输出已经引入的控制信号<A>、<Xpi>、<Xni>、Kpi和Kni。PDC经由这些控制信号规定了在给定时间点处将由DAC电路172发出的刺激。向PDC提供数据的是各种定时通道(TC)，其中示出了四个，但可以使用不同的数字。众所周知，定时通道包括用于定义刺激的装置，并且可以与在不同定时通道中定义和提供的刺激同时运行。图8B示出了可以在定时通道TC1-TC3中同时运行的不同刺激脉冲的示例。每个定时通道包含由微控制器块150经由总线92根据要在该定时通道中运行的指定刺激程序来填充数据的寄存器。

如下面进一步讨论的，PDC操作来断言控制信号以形成在定时通道TC1-TC3中指定的脉冲，并且可以另外地采取各种动作来解决各种定时通道中的脉冲在时间上重叠的冲突。PDC可以在任何定时通道不提供刺激时的时间处(诸如在时间t1处)将幅度总线<A>设置为‘A’＝0，并且也可以在这些时间处将所有<Xpi>和<Xni>设置为0。

在时间t2处，仅发出TC2中的脉冲。因此，PDC将根据该定时通道所需的总阳极幅度和总阴极幅度设置<A>，即‘A’＝2mA，并且将另外地针对PDAC3(<Xp3>＝100％>)和NDAC4(<Xn4>＝100％)断言百分比总线控制信号以分别在电极E3和E4处形成指定的阳极和阴极电流。注意到的是，脉冲的持续时间(D)和频率通常由PDC通过在适当的时间处发出百分比总线和幅度来设置。

在时间t3处，TC1和TC2中的脉冲重叠。因此，在该示例中，PDC将需要提供足以在两个定时通道中形成脉冲的总阳极幅度和总阴极幅度。因为TC1中的脉冲需要3mA并且TC2中的脉冲需要2mA，所以总共需要5mA。然而，这两个定时通道中的脉冲都不需要总共5mA的幅度，这意味着PDC还必须调整百分比总线以确保形成适当幅度的脉冲。换句话说，PDC可以调整百分比总线<Xi>，基于此，它们可以以其他方式不存在重叠。因此，因为TC1中的脉冲需要3mA的幅度，并且因为在时间t3处所需的总电流在所有定时通道中都是5mA，所以PDC将向TC1中涉及的PDAC和NDAC电路提供60％的百分比总线信号(即，3mA/5mA)。换句话说，电极E1处的PDAC1的<Xp1>信号等于60％，并且电极E2处的NDAC2的<Xn2>信号等于60％。类似地，PDC将向TC2中涉及的PDAC和NDAC电路提供40％的百分比总线信号(即，2mA/5mA)。换句话说，电极E3处的PDAC3的<Xp3>信号等于40％，并且电极E4处的NDAC4的<Xn4>信号等于60％。

PDC还可以处理公用电极可以一次由多于一个定时通道激活的可能性。时间t0示出了这种冲突：和在时间t0处重叠的定时通道中的脉冲一样，电极E2在定时通道TC1和TC3两者中都是有效的。此外，注意到的是，电极E2同时被指定为TC1中的阴极(-3mA)和TC3中的阳极(+2mA)。

当出现这种冲突时，PDC可以采取不同的动作。例如，PDC可以简单地应用仲裁规则以防止定时通道中的脉冲在时间上重叠，例如，通过在TC2中发出脉冲；然后在TC2中的脉冲完成后，在TC3中发出脉冲；并且然后在TC3中的脉冲完成后，在TC1中发出脉冲。这种仲裁将解决E2必须同时充当阴极和阳极的冲突。参见例如美国专利申请公开2013/0184794(讨论不同定时通道中的刺激脉冲的仲裁)。

可替选地，PDC可以将公用电极E2处所需电流进行求和以确定此时该电极处所需的净电流，并且必要时设置<A>和百分比总线以形成定时通道中的所有指定脉冲。例如，在时间t0处，PDC可以致使E2处的电流等于-3mA+2mA＝-1mA。在时间t0处，在其他电极处所需的电流是E1＝+3mA、E3＝+2mA、E4＝-2mA、E5＝+2mA以及E6＝-4mA。因此，在t0处所需的总阳极电流和总阴极电流(当包括E2＝-1mA时)为‘A’＝7mA，所以PDC将幅度总线<A>设置为该值。

然后，PDC可以根据来自各种定时通道的该求和出的幅度来调整百分比总线。例如，因为‘A’被设置为7mA，所以电极E1的PDAC1将被设置为<Xp1>＝(3/7)*100％，或总阳极电流的约43％，以在TC1中电极E1处创建指定的+3mA的脉冲。PDC已确定出公用电极E2应在时间t0处通过求和来接收-1mA，并且因此电极E2处的NDAC2将被设置为<Xn2>＝(1/7)*100％，或总阴极电流的约14％。电极E3的PDAC3将被设置为<Xp3>＝(2/7)×100％，或总阳极电流的约29％；电极E4的NDAC4将被设置为<Xn4>＝(2/7)*100％，或总阴极电流的约29％；电极E5的PDAC5将被设置为<Xp5>＝(2/7)*100％，或总阳极电流的约29％；并且电极E6的NDAC6将被设置为<Xn6>＝(4/7)*100％，或总阴极电流的约59％。注意到的是，尽管进行了这些调整，但经由<Xpi>和<Xni>的PDC将致使总阳极电流和总阴极电流‘A’＝7mA的100％在时间t0处发出。

PDC还可以被配置为不对公用电极E2处的所需电流进行求和，以基本上忽略存在于该公用电极处的冲突。因此，PDC在时间t0处可以简单地允许NDAC2按TC1所需发出-3mA；并且允许PDAC2按TC3所需发出+2mA。注意到的是，这浪费了IPG 10功率及其电池14，因为2mA的电流将在ASIC 160内从PDAC2到NDAC2被内部地短路而没有有用的效果；剩余的-1mA将从组织从NDAC2吸收。但是，因为这种公用电极冲突应当在时间上相对较少，所以这种低效率是可容忍的。如果PDC以这种方式解决冲突，则将意味着在t0处所需的总阳极电流和总阴极电流为‘A’＝9mA，因此PDC将幅度总线<A>设置为该值。

再次，PDC将相应地调整百分比总线信号。这被示出在图8B的底部。具体地，电极E1的PDAC1被设置为<Xp1>＝(3/9)×100％，或总阳极电流的约33％；电极E2的PDAC2被设置为<Xp2>＝(2/9)*100％，或总阳极电流的约22％；电极E2的NDAC2被设置为<Xn2>＝(3/9)*100％，或总阴极电流的约33％；电极E3的PDAC3将被设置为<Xp3>＝(2/9)×100％，或总阳极电流的约22％；电极E4的NDAC4将被设置为<Xp4>＝(2/9)*100％，或总阴极电流的约22％；电极E5的PDAC5将被设置为<Xp5>＝(2/9)*100％，或总阳极电流的约22％；并且电极E6的NDAC6将被设置为<Xn6>＝(4/9)*100％，或总阴极电流的约44％。再次，在该示例中，PDC将致使总阳极电流和总阴极电流‘A’＝9mA的100％在时间t0处发出。

在美国专利申请公开2018/0071513中详细公开了关于用于填充PDC的软件和硬件的细节。

图9A和图9B分别示出了用于向其电极节点(E1’)提供电流(+I1)的PDAC中的一个(PDAC1)的电路，以及用于从该电极节点吸收电流(-I1)的NDAC中的一个(NDAC1)的电路。如图9A和图9B的比较所示，PDAC和NDAC的电路是对称的，但PDAC在高功率域(VH/Vssh)中供电，而NDAC在低功率域供电(Vcc/GND))。此外，PDAC和NDAC中的晶体管的极性是不同的，并且因此PDAC接收到的控制信号(例如，<C>)将与NDAC接收到的那些控制信号相反。尽管如此，图9A中的PDAC与图9B中的NDAC基本上操作相同。因此，在这些图中为晶体管提供了类似的元件标号，并且为了简单起见，主要参考图9B讨论了两者。

图9B中的NDAC1在节点260处接收由分配器182n推送给它的电流A*Iref(图7B)。该电流通过始终导通的虚拟晶体管(dummy transistor)251到达电阻晶体管252。电阻晶体管252具有宽度W1，并且可以被形成为通过将多个晶体管并联布线在一起来实现该宽度W1，但这未示出。电阻晶体管252的栅极在节点256处被连接到多个分支晶体管254的栅极，分支晶体管254中的每个的宽度W2优选地宽于电阻晶体管252中使用的W1。再次，每个分支晶体管可以包括并联布线的多个晶体管。在所示出的示例中，存在100个分支晶体管254，分支晶体管254中的每个被连接到由控制信号Cn1控制的开关258。也可以使用不同数量的分支。注意到的是，电阻晶体管252和分支晶体管254不以电流镜配置耦合(栅极节点256未被耦合到晶体管252的漏极)。然而，如下面进一步解释的，A*Iref仍然被复制到分支晶体管254中的每个中，优选地具有一些放大。开关258的另一侧被连接到节点262。

在优选示例中，分支晶体管254(W2)中的每个相对于电阻晶体管252(W1)定尺寸以设置它们之间的电阻差，使得电阻晶体管252的电阻比每个分支晶体管254多W2/W1倍。NDAC1中还包括运算放大器(运放)250和264。运算放大器250在其输入中的一个处接收节点260，并且在其其他输入处接收参考电压Vref。Vref可以由任何数量的众所周知的电压发生器电路(未示出)生成，诸如与温度无关的带隙电压发生器。运算放大器250的输出被连接到节点256，节点256被连接到电阻晶体管252和分支晶体管254的栅极以使它们导通。通过电阻晶体管252和虚拟晶体管251的反馈，运算放大器250将迫使其输入(节点260)与其另一输入(Vref)相匹配。因此，节点260被保持为Vref。

节点260被输入到输出级183n1，其包括运算放大器264和输出晶体管266。具体地，节点260被输入到运算放大器264，运算放大器264转而控制输出晶体管266以允许电流经由电极输出路径流到电极节点E1’。到运算放大器264的另一输入，节点262，被连接到输出晶体管266的与电极节点相对的一侧。通过输出晶体管266的反馈，运算放大器264将迫使节点262与输入节点260相匹配。因此，正如节点260被保持在Vref处一样，节点262也被保持在Vref处。

开关258允许基于开关控制信号<Cn1>的状态将电流提供给电极节点。随后解释量化所提供的电流的值，但是现在可以假设的是每个分支晶体管254提供单个“单位”的电流。例如，假设期望的是从电极节点E1’吸收三个单位的电流。(再次，NDAC1在图9B中被示出，但是PDAC中的一个(参见图9A)将向电极节点提供单位电流)。这可以通过断言控制信号<Cn1>中的任何三个(诸如Cn1_1、Cn1_2和Cn1_3)来完成。这闭合与这些控制信号相关联的开关258_1、258_2和258_3，并且允许L＝3个分支晶体管254_1、254_2、254_3各自从E1’吸收单位电流。因此，总之，从电极节点E1’吸收三个单位的电流，并且因此从电极E1吸收三个单位的电流。

每个分支提供的电流量解释如下。假设虚拟晶体管251的电阻与由电阻晶体管252提供的电阻相比可忽略不计的时刻，跨电阻晶体管252(从其漏极到其源极)的节点260处的Vref有效地下降。电流A*Iref流过电阻晶体管252，并且因此，电阻晶体管252的电阻等于Vref/(A*Iref)。注意到的是，运算放大器250将节点256设置为使电阻晶体管252达到该电阻所必须的电压。

正如电阻晶体管252一样，跨分支晶体管254的电压降被保持为Vref。记住的是，节点262被保持在Vref处，并且因此跨选择出的开关258和有效分支晶体管254的串联连接降低。然而，类似于虚设晶体管251与电阻晶体管252的关系，跨开关258的电阻相比于分支晶体管254的电阻可忽略不计。作为结果，节点262处的Vref有效地从分支晶体管254的漏极下降到源极。注意到的是，虚拟晶体管251的宽度(x*W1)可以以一个比例相对于开关258(x*W2)的宽度来定尺寸，该比例与电阻晶体管252(W1)相对于分支晶体管254(W2)的比例相同。这有助于确保跨分支晶体管254的Vds降等于跨电阻晶体管252的Vds降，其再次非常接近Vref(一旦考虑到虚拟晶体管251和开关258的电阻，可能比Vref小约100mV)。

因为电阻晶体管252的电阻是Vref/(A*Iref)，并且因为分支晶体管254的电阻比其小W2/W1，所以分支晶体管254中的每个的电阻将是(Vref*W1)/(W2*A*IREF)。因此，可以通过将跨每个分支晶体管254的电压(Vref)除以其计算出的电阻，而计算通过选择出的分支晶体管254(Ib)中的每个的电流，并且因此Ib＝(A*Iref*W2)/W1。因为W2优选地大于W1，所以注意到的是主DAC 180提供的电流(A*Iref)在选择出的分支中的每个中被放大了W2/W1倍。然后在节点262处对在L个(例如，3个)有效分支中的每个中形成的电流Ib进行求和，并且通过输出晶体管262，以在电极节点E1’处提供总的吸收电流I1＝(L*A*Iref*)W2)/W1。

示例性值有助于理解NDAC1的操作，以及它产生的各种电流的大小。如前所述，在一个示例中，取决于由幅度总线<A>设置的‘A’的值，并且假设‘A’的最大值为255，主DAC180可以而输出100nA、200nA、300nA、......、25.5μA的电流A*Iref。假设分支晶体管254的宽度W2是电阻晶体管252的宽度W1的10倍(即，W2/W1＝10)。每个分支晶体管254将通过该比率放大A*Iref电流，并且因此能够提供Ib＝1μA、2μA、3μA、......、255μA的电流(再次取决于‘A’)。如果假设的是选择了所有分支(L＝100)，则NDAC1可以产生I1＝0.1mA、0.2mA、0.3mA、...、25.5mA的经求和的值。

应当注意到的是，参考电流(Iref)、可以被主DAC 180放大参考电流的最大量(A)、电阻晶体管252和分支晶体管254的相对宽度(W1和W2)或更一般地它们的相对电阻、以及最大分支数(L)都可以以不同的设计进行调整。此外，W2/W1可以等于1，并且因此每个分支可以简单地再现A*Iref(即，Ib＝A*Iref)，其仍然可以被认为是每个分支中的A*Iref的放大。可替选地，W2/W1甚至可以小于1，意味着Ib将小于A*Iref，其再次可以被认为是放大。

软件限制还可以操作以约束ASIC 160在任何给定时间处可以提供给电极的总电流量。例如，如所描述的每个PDAC和NDAC可以从其电极提供或吸收25.5mA，这意味着在17个电极IPG10(E1-E16，加上Ec)中IPG可以提供或吸收总共17*25.5mA＝433.5mA。如此大量的电流可能是不切实际的：顺从电压VH可能无法产生这种电流，或者IPG电池14上的漏电流可能过于极端。如此大量的电流也可能简单地是不安全的。因此，在任何给定时间处的总提供或吸收的电流可以被软件限制为更实际和更安全的值(诸如25.5mA)，即使这种总值低于PDAC和NDAC一起能够产生的值也是如此。这种限制可以在IPG 10中的软件中(在微控制器块150中)采用，或者在用于对IPG进行编程的外部控制器中，即作为约束临床医师编程器或手持患者编程器的软件中的刺激设置的限制。

图9A示出了PDAC中的一个(PDAC1)的示例。如本领域技术人员将理解的，PDAC1的电路在很大程度上从图9B中所示出的NDAC1的电路“反转”而来，并且鉴于其极性差异而具有预期的差异。例如，PDAC1的电流产生部分被耦合到顺从电压VH而不是接地，因此允许PDAC1向电极节点E1’提供电流，允许电极E1作为阳极操作(正电流)。注意到的是，PDAC使用的参考电压包括VH-Vref。该参考电压将改变，这是因为如背景技术中所解释的，VH改变以保持PDAC和NDAC在功率高效水平处操作。后面结合图13A-14D讨论了由顺从电压VH的变异性引起的进一步影响。

回顾一下，通过控制来自主DAC 180的‘A’的大小，并且通过控制开关控制信号<Ci>从DAC增加或移除有效分支，来设置PDACi或NDACi提供给其相关联的电极节点Ei’的电流的大小。控制信号<Ci>由被PDC发送到每个PDACi和NDACi的百分比总线<Xpi>或<Xni>以及分辨率控制信号Kpi或Kni生成(图8A)。用于将<Xni>和Kni转换为<Cni>的逻辑电路270被示出在图10A中。逻辑电路270特别地针对NDAC1(207n1)示出，但是每个PDAC和NDAC将具有类似的电路270。每个PDAC和NDAC的逻辑电路270可以被认为是该PDAC或NDAC的部分。

图10A包括逻辑电路272(优选地为温度计解码器)，其接收NDAC1的百分比总线<Xn1>，被示出为7位Xn1_7：1。温度计解码器272将断言多个中间信号<Yn1>，被示出为100位Yn1_100：1。然后将这些中间信号<Yn1>输入到多路复用器级276，该多路复用器级276包括多个不同的多路复用器274，其输出由NDAC1接收并在前面描述(图9B)的开关控制信号Cn1_100：1。注意到的是，多路复用器274由分辨率控制信号Kn1控制，所述分辨率控制信号Kn1通过查看而设置每个PDAC或NDAC的百分比‘X’可以被调整的量。具体地，Kn1控制NDAC1的百分比‘X’是在高分辨率模式中以1％的增量可变，还是在低分辨率模式中以4％的增量可变。

首先描述在高分辨率模式中的操作，并且使用其中NDAC1将接收总阴极幅度‘A’的72％的示例。(尽管未示出，但是一些其他一个或多个电极的一个或多个NDAC将负责产生总阴极电流的剩余的28％)。在高分辨率模式中，针对NDAC1的分辨率控制Kn1将被设置为‘0’。此外，知道了针对NDAC1期望高分辨率模式，PDC将NDAC1的百分比信号<Xn1>设置为72的二进制形式(或‘1001000’)的期望百分比。(<Xn1>需要7位来编码1到100的百分比)。温度计解码器272将依次断言中间控制信号Yn1_72：1(‘1’)，并且不断言所有其他输出Yn1_100-73(‘0’)。

中间信号<Yn1>被传递到多路复用器级276。注意到的是，最低有效的25位Yn1_25：1被简单地传递为最低有效的25个开关控制信号位Cn1_25：1。因此，对于‘X’＝72％，将断言所有Cn1_25：1。当Kn1＝‘0’时，多路复用器274还将不同组的中间控制信号Yn1传递到它们对应的开关控制信号，即，Cn1_50：26被设置为Yn1_50：26、Cn1_75：51被设置为Yn1_75：51并且Cn1_100：76被设置为Yn1_100：76。因此，对于‘X’＝72％，多路复用器274将断言Cn1_72：26，并且不断言Cn1_100：73。

在低分辨率模式中，针对NDAC1的分辨率控制Kn1将设置为‘1’。此外，知道了针对NDAC1期望低分辨率模式，PDC将期望的百分比除以4，即72/4＝18。然后，PDC将NDAC1的百分比信号<Xn1>设置为18的二进制形式或‘xx10010’。(因为在低分辨率模式中需要100/4＝25的最大值，所以只需要<Xn1>的7位中的5位；实际上，最高有效位Xn1_7和Xn1_6变为“不关心”值)。温度计解码器272将依次断言中间控制信号Yn1_18：1(‘1’)，并且不断言所有其他输出Yn1_100-19(‘0’)。

中间信号<Yn1>被传递到多路复用器级276。再次，最低有效的25位Yn1_25：1被简单地传递为最低有效的25个开关控制信号位Cn1_25：1。因此，在低分辨率模式中，对于‘X’＝72％，将断言所有Cn1_18：1，并且Cn_25：19将未被断言。因为Kn1＝‘1’，所以多路复用器274将这些相同的最低有效的25位Yn1_25：1传递给开关控制信号的剩余组。因此，Cn1_50：26、Cn1_75：51和Cn1_100：76都被设置为Yn1_25：1。因此，对于‘X’＝72％，多路复用器274将断言Cn1_18：1、Cn1_43：26、Cn1_68：51和Cn1_93：76，并且不断言Cn1_25：19、Cn1_50：44、Cn1_75：69和Cn1_100：94。

在高分辨率模式或低分辨率模式中，DAC产生的电流是相同的，但在DAC中导通的特定分支可能不同。这在图10B中针对通用NDAC示出，但PDAC将类似。图10B的顶部示出了一个简单的情况，其中‘X’＝4％。示出了高分辨率模式和低分辨率模式，其中NDAC中的有效分支被虚线包围。通过图10A的逻辑电路270的操作，在高分辨率模式中，中间信号Y4：1将被断言，意味着开关控制信号C4：1将同样将被断言，因此导通NDAC中的前四个分支。然而，在低分辨率模式中，仅中间信号Y1将被断言。多路复用器级276的操作因此将断言C1、C26、C51和C76。因此，NDAC(PDAC)的四个(不同的)分支被导通。因为针对每个分辨率都导通了四个分支，所以NDAC(PDAC)在任一情况下都会吸收(提供)相同的电流量-即总阴极(阳极)幅度‘A’的4％。

分辨率模式影响在DAC中百分比‘X’可以如何递增或递减，这受到逻辑电路270在每个模式中可以导通的分支数量的约束。假设例如在图10B中‘X’从4％递增。如果PDC指定所讨论的DAC在高分辨率模式中操作，则递增‘X’意味着X现在将等于5％，因为‘X’可以以1％的步长递增。以这种方式递增‘X’，并且通过逻辑电路270的操作，将断言中间信号Y5：1，并且因此开关控制信号C5：1，因此导通DAC的前五个分支，并且从DAC产生‘A’的5％，如在图10B的底部处所示。相比之下，如果PDC指定所讨论的DAC在低分辨率模式中操作，则递增‘X’意味着X现在将等于8％，因为‘X’将以4％的步长递增。以这种方式递增‘X’，并且通过逻辑电路270的操作，将断言中间信号Y2：1，并且因此开关控制信号C1、C2、C26、C27、C51、C52、C76和C77将被断言，导通DAC的八个分支，并且从DAC产生‘A’的8％。

实际上，在所描绘的示例中，在高分辨率模式中，DAC的分支中的每个在’X’递增/递减时一次一个地、并且在DAC中按照物理顺序被断言/未被断言。在高分辨率模式中，逻辑电路270实际上将开关控制信号Ci、C(i+25)、C(i+50)和C(i+75)系在一起，因此仅允许4个分支的组(在物理上不同的位置)被选择。然而，应当注意，选择哪个物理分支将取决于DAC的布局。例如，如果开关控制信号C100：1没有如所示出的示例中那样被发送到DAC中的顺序地物理分支，则将选择不同的物理分支以有助于DAC产生的电流。

应当注意，可以扩展改进的DAC电路172以允许百分比‘X’以多于两个的分辨率改变。例如，图10C示出了允许在高分辨率模式中(以1％百分比的增量)、中等分辨率模式(以2％的增量)和低分辨率模式(以4％的增量)调整百分比‘X’的修改。在该修改中，分辨率控制信号包括总线<Kn1>，其能够指示高分辨率模式中(当<Kn1>＝‘00’＝0时)、中等分辨率模式中(当<Kn1>＝‘01’＝1时)以及低分辨率模式中(当<Kn1>＝‘10’＝2时)的操作。逻辑电路270包括第一多路复用器级276，其本质上类似于先前描述的多路复用器级，除了其在中等分辨率模式中不被启用之外。仅在中等分辨率模式中(当<Kn1>＝1时)启用第二多路复用器级277。在这种模式中，PDC将采取期望的百分比(72％)，将其除以二(36)，并且在百分比控制信号<Xn1>上断言该值的二进制形式，即‘x100100’。温度计解码器272(图10A)将断言中间信号Y36：1，第二多路复用器级277中的多路复用器278将中间信号Y36：1传递到C36：1和C86：51两者。实际上，然后在中等分辨率模式中，DAC分支将一次被断言两个(C1和C51、C2和C52等)，因此提供要由DAC输出的幅度‘A’的2％增量。这只是其中多分辨率模式可以被实施的一个示例，并且其他示例是可能的。

如这点所示，优选的是，每个PDAC和NDAC被提供其自己的分辨率控制信号(即Kp1、Kn1、Kp2、Kn2等)，因此允许每个PDAC和NDAC的独立分辨率控制。然而，在其他示例中，单个分辨率控制信号K可以被用于控制所有PDAC和NDAC的分辨率。可替选地，可以将单个分辨率信号提供给专用于特定电极的每个PDAC/NDAC对-例如，Kp1和Kn1可以包括单个控制信号K1。

如上所述，百分比总线<X>提供了在不同电极之间“引导”电流的便利方式。引导涉及在两个或更多个电极之间移动阳极电流的一些部分，或者在两个或更多个电极之间移动阴极电流的一些部分。图11A中示出了电流引导的示例，其涉及使用电极E1作为阳极，并且使用电极E2和电极E3作为阴极(在第一脉冲相位94a期间)。在该示例中，以逐渐的增量引导阴极电流(-10mA)从E2到E3：最初，整个阴极电流被放置在E2上，但最终在引导结束时，整个阴极电流被放置在E3上。在引导过程中示出了中间设置，其中电极E2和电极E3处的阴极电流大致相等(-5.2mA和-4.8mA)。在该示例中，从E1发出的阳极电流保持恒定(+10mA)，但是在更复杂的示例中，阳极电流也可以被引导到不同的电极和从不同的电极引导。

以小增量在电极之间引导电流是期望的使用模型，特别是在将IPG 10装配到特定患者期间。这是因为最初可能不知道应选择哪些电极用于刺激以减轻患者的症状(例如疼痛)。在电极之间逐渐移动电流以确定哪些电极应当有效于提供治疗以及以什么比例，对患者来说可能更舒适并且更不危险。例如，如果在图11A的示例中所有阴极电流瞬间从E2移动到E3(从初始设置到最终设置)，则效果可能对患者不和谐。以逐渐的增量移动电流降低了这种风险，并且允许更精细地调整治疗，因为提供的电流可以被一个或多个选择出的阳极电极共享，并且吸收的电流可以被一个或多个选择出的阴极电极共享。参见更详细地讨论该问题的USP 7,890,182。以所示出的方式移动电流可以由与患者的IPG 10进行通信的运行IPG控制软件的临床医师编程器来执行。可替选地，还可以由患者使用可手持的外部控制器在电极之间移动电流。可替选地，电流可以由IPG 10即由微控制器块150或PDC自动移动(参见图8A)。

图11B和图11C示出了可以如何使用DAC电路172分别在高分辨率模式和低分辨率模式中实现引导图11A的电极E2和电极E3之间的电流。在这两种情况下，幅度总线<A>设置10mA的值‘A’-所需的总阳极电流和总阴极电流。注意到的是，百分比总线<Xp1>＝100％，这是因为所有阳极电流将由与电极E1相关联的PDAC1提供。总线<Xn1>＝0％，这是因为E1不充当阴极，并且因此NDAC1将是无效的。同样，总线<Xp2>和<Xp3>＝0％，这是因为电极E2和电极E3不充当阳极，并且因此PDAC2和PDAC3将是无效的。最后，所有其他百分比总线(<Xp4>、<Xn4>、<Xp5>、<Xn5>、......、<Xp16>、<Xn16>、<Xpc>、Xnc>)被设置为0％，这是因为电极E4-E16和Ec未被选择用于刺激，并且因此它们的PDAC和NDAC是无效的。

图11B示出了高分辨率模式中的引导。因此，电极E2和电极E3的NDAC-Kn2和Kn3-的分辨率控制信号被设置为‘0’，并且PDC将发出以1％的增量的从0到100的百分比信号<Xn2>和<Xn3>(使用全部位Xn_7：1)。每个1％调整发生在连续时间t0、t1、t2、...、t100处，可以再次使用临床医师编程器或患者外部控制器进行这些调整，并且将这些调整无线传输到IPG10。在时间t0处，PDC将<Xn2>设置为100％，并且因此逻辑电路270(图10A)将断言NDAC2中的所有100个分支(Cn2_100：1被断言)，并且因此电极E2输出‘A’的100％(-10mA)；PDC将<Xn3>设置为0％，并且因此在NDAC3中没有分支被断言(Cn3_100：1未被断言)，并且因此电极E3输出‘A’的0％(0mA)。在时间t1处，其中‘A’的1％增量被从E2移动到E3，PDC将<Xn2>设置为99％，并且NDAC2中的99个分支被断言(Cn2_99：1)，并且因此电极E2输出‘A’的99％(-9.9mA)；PDC将<Xn3>设置为1％，并且因此NDAC3中的一个分支被断言(Cn3_1)，并且因此电极E3输出‘A’的1％(-0.1mA)。这继续如图11B所示，直到在时间t100处，PDC将<Xn2>设置为0％，并且因此NDAC2中没有分支被断言(Cn2_100：1未被断言)，并且因此电极E2输出‘A’的0％(0mA)；PDC将<Xn3>设置为100％，并且因此所有分支在NDAC3中被断言(Cn3_100：1被断言)，并且因此电极E3输出‘A’的100％(-10mA)。此时，已经将所有阴极电流从电极E2引导到电极E3。

图11C示出了低分辨率模式中的引导。因此，电极E2和电极E3的NDAC-Kn2和Kn3-的分辨率控制信号设置为‘1’，并且PDC将发出以4％的增量的从0到25(0％到100％)的百分比信号<Xn2>和<Xn3>(仅使用位Xn_5：1)。每个4％的调整发生在连续时间t0、t1、t2、...、t25处；注意到的是，因为图11C中的分辨率低于图11B中的分辨率，所以将阴极电流从电极E2完全引导到电极E3需要更少的时间(t100对t25)。在时间t0处，PDC将<Xn2>设置为25(100％)，并且因此逻辑电路270(图10A)将断言NDAC2中的所有100个分支(Cn2_100：1被断言)，并且因此电极E2输出‘A’的100％(-10mA)；PDC将<Xn3>设置为0％，并且因此在NDAC3中没有分支被断言(Cn3_100：1未被断言)，并且因此电极E3输出‘A’的0％(0mA)。在时间t1处，其中‘A’的4％增量被从E2移动到E3，PDC将<Xn2>设置为24(96％)，并且NDAC2中的96个分支被断言(Cn2_99：76、74：51、49：26、24：1)，并且因此电极E2输出‘A’的96％(-9.6mA)；PDC将<Xn3>设置为1(4％)，并且因此NDAC3中的四个分支被断言(Cn3_76、51、26、1)，并且因此电极E3输出‘A’的4％(-0.1mA)。这继续如图11C所示，直到在时间t25处，PDC将<Xn2>设置为0％，并且因此NDAC2中没有分支被断言(Cn2_100：1未被断言)，并且因此电极E2输出‘A’的0％(0mA)；PDC将<Xn3>设置为25(100％)，并且因此所有分支在NDAC3中被断言(Cn3_100：1被断言)，并且因此电极E3输出‘A’的100％(-10mA)。此时，已经将所有阴极电流从电极E2引导到电极E3。

图12A-12F示出了DAC电路172的可替代方案，其中多个PDAC/NDAC对专用于并且能够在特定电极处提供电流。在图12A所示的示例中，存在专用于每个电极节点Ei’的两个PDAC(PDACia、PDACib)和两个NDAC(NDACia、NDACib)。尽管不是严格必要的，但在所描绘的示例中，每对专用于在给定定时通道内提供电流。因此，PDACia/NDACia在定时通道TCa中向/从电极Ei提供/吸收电流，而PDACib/NDACib在定时通道TCb中向/从电极Ei提供/吸收电流。给定电极处的PDAC和给定电极处的NDAC可以是相同的；例如，它们可能具有如前面描述的相同数量的分支。可替选地，给定电极处的PDAC和给定电极处的NDAC可以不同；例如，它们可以具有不同数量的分支，并且因此提供不同分辨率的电流，如随后所解释的。在优选示例中，DAC电路172在每个电极处包括四个PDAC/NDAC对，其中每对根据其自己的定时通道(例如，TCa、TCb、TCc和TCd)提供电流，但为简单起见，这未在图12A-12F中示出。

图12A中的DAC电路172还包括以每个定时通道操作的主DAC和分配器。例如，主DAC180a和分配器182a以定时通道TCa操作，而主DAC 180b和分配器182b以定时通道TCb操作。每个主DAC 180接收幅度总线，该幅度总线设置相关定时通道中的刺激脉冲的总阳极电流和总阴极电流。因此，主DAC 180a接收幅度总线<Aa>，其针对定时通道TCa中的脉冲设置‘Aa’的总幅度，而主DAC 180b接收幅度总线<Ab>，其针对定时通道TCb中的脉冲设置‘Ab’的总幅度。如前所述，每个主DAC输出参考电流的放大版本，其中其相关联的分配器将该经放大的电流提供给与该定时通道相关联的PDAC和NDAC。因此，主DAC 180a输出经放大的电流Aa*Iref，其中分配器182a将这些电流提供给在定时通道TCa内操作的PDAC1a、NDAC1a、PDAC2a、NDAC2a等。(再次，如前所述，取决于它们是被发送到PDAC还是被发送到NDAC，经放大的电流具有不同的极性)。同样，主DAC 180b输出经放大的电流Ab*Iref，其中分配器182b将这些电流提供给在定时通道TCb内操作的PDAC1b、NDAC1b、PDAC2b、NDAC2b等。

如图12A所示，给定电极节点Ei’处的PDAC中的每个优选地共享相同的输出电路183pi，并且该电极处的NDAC中的每个优选地共享相同的输出电路183ni。这将关于图12D和12E更详细地示出。此外，应当注意的是，如前所述，每个PDAC和NDAC优选地具有与其相关联的逻辑电路270(图10A)，但为简单起见，这未在图12A中示出。

在定时通道TCa中操作的PDAC和NDAC中的每个接收百分比总线控制信号<Xpia>和<Xnia>，其规定电极Ei将接收的总阳极电流和总阴极电流‘Aa’的百分比。在定时通道TCa中操作的PDAC和NDAC中的每个还接收至少一个分辨率控制信号Kpia和Knia。如前所述，这些分辨率控制信号允许定时通道TCa中的PDAC和NDAC在高分辨率模式或低分辨率模式中操作，因此允许这些PDAC或NDAC输出的‘Aa’的百分比以例如1％或4％的增量变化。在定时通道TCb中操作的PDAC和NDAC中的每个还接收百分比总线控制信号<Xpib>和<Xnib>，其规定电极Ei将接收的总阳极电流和总阴极电流‘Ab’的百分比。然而，在该示例中，在定时通道TCb中操作的PDAC和NDAC不接收分辨率控制信号。这意味着这些PDAC和NDAC的分辨率被设置并且不可调整。在优选示例中，定时通道TCb中的PDAC和NDAC被设置为低分辨率模式，并且因此这些PDAC或NDAC可以输出的‘Ab’的百分比被设置为例如4％的增量。然而，分辨率控制信号也可以被用在定时通道TCb中。

图12B总结了在图12A的示例中被发送到PDAC和NDAC的各种控制信号。在示例中，存在专用于定时通道中的每个的不同的脉冲定义电路(PDC)。因此，PDCa提供在TCa中形成刺激脉冲所必需的信号，包括幅度总线<Aa>、百分比控制信号<X>和分辨率控制信号K。PDCb提供在TCb中形成刺激脉冲所需的信号，包括幅度总线<Ab>和百分比控制信号<X>，但是再次地在该示例中，TCb中没有分辨率控制信号K。如所示出的那样，TCa的数据经由总线92从微控制器块150接收，并且被存储在定时通道寄存器中以供PDCa使用。TCb的数据被类似地接收并且存储在不同的定时通道寄存器中以供PDCb使用。然后注意到的是，PDC在它们各自的定时通道中形成脉冲，而不考虑由其他定时通道中的其他PDC形成的脉冲。因此，在该示例中，并且与图8A中使用的单个PDC相比，PDC不考虑它们是否可能是不同的定时通道中的重叠脉冲，或者在任何给定时间处电极是否可能被多于一个定时通道共用。(然而，微控制器块150仍然可以考虑这种重叠和冲突)。

定时通道的独立性被示出在图12C中，其示出了先前在图8B中示出的相同脉冲。在时间t1处，定时通道TCa、TCb或TCc都没有发出脉冲，并且因此幅度‘Aa’、‘Ab’和‘Ac’可以被设置为0；在这些时间处，所有定时通道中的所有百分比总线信号<X>也可以被设置为0。

在时间t2处，仅在定时通道TCb中发出脉冲。因此，PDCb设置‘Ab’＝2，<Xp3b>＝100％，并且<Xn4b>＝100％，这致使PDAC3b发出+2mA并且NDAC4b发出-2mA，以在阳极电极E3和阴极电极E4处形成期望的脉冲。所有其他幅度(‘Aa’、‘Ac’)以及它们对应的百分比总线控制信号(<X>)都被设置为0。

在时间t3处，在两个定时通道TCa和TCb中均发出脉冲。然而，因为这些定时通道是独立的，所以不需要考虑每个中的相对幅度‘Aa’和‘Ab’，或者鉴于重叠以其他方式来调整百分比控制信号。因此，PDCa设置‘Aa’＝3，<Xp1a>＝100％，并且<Xn2a>＝100％，这致使PDAC1b发出+3mA并且NDAC2b发出-3mA，以在阳极电极E1和阴极电极E2处形成期望的脉冲(由TCa指定)。PDCb发送与时间t2期间相同的控制信号，以在电极E3和E4处形成脉冲。

时间t0示出了所有定时通道TCa、TCb和TCc中的脉冲之间的更广泛的重叠，但是再次PDC和定时通道的独立性使得此时的电流定义更加直接，并且图12C示出了此时由PDCa、PDCb和PDCc发出的信号。在该示例中，由电极E2同时被指定为阳极(在TCc中)和阴极(在TCa中)两者而呈现的冲突导致了ASIC内部从PDAC2c到NDAC2a的短路电流(即2mA)，类似于先前曾所讨论的(图8B)。

图12D示出了PDAC1a和PDAC1b，而图12E类似地示出了NDAC1a和NDAC1b，其服务电极节点E1’。如前所述，这些电路是对称的，并且讨论了图12E的NDAC。

NDAC1a基本上与前面描述的NDAC1(图9B)相同，并且具有由开关控制信号Cn1_100a：1a控制的100个分支。这些开关控制信号使用逻辑电路270n1a从百分比控制信号<Xn1a>生成，逻辑电路270n1a类似于先前所示的逻辑电路270n1(图10A)。逻辑电路270n1a可以再次基于分辨率控制信号Kn1a改变开关控制信号的生成，因此允许NDAC1a以1％(高分辨率)或4％(低分辨率)的增量引导电流。注意到的是，NDAC1a从主DAC 180a和分配器182a接收经放大的参考电流Aa*Iref(图12A)。

相比之下，NDAC1b从主DAC180b和分配器182b接收经放大的参考电流Ab*Iref。NDAC1b在该示例中在结构上也是不同的，因为它仅具有由开关控制信号Cn1_25b：1b控制的25个分支。如先前提及的，NDAC1b(实际上在定时通道TCb中操作的所有PDAC和NDAC)没有可调整的分辨率，其中每个以4％(低分辨率)的增量引导电流。作为结果，服务NDAC1b的逻辑电路270n1b将不同于逻辑电路270n1a，并且不会接收分辨率控制信号。图12E中提供了逻辑电路270n1b的简单图示，其基本上仅包括前面讨论的温度计解码器272，其直接生成开关控制信号<Cn1b>。注意，在该示例中，仅需要五个百分比控制信号Xn1b_5：1来表示NDAC1b必须产生的4％增量(即，从0到25，或从0％到100％)。类似于针对在低分辨率模式中的操作先前所解释的(例如，图10A)，注意到的是，PDCb将期望的百分比除以4并且在百分比控制信号Xn1b_5：1上发出该值的二进制形式。

NDAC1b的另一差异涉及分支中的每个提供给Ab*Iref的放大。在NDAC1b中注意到的是，分支晶体管254所制成的宽度W3与NDAC1a中的分支晶体管254的宽度W2不同。(两个NDAC中的电阻晶体管252的宽度可以保持相同为W1)。更具体地，在所示示例中，W2/W1＝10，W3/W1＝40。这意味着NDAC1b中每个选择出的分支提供的电流比NDAC1a中每个选择出的分支提供的电流大四倍(假设‘Aa’＝‘Ab’)。然后注意到的是，NDAC1a和NDAC1b各自能够向电极E1提供相同的最大电流(例如，-25.5mA)：NDAC1b的分支承载了四倍于NDAC1a中的电流但只有分支数量的四分之一。

图12E示出了与在每个电极处使用两个NDAC相关的其他细节。首先，NDAC共享公用输出级183n1-运算放大器264和输出晶体管266-其中每个(节点262)中的分支的顶部被连接到晶体管的底部。因此，NDAC1a或NDAC1b中的任何选择出的分支中的电流将在该节点262处求和并呈现给电极节点E1’。另外不同的是参考电压Vref的分布，其被直接提供给每个NDAC中的运算放大器250，并且提供给输出级183n1中的运算放大器264。

一般来说，如果IPG 10被编程为仅在单个定时通道中提供脉冲，则优选的是微控制器块150将这种脉冲指派给定时通道TCa。这是因为TCa-凭借PDACia和NDACia及其大量分支-具有取决于分辨率控制信号Kpia和Knia的值而提供高分辨率和低分辨率的电流的能力。因此，如果必要或期望，这允许临床医生或患者以较小的增量调整电极处的电流。

如果IPG 10被编程为在多于一个定时通道中提供脉冲，则微控制器块150可以考虑所需的电流，并且将脉冲指派给适当的定时通道，并且因此指派给适当的PDAC和NDAC。这例如在图12F中示出，其示出了在两个定时通道中发出的脉冲。顶部的脉冲仅包括一个阳极和一个阴极，并且因此将接收总阳极电流和总阴极电流的100％(‘Ab’＝2.4)。这可以由专用于定时通道TCb的低分辨率模式PDAC和NDAC生成，并且因此微控制器块150可以将这些脉冲指派给该定时通道。相比之下，底部的脉冲具有(在时间t0处)两个阴极电极E1和E2，每个阴极电极提供50％。由于TCb中的低分辨率的25个分支PDAC和NDAC只能以4％的增量分割总电流(‘Aa’＝3.4mA)，因此无法实现50％/50％的分割(最多只能实现48％/52％的分割)。因此，微控制器块150将优选地将这些脉冲指派给定时通道TCa，其可以在高分辨率模式中产生50％/50％的分割。

图12F还示出了在两个定时通道TCa和TCb中发出的在时间t0在电极处提供期望电流所必需的控制信号。在定时通道TCb中设置‘Ab’＝2.4mA的总阳极幅度和总阴极幅度。此外，将E1设置为阴极的每个电极的TCb百分比总线<Xn1b>以及将E2设置为阳极的<Xp2b>被设置为100％。如前所述，PDCb将该期望的百分比除以4(100％/4)，并且因此在百分比控制信号上发出25的二进制信号。这致使NDAC1b(Cn1_25b：1b)中的所有25个分支和PDAC2b(Cp2_25b：1b)中的所有25个分支被断言。注意到的是，TCb中不需要或提供分辨率控制信号。

在定时通道TCa中设置‘Aa’＝3.4mA的总阳极幅度和总阴极幅度，并且在针对牵连的DAC-NDAC1a、NDAC2a和(可能)PDAC3a(Kn1a、Kn2a、Kp3a)-的定时通道TCa中的分辨率控制信号被设置为‘0’以使这些DAC在高分辨率模式中操作。此外，定时通道TCa中的阴极电极的百分比总线(E1的<Xn1a>和E2的<Xn2a>)被设置为50％。定时通道TCa中的阳极电极百分比总线(E3的<Xp3a>)被设置为100％。这致使NDAC1a中的50个分支(Cn1_50a：1a)、NDAC2a中的50个分支(Cn2_50a：1a)以及PDAC3a中的所有100个分支(Cp3_100a：1a)被断言。

通过查看图12E中的NDAC1a和NDAC1b，可以更好地理解在时间t0处电极E1处(例如)的影响。因为NDAC1b中的所有25个分支都被导通，所以这些分支贡献‘Ab’＝2.4mA的100％，其在节点262处吸收-2.4mA。因为NDAC1a中有50个分支导通，所以这些分支贡献‘Aa’＝3.4mA的50％，其在节点262处吸收-1.7mA。总和效果在于电极E1在时间t0处从电极E1吸收-2.4mA+-1.7mA＝-4.1mA。

如前所述，每个电极处的PDAC/NDAC对(例如，PDACia/NDACia；PDACib/NDACib等)都可以被构建为相同，并且在这点上，这些对中的每一对都可以被构建为具有较高数量的分支(例如，NDAC1a)，其中分辨率是可控制的。然而，由于针对每个电极处的每个PDAC和NDAC生成100个开关控制信号<C>所需的开销(以及分辨率控制信号的开销)，这增加了芯片上信令的复杂性。相比之下，在具有较少数量的分支(例如，NDAC1b)的电极处使用设置的较低分辨率的PDAC和NDAC降低了这种复杂性。在电极处具有两种类型的PDAC和NDAC(例如，NDAC1a和NDAC1b)可以是合理的权衡，这是因为这允许至少一个定时通道具有高分辨率电流调整和引导(例如，NDAC1a)、以及可以以较低分辨率调整能力运行的其他较简单的定时通道(NDAC1b等)。在优选示例中，每个电极可以包括四个PDAC/NDAC对，其中一对包括具有在第一定时通道(例如，TCa)中运行的大量分支(例如，PDAC1a/NDAC1a)的高分辨率DAC，并且三对包括具有在三个其他定时通道(例如，TCb、TCc和TCd)中运行的较小量的分支(例如，PDAC1b/NDAC1b、PDAC1c/NDAC1c、PDAC1c/NDAC1c)的低分辨率DAC。

在进一步的修改中，可以设置所有PDAC和NDAC的分辨率，因此完全避免了需要分辨率控制信号(K)。在这种情况下，给定PDAC或NDAC的分辨率可以简单地通过它具有的分支数来设置：例如，100个分支将提供1％的分辨率、50个分支将提供2％的分辨率、25个分支将提供4％的分辨率等。尽管不是严格必要的，但可取的是根据手头的分辨率改变每个分支放大参考电流(A*Iref)的量，使得每个PDAC或NDAC可以提供相同的最大电流量。例如，如果使用100个分支，则每个分支可以将A*Iref放大10(通过如前所述调整W2/W1)；如果使用50个分支，则每个分支可以将A*Iref放大20；如果使用25个分支，则每个分支可以将A*Iref放大40，等等。

在另一替代方案中，可以将多于一个PDAC、NDAC或PDAC/NDAC对指派给单个定时通道。例如，PDAC1a/NDAC1a和PDAC1b/NDAC1b可以被指派给TCa并由PDCa控制；PDAC1c/NDAC1c和PDAC1d/NDAC1d可以被指派给TCb并由PDCb等控制，等等。这种指派可以是永久性的，或者将特定DAC指派给定时通道是可以是可调整的，使得PDAC1a/NDAC1a和PDAC1b/NDAC1b可以在一个时间处被指派给TCa，或者其中在另一时间处，PDAC1a/NDAC1a被指派给TCa并且PDAC1b/NDAC1b被指派给TCb。

如前所述，改进的DAC电路172可以包括限定高功率域(VH/Vssh)和低功率域(Vcc/GND)的不同电源电压(顺从电压VH、Vssh、Vcc、地)。低功率域Vcc/GND更直接，这是因为Vcc和地可能不会改变，并且因为Vcc可以由IPG10中的电池14(图1C)的电压生成(参见图13B的204)。相比之下，顺从电压VH可以变化。在背景技术中简要解释了顺从电压VH的变化，并且进一步关于图13A进行了详细说明。通过患者组织的电阻Rt可能不是已知的或可能随时间改变，并且因此响应于刺激电流I(Vrt＝I*Rt)的跨组织下降的电压也可能改变。测量跨有效PDAC(Vp)和有效NDAC电路(Vn)的电压降可以帮助确定组织的电压降和电阻，并且因此确定是否应当增加或减少顺从电压VH。因此，在图13A中，产生顺从电压VH的顺从电压发生器块76(图4B)接收测量出的PDAC电压降Vp和NDAC电压降Vn，并且相应地调整顺从电压VH。

此外，顺从电压VH可以被设置为相对较大的电压，诸如6至15伏。较高的电压要求通常要求PDAC和NDAC由特殊的高电压晶体管形成。与更标准、更小的逻辑晶体管相比，这种高电压晶体管通常更大并且制造更复杂，这是因为它们被设计为当接收其栅极处的高电压(即，Vg＝0至VH)时以及当接受其漏极和源极之间的高电压(即Vds＝0到VH)时起作用。即使通常不需要顺从电压来在其最大电压(例如，15V)处操作，传统上也已经构建DAC电路晶体管以承受高电压的可能性，这使ASIC的设计复杂化。

有益的是提供在DAC电路172中的低功率域和高功率域中操作的电路，这是因为这可以使得DAC电路172中的许多晶体管能够由更标准的、更小的逻辑晶体管制成，其通常以其他方式用于在ASIC 160中形成逻辑门。例如，并且优选地，如果在高功率域中将Vssh设置为比VH低3.3伏，则可以在这种高功率域电路中使用低电压晶体管，只要对这种晶体管的任何控制信号也在该域中被偏置即可。同样地，并且优选地，如果在低功率域中将Vcc设置为比地高3.3伏，则可以在这种低功率域电路中使用低电压晶体管，再次地只要对这种晶体管的任何控制信号也在该域中被偏置即可。

图13B示出了分别用于生成电压Vssh和Vcc的发生器电路202、204。这些发生器202、204两者都包括线性电压调整器，并且包括运算放大器206，其控制传输晶体管210来设置Vssh和Vcc。由于对这些电路在美国专利申请公开2018/0071520中进行了公开和讨论，因此这里不再进一步讨论它们。但注意到的是，即使VH可以如先前所描述的那样变化，Vssh发生器202的输出也总是(在该示例中)比VH低3.3V，如由电阻器R和电流源208设置的。还注意到的是，Vcc也可以被用于为IPG 10中的其他电路供电，诸如ASIC 160中包括的各种功能块(图4B)。

如前所述，特定功率域中的晶体管优选地根据该域进行偏置。这在图14A中示出，其示出了ASIC 160的单片基板215的截面视图。低功率域和高功率域中的电路包括低电压N沟道(Nch)晶体管和低电压P沟道(Pch)晶体管。例如，高功率域中的N沟道晶体管包括分配器182p中的晶体管192-200(图7A)，以及PDAC中的运算放大器250或264中的任何N沟道晶体管(图9A)。高功率域中的P沟道晶体管包括主DAC 180p中的晶体管184-186(图7A)、PDAC中的运算放大器250或264中的任何P沟道晶体管(图9A)、以及PDAC中的虚拟晶体管251、电阻晶体管252和分支晶体管254与开关晶体管258(图9A)。低功率域中的N沟道晶体管包括主DAC 180n中的晶体管184-186(图7B)、NDAC中的运算放大器250或264中的任何N沟道晶体管(图9B)、以及NDAC中的虚拟晶体管251、电阻晶体管252和分支晶体管254与开关晶体管258(图9B)。低功率域中的P沟道晶体管包括分配器182n中的晶体管192-200(图7B)，以及NDAC中的运算放大器250或264中的任何P沟道晶体管(图9B)。

如图14A所示，低功率域晶体管基本上形成为CMOS技术中常见的，其中N沟道晶体管被构建在接地的P型基板215中，并且P沟道晶体管被构建在被偏置为Vcc＝3.3V的N阱216中。换句话说，低功率域晶体管被偏置到Vcc/地低功率域。高功率域晶体管被偏置到VH/Vssh高功率域。因此，高电压N阱220被形成在P型基板215中，并且被偏置为顺从电压VH。该高电压N阱220可以更深并且显着地分级，使得它可以保持高顺从电压VH(其可以高达15伏)而不会损坏接地基板215。P沟道晶体管被构建在高电压N阱220中。P阱221被形成在N阱220中，其中N沟道晶体管可以被构建。

如下面进一步解释的，呈现给功率域中的晶体管的逻辑电平(例如，控制信号)也根据每个功率域被偏置。因此，低功率域中的逻辑‘0’(0L)等于地，而逻辑‘1’(1L)等于Vcc＝3.3V。高功率域中的逻辑‘0’(0H)等于Vssh，而逻辑‘1’(1H)等于VH-Vssh。因此，低功率域和高功率域晶体管中的电压降将不会超过例如3.3伏，并且因此可以使用低电压晶体管。(在DAC电路172的设计中可能保证的唯一高电压晶体管是用于将电流传递到选择出的电极节点61a的输出晶体管266(图9A，9B)，以及用于形成运算放大器264的晶体管。像这样，运算放大器264也可以接收高电压功率(VH)，但该细节未在图中示出)。

下面讨论被发送到DAC电路172中的各种晶体管的控制信号怎样被参考适当的功率域。如前所述，控制信号最终从一个或多个脉冲定义电路(PDC)发出。如图14B所示，因为PDC由Vcc和地供电，所以NDAC控制信号(<Xni>、Kni)、PDAC控制信号(<Xpi>、Kpi)和幅度总线<A>被发出为具有低功率域逻辑状态(即0L、1L)。

如已经讨论过的，NDAC控制信号(<Xni>、Kni)和PDAC控制信号(<Xpi>、Kpi)被发送到逻辑电路270ni和270pi，以用于将这些信号转换为NDAC和PDAC的开关控制信号<Cni>和<Cpi>(例如，图10A)。因为逻辑电路270ni和270pi也在较低功率域中被偏置，所以开关控制信号<Cni>和<Cpi>也被发出为具有低功率域逻辑状态0L和1L。

因为NDAC也在低功率域中被偏置，所以NDAC可以直接接收由逻辑电路270ni发出的开关控制信号<Cni>。相比之下，PDAC在高功率域中操作，并且因此，去往PDAC的每个<Cpi>控制信号被发送到电平升降器230以增加信号的电压，如图14B所示。电平升降器230的电路被详细示出在图14C中。因为在美国公开专利申请2018/0071520中公开和讨论了电平升降器230的操作，所以这里不再进一步详细讨论。简而言之，<Cpi>中的每个单独数据位(DL，其可以包括0L或1L)被呈现给电平升降器230，其操作以将该数据位的电压从低功率域电压升高到高功率域电压(DH，其可以包括0H或1H)，因此与DAC被偏置到的高功率域相匹配。注意到的是，电平升降器可以提供真(DH)和互补(DH*)输出。优选地使用互补输出<Cpi*>，因为这些将使PDAC中的P通道开关258(图9A)具有正确的逻辑状态。

(电平升降器230中的晶体管240和242接收信号清除(clr)和预设(pst)，这在ASIC160的初始供电时是有用的，因为电平升降器230中的锁存器244可以供电到与输入DL不一致的不确定状态。因此，在上电到锁存器244匹配电流输入值DL的前提条件之后，这些信号clr或pst中的一个可以被断言。例如，如果DL＝0L，则可以断言clr；如果DL＝1L，则可以断言pst)。

由PDC在低功率域(0L，1L)中发出的幅度总线<A>中的位可以被直接发送到MDAC180n，因为它们与MDAC 180n及其分配器182n被偏置到的低功率域相匹配。相比之下，MDAC180p及其分配器182p包含在高功率域中偏置的晶体管，并且因此必须使用电平升降器230将幅度信号<A>移位到高功率域(0H，1H)。再次，互补输出<A*>优选地被用在电平升降器230输出处，因为这些输出将使MDAC 180p中的P通道开关184(图7A)具有正确的逻辑状态。

注意到的是，即使顺从电压VH可能随时间改变，高功率域晶体管也可以使用低电压晶体管。如Vssh发生器202的操作规定的，如果VH改变，则Vssh也将改变(图14B)，所述Vssh发生器202在高功率域中始终保持VH和Vssh之间的3.3V差值。如果VH和Vssh改变，则PDAC中的高功率域晶体管的偏置也将改变(图14A)，并且呈现给那些晶体管的逻辑状态(0H、1H)的电压也将改变(图14C的电平升降器230的每个操作)。这在图14D中示出，其示出了当顺从电压VH随时间变化时，Vssh也变化，并且由电平升降器230产生的逻辑状态0H、1H的电压也是如此。此外，尽管VH和Vssh的变化，但在两个逻辑状态之间也保持恒定差(例如3.3V)。图14D还示出了低功率域(Vcc，地)的电源以及该低功率域(0L，1L)中的逻辑状态的电压，其也保持恒定差(再次例如3.3V)。

尽管在可植入脉冲发生器的情况下公开，但应当注意的是，改进的刺激电路170和DAC电路172也可以被实施在诸如外部试验刺激器(ETS)的非可植入脉冲发生器中。参见例如USP 9,259,574(描述ETS)。

因为定义正电流或负电流可以是常规问题，所以阳极电流不一定是正的(或诸如从所公开的PDAC提供给组织)并且阴极电流不一定是负的(或诸如从所公开的NDAC从组织吸收)，如已经针对这一点所描述的那样。相反，阳极电流也可以被认为是负的(从组织吸收，诸如可以由所公开的NDAC产生)，并且阴极电流可以被认为是正的(被提供给组织，诸如可以由所公开的PDAC产生)。于是，重要的是阳极和阴极电流具有相反的极性。

Claims (18)

1.一种脉冲发生器，包括：

多个电极节点，每个电极节点被配置为被耦合到对应的电极，所述对应的电极被配置为接触患者的组织；以及

多个第一数模转换器(DAC)，其中第一DAC中的每个DAC专用于所述电极节点中的不同的一个电极节点，并且被配置为接收第一电流，所述第一电流具有指示出要在所述电极节点处产生的总阳极电流幅度的大小，其中所述第一DAC中的每个DAC被配置为将所述第一电流的第一放大版本作为阳极刺激电流仅提供给其专用电极节点；

其中每个第一DAC由多个第一控制信号控制，并且其中所述第一控制信号指示出每个第一DAC将产生作为其专用电极节点处的阳极刺激电流的所述总阳极电流幅度的百分比。

2.根据权利要求1所述的脉冲发生器，其中，所述电极节点处的阳极刺激电流的总和等于所述总阳极电流幅度。

3.根据权利要求1所述的脉冲发生器，还包括：

多个第二DAC，其中所述第二DAC中的每个DAC专用于所述电极节点中的不同的一个电极节点，并且被配置为接收第二电流，所述第二电流具有指示出要在所述电极节点处产生的总阴极电流幅度的幅度，其中所述第二DAC中的每个DAC被配置为将所述第二电流的第二放大版本作为阴极刺激电流仅提供给其专用电极节点，

其中每个第二DAC由多个第二控制信号控制，其中所述第二控制信号指示出每个第二DAC将产生作为其专用电极节点处的阴极刺激电流的所述总阴极电流幅度的百分比。

4.根据权利要求3所述的脉冲发生器，其中，所述阳极刺激电流要么被提供给患者组织要么从患者组织吸收，并且其中所述阴极刺激电流是被提供给患者组织或者从患者组织吸收这二者中的另一个。

5.根据权利要求3所述的脉冲发生器，其中，所述第一电流和所述第二电流的大小相等但极性相反。

6.根据权利要求3所述的脉冲发生器，其中，所述电极节点处的所述阴极刺激电流的总和等于所述总阴极电流幅度。

7.根据权利要求3所述的脉冲发生器，其中，专用于相同电极节点的所述第一DAC和所述第二DAC的输出在该相同电极节点处被连接在一起，并且其中每个电极节点被配置为经由隔直流电容器耦合到其对应的电极。

8.根据权利要求1所述的脉冲发生器，其中，每个第一DAC包括多个分支，所述多个分支各自包括串联连接的第二电阻和选择晶体管，其各自接收所述第一控制信号之一，其中每个分支在被其第一控制信号选择时产生所述第一电流的第二放大版本。

9.根据权利要求8所述的脉冲发生器，其中，每个第一DAC中的所述多个分支被连接在第二节点和参考电位之间，其中来自每个选择出的分支的所述第一电流的第二放大版本在所述第二节点处求和以设置所述第一电流的第一放大版本。

10.根据权利要求9所述的脉冲发生器，其中，每个第一DAC还包括第一电阻，所述第一电阻被配置为在第一节点处接收所述第一电流，其中参考电压跨所述第一电阻下降。

11.根据权利要求10所述的脉冲发生器，其中，所述参考电压跨所述多个分支中的所述第二电阻中的每个下降。

12.根据权利要求11所述的脉冲发生器，其中，所述第一电阻和所述第二电阻包括晶体管，并且其中所述晶体管的栅极被连接。

13.根据权利要求10所述的脉冲发生器，其中，每个第一DAC包括输出级，所述输出级包括由运算放大器控制的晶体管，其中所述第一节点和所述第二节点包括到所述运算放大器的输入。

14.根据权利要求1所述的脉冲发生器，还包括多个逻辑电路，其中每个逻辑电路被配置为针对不同的相关联的第一DAC生成所述第一控制信号。

15.根据权利要求14所述的脉冲发生器，其中，每个逻辑电路接收百分比总线，所述百分比总线指示出其相关联的第一DAC将产生作为其专用电极节点处的阳极刺激电流的所述总阳极电流幅度的百分比。

16.根据权利要求14所述的脉冲发生器，其中，每个逻辑电路接收至少一个分辨率控制信号，所述分辨率控制信号被配置为设置分辨率，所述第一控制信号能够通过所述分辨率而调整每个第一DAC将产生作为其专用电极节点处的阳极刺激电流的所述总阳极电流幅度的百分比。

17.根据权利要求1所述的脉冲发生器，还包括至少一个可植入引线，其中所述电极位于所述引线上。

18.根据权利要求1所述的脉冲发生器，还包括导电壳体，其中所述多个电极中的一个电极包括所述导电壳体。

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