CN109478139A - 用于共享存储器中的访问同步的装置、方法和系统 - Google Patents

用于共享存储器中的访问同步的装置、方法和系统 Download PDF

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Abstract

描述了涉及共享存储器中的访问同步的系统、方法和装置。在一个实施例中，处理器包括：解码器，用于将指令解码为经解码的指令；以及执行单元，用于执行经解码的指令以：接收将被跟踪的存储器地址的第一输入操作数以及对该存储器地址的所允许的存储器访问的序列的第二输入操作数；以及引起阻止违反对存储器地址的所允许的存储器访问的序列的存储器访问。在一个实施例中，与执行单元分开的电路将用于存储器访问请求的存储器地址与跟踪表中的一个或多个存储器地址比较，并且当访问的类型违反对用于存储器访问请求的存储器地址的对应的所允许的存储器访问的序列时阻止针对存储器访问请求的存储器访问。

Description

用于共享存储器中的访问同步的装置、方法和系统
相关申请的交叉引用
本申请要求2016年8月13日提交的、名称为“Scalable Processor Architecturefor Neural Networks(用于神经网络的可缩放处理器架构)”的印度临时专利申请第201641027751号的权益，该申请通过引用整体结合于此。
技术领域
本公开总体上涉及电子学，更具体地，本公开的实施例涉及用于共享存储器中的访问同步的装置、方法和系统。
背景技术
处理器或处理器集合执行来自指令集(例如，指令集架构(ISA))的指令。指令集是计算机架构的关于编程的部分，并且一般包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置以及外部输入和输出(I/O)。应当注意，术语“指令”在本文中可以指宏指令或指微指令，该宏指令例如，提供给处理器供执行的指令，该微指令例如，由处理器的解码器解码宏指令所产生的指令。
附图说明
在所附附图中以示例方式而非限制方式图示本公开，在附图中，类似的附图标记指示类似的要素，其中：
图1图示根据本公开的实施例的耦合至存储器的多核硬件处理器。
图2图示根据本公开的实施例的存储器访问序列。
图3图示根据本公开的实施例的存储器访问序列。
图4图示根据本公开的实施例的存储器访问序列。
图5图示根据本公开的实施例的用于解码并执行MEMTRACK(存储器跟踪)指令的硬件处理器。
图6图示根据本公开的实施例的用于共享存储器中的访问同步的访问同步电路。
图7图示根据本公开的实施例的存储器访问序列。
图8图示根据本公开的实施例的流程图。
图9A是图示根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图。
图9B是图示根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。
图10A是图示根据本公开的实施例的用于图9A和图9B中的通用向量友好指令格式的字段的框图。
图10B是图示根据本公开的一个实施例的构成完整操作码字段的图10A中的专用向量友好指令格式的字段的框图。
图10C是图示根据本公开的一个实施例的构成寄存器索引字段的图10A中的专用向量友好指令格式的字段的框图。
图10D是图示根据本公开的一个实施例的构成扩充操作字段950的图10A中的专用向量友好指令格式的字段的框图。
图11是根据本公开的一个实施例的寄存器架构的框图。
图12A是图示根据本公开的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图。
图12B是图示根据本公开的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性寄存器重命名的乱序发布/执行架构核两者的框图。
图13A是根据本公开的实施例的单个处理器核以及其到管芯上互连网络的连接以及它的第2级(L2)高速缓存的本地子集的框图。
图13B是根据本公开的实施例的图13A中的处理器核的部分的展开图。
图14是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图。
图15是根据本公开的一个实施例的系统的框图。
图16是根据本公开的实施例的更具体的示例性系统的框图。
图17所示的是根据本公开的实施例的第二更具体的示例性系统的框图。
图18示出的是根据本公开的实施例的芯片上系统(SoC)的框图。
图19是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。
具体实施方式
在以下描述中，陈述了众多特定细节。然而，应当理解，可不通过这些具体细节来实践本公开的实施例。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。
说明书中提到“一个实施例”、“实施例”、“示例实施例”等指示所描述的实施例可包括特定的特征、结构或特性，但是，每一个实施例可以不一定包括该特定的特征、结构或特性。此外，此类短语不一定是指同一个实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。
(例如，具有一个或多个核的)处理器可以执行指令(例如，指令线程)以对数据操作，从而例如执行算术、逻辑或其他功能。例如，软件可请求操作，并且硬件处理器(例如，该硬件处理器的一个或多个核)可响应于该请求而执行该操作。在一个实施例中，处理器包括多个处理元件(例如，核)，并且耦合至(例如，管芯外的)存储器。
图1图示根据本公开的实施例的耦合至存储器110的多核硬件处理器100。硬件处理器可具有任意多个核(或其他处理元件)，例如，1个至N个核，其中，N是任何正整数。核各自都可访问(例如，读取和/或写入)存储器110，例如，存储器可包括可由多个核(或其他处理元件)访问的元件(例如，可寻址元件)。在一个实施例中，可寻址元件具有高速缓存行的尺寸。作为示例，核1和核3两者都可尝试访问存储器110的行7。
本文中的某些实施例提供共享存储器中的访问同步。本文中的某些实施例提供用于(例如，用于多核/众核)共享存储器系统的低开销同步机制，所述共享存储器系统例如是执行其数据流为静态的程序或程序段的那些共享存储器系统。本文中的某些实施例增加架构支持的功率效率和/或应用性能以实现硬件中的一个或多个同步方案。
例如，数据流程序可被表示为有向图，在该有向图中，边缘表示多维数组，节点表示作用于进入的数据结构的计算。本文中的某些实施例提供多个应用领域中的访问同步，这些应用领域诸如但不限于机器学习、深度学习、多媒体、计算机视觉和基于数据流的并行编程范式(例如，及其算法)。例如，当数据流程序(例如，神经网络的(多个)算法)在多核/众核平台上被并行化时，图结构可包括(例如，施加)计算之间的数据依赖关系。附加于或替代于其他同步操作(例如，指令或操作，诸如但不限于锁和屏障(例如，围栏))可使用本文中的某些实施例以确保正确的功能。本文中的某些实施例在其中数据流(例如，图)为静态的程序或程序段中减少或消除同步开销。
某些实施例(例如，电路)完全在存储器中执行访问同步，例如，不利用执行单元或其他处理资源。在实施例中，存储器(例如，存储器管理单元(或电路))装备有数据流跟踪器，这些数据流跟踪器提供读取和/或写入访问控制，以便例如防止(例如，存储器地址处的)数据被读取，除非(例如，相应的或全部)产生方已完成更新，并且/或者防止数据在被完全消耗之前被覆写。在(例如，其中数据流图是静态的)一个实施例中，向存储器中的每个位置(或位置范围)的读取和/或写入的序列可在那些访问之前(例如，在编译时)被确定。访问序列可被编码，并且可专用于(例如，存储器)电路，该(例如，存储器)电路随后可通过适当地防止和/或延迟读取/写入而实施序列顺序。在一个实施例中，指令集架构(ISA)被增强以使软件能够指定不同的存储器区域将如何受保护。
在多核/众核系统中，诸如锁和屏障之类的其他同步操作(例如，指令或基元)可用于实施同步的执行。本文中的某些实施例可减少或消除源自那些同步操作的存储器访问设备(例如，核)与存储器之间的(例如，全部)动作。在一个实施例中，总体性能和能量方面的益处取决于应用，例如，在执行期间所面临的每个数据结构和/或竞争的产生方和消费方的数量。
本文中的某些实施例对于基于事务的同步模型是有用的(例如，是互补的)，基于事务的同步模型诸如事务同步扩展(TSX),其实现执行所选择的(例如，关键的)部分时的原子性(例如，提交或回滚操作)。本文中的某些实施例实现存储器访问设备(例如，核)之间的部分排序，使得应用中的数据依赖关系被保留。本文中的某些实施例产生可忽略不计的硬件开销。
本文中的某些实施例提供针对共享存储器多核/众核系统中的同步的新方式和架构支持。本文中的某些实施例利用数据流程序中的计算的静态性质来减轻同步的开销。同步可涉及提供对存储器中的(例如，每个)位置的读取和写入访问控制，以便例如直到存储器位置(例如，地址)完全被更新并准备好被消耗才读取该存储器位置(例如，地址)，并且/或者防止在所有消耗方已根据存储器访问序列使用了该存储器位置处的数据之前覆写该位置。
图2图示根据本公开的实施例的存储器访问序列200。在该实施例中，所期望的访问序列是写入(W)，其后跟随第一读取(R)和第二读取(R)，即，WRR。在访问尝试之前(例如，在编译时)可知晓所期望的访问序列。在图2中，电路用于提供读取访问控制，从而防止在写入完成之前(例如，对存储器210中的被跟踪的存储器地址)读取。
图3图示根据本公开的实施例的存储器访问序列300。在该实施例中，所期望的访问序列是第一读取(R)，其后跟随第二读取(R)，其后跟随写入(W)，即，RRW。在访问尝试之前(例如，在编译时)可知晓所期望的访问序列。在图3中，电路用于提供写入访问控制，从而防止在读取完成之前(例如，向存储器310中的被跟踪的存储器地址)写入。
例如其中应用数据流为静态的本发明的某些实施例阻止违反所允许的(例如，向被跟踪的存储器地址的)存储器访问的序列的存储器访问，例如其中，所允许的存储器访问序列事先(例如，在编译时)被确定。
图4图示根据本公开的实施例的存储器访问序列400。图4中描绘的实施例图示单个产生方(例如，处理器的产生方核)和消耗方(例如，处理器的消耗方核)。在一个实施例中，产生方迭代地将数据数组写入存储器410中的同一位置(“x”)，并且消耗方迭代地读取被写入那个位置的数据。在这种情况下，存储器中的位置将看到交替的读取和写入(WRWR等)。该写入-读取访问序列可在执行前例如由对于存储器的读取和写入请求程序来指定。
本文中的某些实施例提供用于导致共享存储器(例如，存储器位置)中的访问同步的操作(例如，指令或基元)。操作的一个实施例具有以下格式：
MEMTRACK(address,accRegex) (1)
其中MEMTRACK是(例如，单个)操作名称(例如，操作码)，但是操作(例如，指令)名称可以是其他名称。MEMTRACK操作可包括指定将被跟踪的(多个)位置的第一输入“地址”(或地址范围)操作数(例如，目的地寄存器、存储器地址或立即数值)以及将存储器访问序列表示为例如常规表达的第二输入“accRegex”操作数(例如，目的地寄存器、存储器地址或立即数值)。
操作的另一实施例具有以下格式：
MEMTRACK(AddRange,NumUpdates,NumReads) (2)
其中MEMTRACK是(例如，单个)操作名称(例如，操作码)，但是操作(例如，指令)名称可以是其他名称。MEMTRACK操作可包括指定将被跟踪的地址范围(或地址)的第一输入"AddRange"(或地址)操作数(例如，目的地寄存器、存储器地址或立即数值)、指定在地址范围(或地址)被读取之前该地址范围(或地址)将接收的更新(例如，写入)数量的第二输入"NumUpdates"操作数(例如，目的地寄存器、存储器地址或立即数值)、以及指定在地址范围(或地址)可被写入之前对该地址范围(或地址)的读取的数量的第三输入"NumReads"操作数(例如，目的地寄存器、存储器地址或立即数值)。在一个实施例中，MEMTRACK操作(例如，指令)在被执行时将跟踪和/或阻止转移到(例如，与执行或功能单元分开的)访问同步电路。访问同步电路可利用硬件计数器来跟踪对地址范围(或地址)的访问，并且确保访问序列符合规范。在一个实施例中，访问同步电路对不按照所指定顺序到达的请求进行排队，或者如果队列为满，则发送拒绝信号(例如，NACK)。在一个实施例中，对于不按照所指定顺序到达的请求，请求同步电路(i)通过将访问请求插入在存储器队列的末尾处来延迟该访问请求，并且一旦该访问请求进展到头部就进行重试；或者(ii)将拒绝(例如，NACK)信号发送至处理元件，使得例如该处理元件稍后重试该存储器访问。因此，本文中的某些实施例以非常低的开销(例如，在核将同步任务转移到其他电路之后，没有该核的参与)(例如，在程序执行期间)实施同步的存储器访问。
图5图示根据本公开的实施例的用于解码并执行MEMTRACK指令501的硬件处理器500。指令501(例如，单条指令)可由解码单元502解码(例如，解码为微指令和/或微操作)，并且经解码的指令可由执行单元504执行。可在存储器510(例如，管芯上或管芯外的存储器)中访问数据。在某些实施例中，MEMTRACK指令501在被执行时用于阻止违反对被跟踪的地址(或地址范围)的所允许的存储器访问的序列的(例如，任何)存储器访问。在某些实施例中，MEMTRACK指令501在被执行时用于使访问同步电路520阻止违反对被跟踪的地址(或地址范围)的所允许的存储器访问的序列的存储器访问。在一个实施例中，访问同步电路520在存储器510电路中。在一个实施例中，访问同步电路520是存储器管理单元(例如，电路)的部分。
图6图示根据本公开的实施例的用于共享存储器610中的访问同步的访问同步电路600。所描绘的(例如，存储器)电路600包括存储器610、数据流跟踪表602，该数据流跟踪表602用于存储被跟踪的地址以及这些被跟踪的地址的对应的所允许的存储器访问的序列(例如，访问模式)。数据流表602中描绘的所允许的存储器访问的序列采取上文中讨论的第一MEMTRACK操作(例如，指令)的格式，但是可使用其他格式，例如，上文讨论的第二MEMTRACK操作(例如，指令)的格式。在某些实施例中，通过执行一个或多个MEMTRACK操作(例如，指令)来(例如，对于每个地址或地址范围)填充数据流跟踪表602。图6进一步包括阻止电路604，该阻止电路604例如用于执行输入地址与数据流跟踪表602中的条目的比较，并且判定所请求的访问的类型(例如，读取或写入)是否违反对应的所允许的存储器访问序列。在一个实施例中，输入地址来自对存储器610的访问的请求方。在一个实施例中，从访问请求(例如，从具有操作码及这些操作码的相应的访问类型的表)知晓或确定访问类型。阻止电路604可包括用于跟踪每种类型的访问请求和/或所执行的访问的数量的一个或多个计数器。注意，用于数据流跟踪表602中的每个条目的值“n”可以是不同值。
在一个实施例中，阻止电路604包括具有计数器的有限状态机(FSM),这些计数器标识读取或写入访问是否针对被跟踪的地址，并且如果是，则确保该访问符合对应的所允许的存储器访问序列(例如，AccRegex)。在一个实施例中，这通过拒绝违反访问序列的读取和写入来实现。例如，可通过以下方式来禁用读取和写入请求(例如，操作)：(i)通过将请求(例如，操作)插入在存储器队列的末尾处来延迟该请求(例如，操作)以及例如一旦该请求(例如，操作)进展到队列的头部就进行重试；或者(ii)将拒绝信号发送至请求方(例如，核)，使得例如该请求方可在稍后重试该事务。在一个实施例中，表602尺寸设定为例如在给定的存储器块中允许所期望数量的将被同时跟踪的地址。在一个实施例中，多个存储器块中的每个存储器块可包括其自身的表和/或阻止电路。在一个实施例中，所允许的存储器访问的序列(例如，accRegex)字段的宽度和/或FSM的逻辑复杂度确定所支持的存储器访问序列的数量。
在一个实施例中，地址以及这些地址的对应的(例如，由(多个)对应的MEMTRACK操作进行的)所允许的存储器访问序列例如在程序配置阶段期间和/或在核开始这些核的执行线程之前被加载到存储器中的数据流跟踪表。在一个实施例中，随着数据移动通过存储器层次结构的不同层级，该数据的同步状态也被迁移。例如，可在现有的数据(例如，高速缓存)一致性协议之外再来实现此。在某些实施例中，MEMTRACK操作中的地址字段可以引用例如如上文所讨论的地址范围而不是单个位置。在这种情况下，所允许的存储器访问序列(例如，Regex)可顺序地应用于该范围中的每个地址位置。这对于其中属于给定数据结构的所有地址面临同一存储器访问的序列的情况可以是有用的。
在图6中的所描绘的实施例中，阻止电路604可将阻止信号(例如，零)输出到AND(“与”)逻辑门606(例如，电路)。在一个实施例中，阻止电路用于：当正在被请求访问的存储器地址违反针对那个存储器地址的所允许的存储器访问序列时，将零输出到AND逻辑门606，以便例如从AND逻辑门606的输出端输出零。在实施例中，阻止(或不阻止)信号也可被发送到别处，例如，被发送到请求核。在一个实施例中，存储器610包括地址解码器608。访问同步电路600可利用AND逻辑门606的输出来采取或不采取(例如，阻止)动作。
例如，由电路接收的针对地址Z的存储器访问请求可以预期为写入(W)，其后跟随“n”次读取(R)。访问同步电路600可(例如，经由阻止电路604)确定对存储在地址Z处的数据的存储器请求不遵循对应的所允许的存储器访问序列(并且例如从AND逻辑门606输出零)，并且(例如，通过电路不允许数据对于地址Z进入和/或离开存储器610)来阻止。
作为另一示例，由电路接收的针对地址Y的存储器访问请求可以预期为仅是“n”次读取(R)。访问同步电路600可(例如，经由阻止电路604)确定对存储在地址Y处的数据的存储器请求不遵循对应的所允许的存储器访问序列(并且例如从AND逻辑门606输出零)，并且(例如，通过电路不允许数据对于地址Z进入和/或离开存储器610)来阻止。例如，对存储器地址Y的将被阻止的请求可以是任何写入(W)或者是这总共“n”个所允许的读取(例如，访问)之外的多个读取(R)。
在一个实施例中，一旦已完成该模式(例如，已实现该模式n次)，则可删除和/或解除激活表中的对应条目，从而例如制止电路根据那个先前所允许的存储器访问的序列来导致阻止。
本文中的某些实施例可用于其中(例如，仅)所选择的程序段和/或阶段包含静态数据流的程序。例如，在这种情况下，可在不是根据本公开的数据流跟踪的部分中使用其他同步操作(例如，锁和屏障)，例如，可将屏障型基元插入在程序中以标记数据流部分的开头和末尾。
虽然所描述的(例如，利用MEMTRACK操作的)某些实施例允许(例如，任何)任意的存储器访问序列被指定和跟踪，但是在一些实施例中，常见的数据流模式可以是常规的，相应地，指定并跟踪它们的硬件开销可以显著地更小。下文中描述一些此类场景。
在一个实施例中，单个产生方-消耗方场景(例如，如图4中所示)包括迭代地向存储器中的同一位置写入数据并从存储器中的同一位置读取数据的产生方和消耗方。在该实施例中，存储器位置用于经历交替的写入和读取，因此所允许的存储器访问的序列可由(WR)n的序列表示(例如，捕捉)，其中，n是写入(W)后跟读取(R)的子序列将发生的次数。在一个实施例中，电路用于通过将那个存储器位置与在每次访问时被切换的单个位的字段相关联来实施该序列。因此，除非位字段分别为0和1，否则可阻止读取和写入(例如，将读取和写入排队，或拒绝读取和写入)。
当存在对于存储器位置的多个消耗方(例如，“m”个消耗方)时，则所允许的访问序列可被表示为(W(R)m)n。在这种情况下，计数器可用于对读取的数量进行计数，读取的数量在达到m后被重置为零。当通过将一个或多个节点分配给核(例如，产生方核)并且来自(多个)节点的输出扇出到在不同的核(例如，(多个)消耗方核)上执行的数据流节点而使数据流图并行化时，单产生方多消耗方场景会发生。
图7图示根据本公开的实施例的存储器访问序列700。总共“p”个数量的产生方(例如，处理器的产生方核)可向共享存储器710的存储器地址“x”(或地址范围)写入，并且总共“c”个数量的(例如，不同的)消耗方(例如，处理器的消耗方核)可从共享存储器710的存储器地址“x”(或地址范围)读取。在所描绘的实施例中，产生方可执行先读取后写入的对。数据位置可具有多个产生方(p)和消耗方(c)，并且所有产生方可更新同一位置，例如，在所有消耗方读取数据之前，产生方可对该位置进行读取，并将经更新的值写入在顶部。该场景可在当数据流图中的节点跨多个核(产生方)分裂且该节点的传出边缘扇出到在不同的核(消耗方)上执行的多个数据流图时发生。如图7中所示，存储器位置用于经历来自每个产生方的更新(RW)随后是来自每个消耗方的一系列读取(R)的序列，例如，所允许的存储器访问的序列可以是((RW)PRc)n。在一个实施例中，此类访问序列可由使用两个计数器的电路来实施，例如，一个计数器用于对更新(写入)计数，而另一计数器用于对读取计数。在某些实施例中，挑战可能在于，读取操作在更新(写入)阶段和消耗(读取)阶段两者期间发生。例如，可能期望阻止来自消耗方的读取继续进行而替代来自产生方的读取。本文中的某些实施例在具有更新意图的读取与不具有更新那个存储器位置的意图的(例如，普通)读取之间进行区分。在一个实施例中，提供对存储器的产生方核和消耗方核的列表(例如，作为MEMTRACK操作的操作数)以允许电路确定读取的源。在另一实施例中，利用(例如，低开销方式的)新存储器操作(例如，具有更新/写回意图的读取(Ru))。例如，当核发送Ru请求时，该核可(例如，总是)在该Ru请求后跟随对同一位置的W请求。鉴于此，所允许的存储器访问序列可修改为((RuW)pRc)n。在这种请求下，电路可尽在所有RuW事物完成后才允许R请求。在某些实施例中，除上文讨论的实施例之外还可实现诸如屏障、锁、围栏和信号量之类的操作(例如，基元)。例如，到达屏障的核对于给定位置可进行更新(RuW)，随后在向前移动之前从该给定位置读取(R)一次。在一个实施例中，电路用于除非所有核都已更新该位置否则就阻止读取取得成功。在该实施例中，可使用所允许的访问序列((RuW)mRm)n来实施屏障，其中，m是在屏障上同步的核的数量，并且n是屏障被重复的次数。存储器中数据流跟踪器的某些实施例可在执行静态数据流程序时高效地实施共享存储器多核/众核系统中的同步。本文中的某些实施例确保不仅是写入前读取或读取前写入这样的同步，而是确保(例如，多个)写入和读取的实际顺序。
图8图示根据本公开的实施例的流程图800。所描绘的流程800包括：在802，利用处理器的解码器将指令解码为经解码的指令；以及在804，利用处理器的执行单元执行经解码的指令以：接收将被跟踪的存储器地址的第一输入操作数以及对该存储器地址的所允许的存储器访问的序列的第二输入操作数；以及引起阻止违反对该存储器地址的所允许的存储器访问的序列的存储器访问。
在一个实施例中，一种处理器包括：解码器，用于将指令解码为经解码的指令；以及执行单元，用于执行经解码的指令以：接收将被跟踪的存储器地址的第一输入操作数以及对该存储器地址的所允许的存储器访问的序列的第二输入操作数；以及引起阻止违反对该存储器地址的所允许的存储器访问的序列的存储器访问。所允许的存储器访问的序列可包括在允许存储操作访问存储器地址之前将访问该存储器地址的多个加载操作(例如，少于全部和/或非零个加载操作)和/或在允许加载操作访问存储器地址之前将访问该存储器地址的多个存储操作(例如，少于全部和/或非零个存储操作)。执行单元可使拒绝信号被发送至存储器访问的请求方以阻止该存储器访问。执行单元可延迟该存储器访问以阻止该存储器访问。第一输入操作数可以是存储器地址范围，并且执行单元可执行经解码的指令以：接收将被跟踪的存储器地址范围的第一输入操作数以及对存储器地址范围的所允许的存储器访问的序列的第二输入操作数；以及引起阻止违反对存储器地址范围的所允许的存储器访问的序列的存储器访问。执行单元可执行经解码的指令以使第一计数器跟踪来自消耗方的对存储器地址的存储器读取请求，并使第二计数器跟踪来自产生方的对存储器地址的存储器读取请求。指令可包括第三输入操作数，该第三输入操作数包括产生方核和消耗方核的列表。执行单元可执行经解码的指令以使存储器地址和对该存储器地址的所允许的存储器访问的序列被存储在跟踪表中，并且与执行单元分开的访问同步电路可将用于存储器地址请求的存储器地址与跟踪表中的一个或多个存储器地址比较，并且当访问的类型违反对用于存储器访问请求的存储器地址的对应的所允许的存储器访问的序列时，可阻止针对存储器访问请求的存储器访问。
在另一实施例中，一种方法包括：利用处理器的解码器将指令解码为经解码的指令；以及利用处理器的执行单元执行经解码的指令以：接收将被跟踪的存储器地址的第一输入操作数以及对该存储器地址的所允许的存储器访问的序列的第二输入操作数；以及引起阻止违反对存储器地址的所允许的存储器访问的序列的存储器访问。所允许的存储器访问的序列可包括在允许存储操作访问存储器地址之前将访问该存储器地址的多个加载操作和/或在允许加载操作访问存储器地址之前将访问该存储器地址的多个存储操作。该执行步骤可使拒绝信号被发送至存储器访问的请求方以阻止该存储器访问。第一输入操作数可以是存储器地址范围，并且该执行步骤可包括：接收将被跟踪的存储器地址范围的第一输入操作数以及对存储器地址范围的所允许的存储器访问的序列的第二输入操作数；以及引起阻止违反对存储器地址范围的所允许的存储器访问的序列的存储器访问。该执行步骤可使第一计数器跟踪来自消耗方的对存储器地址的存储器读取请求，并使第二计数器跟踪来自产生方的对存储器地址的存储器读取请求。指令可包括第三输入操作数，该第三输入操作数包括处理器的产生方核和消耗方核的列表。该执行步骤可使存储器地址和对该存储器地址的所允许的存储器访问的序列被存储在跟踪表中，并且与执行单元分开的访问同步电路将用于存储器地址请求的存储器地址与跟踪表中的一个或多个存储器地址比较，并且当访问的类型违反对用于存储器访问请求的存储器地址的对应的所允许的存储器访问的序列时，阻止针对存储器访问请求的存储器访问。
在又一实施例中，一种非暂态机器可读介质，存储有代码，该代码在由机器执行时使该机器执行方法，该方法包括：利用处理器的解码器将指令解码为经解码的指令；以及利用处理器的执行单元执行经解码的指令以：接收将被跟踪的存储器地址的第一输入操作数以及对该存储器地址的所允许的存储器访问的序列的第二输入操作数；以及引起阻止违反对存储器地址的所允许的存储器访问的序列的存储器访问。所允许的存储器访问的序列可包括在允许存储操作访问存储器地址之前将访问该存储器地址的多个加载操作和/或在允许加载操作访问存储器地址之前将访问该存储器地址的多个存储操作。该执行步骤可使拒绝信号被发送至存储器访问的请求方以阻止该存储器访问。第一输入操作数可以是存储器地址范围，并且该执行步骤可包括：接收将被跟踪的存储器地址范围的第一输入操作数以及对存储器地址范围的所允许的存储器访问的序列的第二输入操作数；以及引起阻止违反对存储器地址范围的所允许的存储器访问的序列的存储器访问。该执行步骤可使第一计数器跟踪来自消耗方的对存储器地址的存储器读取请求，并使第二计数器跟踪来自产生方的对存储器地址的存储器读取请求。指令可包括第三输入操作数，该第三输入操作数包括处理器的产生方核和消耗方核的列表。该执行步骤可使存储器地址和对该存储器地址的所允许的存储器访问的序列被存储在跟踪表中，并且与执行单元分开的访问同步电路将用于存储器地址请求的存储器地址与跟踪表中的一个或多个存储器地址比较，并且当访问的类型违反对用于存储器访问请求的存储器地址的对应的所允许的存储器访问的序列时，阻止针对存储器访问请求的存储器访问。
在另一实施例中，一种处理器包括：用于将指令解码为经解码的指令的装置；以及用于执行经解码的指令以执行以下步骤的装置：接收将被跟踪的存储器地址的第一输入操作数以及对该存储器地址的所允许的存储器访问的序列的第二输入操作数；以及引起阻止违反对存储器地址的所允许的存储器访问的序列的存储器访问。
在又一实施例中，一种装置包括数据存储设备，该数据存储设备存储代码，该代码当由硬件处理器执行时使硬件处理器执行本文中公开的任何方法。装置可以如在具体实施方式中所述。方法可以如在具体实施方式中所述。
在又一实施例中，一种非暂态机器可读介质存储有代码，该代码当由机器执行时使机器执行包括如本文中所公开的任何方法的方法。
本文中的某些实施例提供具有用于向右比较和向左比较的不同比较操作的指令，该指令可(例如，由编译器)用于对多个元素的排序模式进行自动向量化。元素可驻留在向量寄存器中。在某些实施例中，对于具有重复条目以及不具有重复条目的情况，相同数量的指令(例如，操作或比较)发生。本文中的某些实施例改善具有重复值的排序模式的应用性能。本文中的某些实施例提供单条指令或指令序列，该单条指令或指令序列正确地处置其中具有以及不具有重复条目的向量的数值排序。
指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。已经推出和/或发布了被称为高级向量扩展(AVX)(AVX1和AVX2)和利用向量扩展(VEX)编码方案的SIMD扩展集(参见例如2016年6月的64和IA-32架构软件开发者手册；并且参见2016年2月的架构指令集扩展编程参考)。
示例性指令格式
本文中所描述的(多条)指令的实施例能以不同的格式体现。另外，在下文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。
通用向量友好指令格式
向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。
图9A-图9B是图示根据本公开的实施例的通用向量友好指令格式及其指令模板的框图。图9A是图示根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图；而图9B是图示根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式900定义A类和B类指令模板，这两者都包括无存储器访问905的指令模板和存储器访问920的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。
尽管将描述其中向量友好指令格式支持以下情况的本公开的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。
图9A中的A类指令模板包括：1)在无存储器访问905的指令模板内，示出无存储器访问的完全舍入控制型操作910的指令模板、以及无存储器访问的数据变换型操作915的指令模板；以及2)在存储器访问920的指令模板内，示出存储器访问的时效性925的指令模板和存储器访问的非时效性930的指令模板。图9B中的B类指令模板包括：1)在无存储器访问905的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作912的指令模板以及无存储器访问的写掩码控制的vsize型操作917的指令模板；以及2)在存储器访问920的指令模板内，示出存储器访问的写掩码控制927的指令模板。
通用向量友好指令格式900包括以下列出的按照在图9A-9B中图示的顺序的如下字段。
格式字段940——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。
基础操作字段942——其内容区分不同的基础操作。
寄存器索引字段944——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。
修饰符(modifier)字段946——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问905的指令模板与存储器访问920的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。
扩充操作字段950——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本公开的一个实施例中，该字段被分成类字段968、α字段952和β字段954。扩充操作字段950允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。
比例字段960——其内容允许用于存储器地址生成(例如，用于使用(2比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。
位移字段962A——其内容用作存储器地址生成的一部分(例如，用于使用(2比例*索引+基址+位移)的地址生成)。
位移因数字段962B(注意，位移字段962A直接在位移因数字段962B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段974(稍后在本文中描述)和数据操纵字段954C确定。位移字段962A和位移因数字段962B不用于无存储器访问905的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段962A和位移因数字段962B是任选的。
数据元素宽度字段964——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。
写掩码字段970——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩蔽，而B类指令模板支持合并-写掩蔽和归零-写掩蔽两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段970允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段970的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段970的内容间接地标识要执行的掩蔽)的本公开的实施例，但是替代实施例替代地或附加地允许掩码写字段970的内容直接指定要执行的掩蔽。
立即数字段972——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。
类字段968——其内容在不同类的指令之间进行区分。参考图9A-图9B，该字段的内容在A类和B类指令之间进行选择。在图9A-图9B中，圆角方形用于指示特定的值存在于字段中(例如，在图9A-图9B中分别用于类字段968的A类968A和B类968B)。
A类指令模板
在A类非存储器访问905的指令模板的情况下，α字段952被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作910和无存储器访问的数据变换型操作915的指令模板分别指定舍入952A.1和数据变换952A.2)的RS字段952A，而β字段954区分要执行所指定类型的操作中的哪一种。在无存储器访问905的指令模板中，比例字段960、位移字段962A和位移比例字段962B不存在。
无存储器访问的指令模板——完全舍入控制型操作
在无存储器访问的完全舍入控制型操作910的指令模板中，β字段954被解释为其(多个)内容提供静态舍入的舍入控制字段954A。尽管在本公开的所述实施例中舍入控制字段954A包括抑制所有浮点异常(SAE)字段956和舍入操作控制字段958，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段958)。
SAE字段956——其内容区分是否禁用异常事件报告；当SAE字段956的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。
舍入操作控制字段958——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段958允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个实施例中，舍入操作控制字段950的内容覆盖(override)该寄存器值。
无存储器访问的指令模板－数据变换型操作
在无存储器访问的数据变换型操作915的指令模板中，β字段954被解释为数据变换字段954B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。
在A类存储器访问920的指令模板的情况下，α字段952被解释为驱逐提示字段952B，其内容区分要使用驱逐提示中的哪一个(在图9A中，对于存储器访问时效性925的指令模板和存储器访问非时效性930的指令模板分别指定时效性的952B.1和非时效性的952B.2)，而β字段954被解释为数据操纵字段954C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问920的指令模板包括比例字段960，并任选地包括位移字段962A或位移比例字段962B。
向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。
存储器访问的指令模板——时效性的
时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
存储器访问的指令模板——非时效性的
非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
B类指令模板
在B类指令模板的情况下，α字段952被解释为写掩码控制(Z)字段952C，其内容区分由写掩码字段970控制的写掩蔽应当是合并还是归零。
在B类非存储器访问905的指令模板的情况下，β字段954的一部分被解释为RL字段957A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作912的指令模板和无存储器访问的写掩码控制VSIZE型操作917的指令模板分别指定舍入957A.1和向量长度(VSIZE)957A.2)，而β字段954的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问905的指令模板中，比例字段960、位移字段962A和位移比例字段962B不存在。
在无存储器访问的写掩码控制部分舍入控制型操作910的指令模板中，β字段954的其余部分被解释为舍入操作字段959A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。
舍入操作控制字段959A——正如舍入操作控制字段958，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段959A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个实施例中，舍入操作控制字段950的内容覆盖该寄存器值。
在无存储器访问的写掩码控制VSIZE型操作917的指令模板中，β字段954的其余部分被解释为向量长度字段959B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。
在B类存储器访问920的指令模板的情况下，β字段954的一部分被解释为广播字段957B，其内容区分是否要执行广播型数据操纵操作，而β字段954的其余部分被解释为向量长度字段959B。存储器访问920的指令模板包括比例字段960，并任选地包括位移字段962A或位移比例字段962B。
针对通用向量友好指令格式900，示出完整操作码字段974包括格式字段940、基础操作字段942和数据元素宽度字段964。尽管示出了其中完整操作码字段974包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段974包括少于所有的这些字段。完整操作码字段974提供操作代码(操作码)。
扩充操作字段950、数据元素宽度字段964和写掩码字段970允许逐指令地以通用向量友好指令格式指定这些特征。
写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。
在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本公开的一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本公开的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本公开的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。
示例性专用向量友好指令格式
图10是图示根据本公开的实施例的示例性专用向量友好指令格式的框图。图10示出专用向量友好指令格式1000，其指定各字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式1000是专用的。专用向量友好指令格式1000可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。图示来自图9的字段，来自图10的字段映射到来自图9的字段。
应当理解，虽然出于说明的目的在通用向量友好指令格式900的上下文中参考专用向量友好指令格式1000描述了本公开的实施例，但是本公开不限于专用向量友好指令格式1000，除非另有声明。例如，通用向量友好指令格式900构想了各种字段的各种可能的尺寸，而专用向量友好指令格式1000示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式1000中数据元素宽度字段964被图示为一位字段，但是本公开不限于此(即，通用向量友好指令格式900构想数据元素宽度字段964的其他尺寸)。
通用向量友好指令格式900包括以下列出的按照图10A中图示的顺序的如下字段。
EVEX前缀(字节0-3)1002——以四字节形式进行编码。
格式字段940(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段940，并且它包含0x62(在本公开的一个实施例中，为用于区分向量友好指令格式的唯一值)。
第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。
REX字段1005(EVEX字节1，位[7-5])——由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(957BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过增加EVEX.R、EVEX.X和EVEX.B来形成Rrrr、Xxxx和Bbbb。
REX’字段910——这是REX’字段910的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本公开的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本公开的替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。
操作码映射字段1015(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38或0F 3)进行编码。
数据元素宽度字段964(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。
EVEX.vvvv 1020(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段1020对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。
EVEX.U 968类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。
前缀编码字段1025(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码器的PLA之前被扩展成传统SIMD前缀(因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令)。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。
α字段952(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是针对上下文的。
β字段954(EVEX字节3，位[6:4]-SSS，也称为EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示)——如前所述，此字段是针对上下文的。
REX’字段910——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。
写掩码字段970(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器的索引，如先前所述。在本公开的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩蔽硬件的硬件来实现)。
实操作码字段1030(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。
MOD R/M字段1040(字节5)包括MOD字段1042、Reg字段1044和R/M字段1046。如先前所述的，MOD字段1042的内容将存储器访问操作和非存储器访问操作区分开。Reg字段1044的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段1046的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
比例、索引、基址(SIB)字节(字节6)——如先前所述的，比例字段950的内容用于存储器地址生成。SIB.xxx 1054和SIB.bbb1056——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。
位移字段962A(字节7-10)——当MOD字段1042包含10时，字节7-10是位移字段962A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。
位移因数字段962B(字节7)——当MOD字段1042包含01时，字节7是位移因数字段962B。该字段的位置与以字节粒度工作的传统x86指令集8位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段962B是disp8的重新解释；当使用位移因数字段962B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数字段962B替代传统x86指令集8位位移。由此，位移因数字段962B以与x86指令集8位位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。立即数字段972如先前所述地操作。
完整操作码字段
图10B是图示根据本公开的一个实施例的构成完整操作码字段974的具有专用向量友好指令格式1000的字段的框图。具体地，完整操作码字段974包括格式字段940、基础操作字段942和数据元素宽度(W)字段964。基础操作字段942包括前缀编码字段1025、操作码映射字段1015和实操作码字段1030。
寄存器索引字段
图10C是图示根据本公开的一个实施例的构成寄存器索引字段944的具有专用向量友好指令格式1000的字段的框图。具体地，寄存器索引字段944包括REX字段1005、REX’字段1010、MODR/M.reg字段1044、MODR/M.r/m字段1046、VVVV字段1020、xxx字段1054和bbb字段1056。
扩充操作字段
图10D是图示根据本公开的一个实施例的构成扩充操作字段950的具有专用向量友好指令格式1000的字段的框图。当类(U)字段968包含0时，它表明EVEX.U0(A类968A)；当它包含1时，它表明EVEX.U1(B类968B)。当U＝0且MOD字段1042包含11(表明无存储器访问操作)时，α字段952(EVEX字节3，位[7]–EH)被解释为rs字段952A。当rs字段952A包含1(舍入952A.1)时，β字段954(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段954A。舍入控制字段954A包括一位SAE字段956和两位舍入操作字段958。当rs字段952A包含0(数据变换952A.2)时，β字段954(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段954B。当U＝0且MOD字段1042包含00、01或10(表明存储器访问操作)时，α字段952(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段952B，并且β字段954(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段954C。
当U＝1时，α字段952(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段952C。当U＝1且MOD字段1042包含11(表明无存储器访问操作)时，β字段954的一部分(EVEX字节3，位[4]–S0)被解释为RL字段957A；当它包含1(舍入957A.1)时，β字段954的其余部分(EVEX字节3，位[6-5]–S2-1)被解释为舍入操作字段959A，而当RL字段957A包含0(VSIZE957.A2)时，β字段954的其余部分(EVEX字节3，位[6-5]-S2-1)被解释为向量长度字段959B(EVEX字节3，位[6-5]–L1-0)。当U＝1且MOD字段1042包含00、01或10(表明存储器访问操作)时，β字段954(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段959B(EVEX字节3，位[6-5]–L1-0)和广播字段957B(EVEX字节3，位[4]–B)。
示例性寄存器架构
图11是根据本公开的一个实施例的寄存器架构1100的框图。在所图示的实施例中，有32个512位宽的向量寄存器1110；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式1000对这些被覆盖的寄存器堆操作，如在以下表格中所图示。
换句话说，向量长度字段959B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段959B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式1000的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。
写掩码寄存器1115——在所图示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器1115的尺寸是16位。如先前所述，在本公开的一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地禁止写掩蔽用于那条指令。
通用寄存器1125——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。
标量浮点栈寄存器堆(x87栈)1145，在其上面重叠了MMX紧缩整数平坦寄存器堆1150——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。
本公开的替代实施例可以使用更宽的或更窄的寄存器。另外，本公开的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。
示例性核架构、处理器和计算机架构
处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。
示例性核架构
有序和乱序核框图
图12A是图示根据本公开的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图12B是示出根据本公开的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图12A-图12B中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。
在图12A中，处理器流水线1200包括取出级1202、长度解码级1204、解码级1206、分配级1208、重命名级1210、调度(也被称为分派或发布)级1212、寄存器读取/存储器读取级1214、执行级1216、写回/存储器写入级1218、异常处置级1222和提交级1224。
图12B示出处理器核1290，该处理器核1290包括前端单元1230，该前端单元1230耦合到执行引擎单元1250，并且前端单元1230和执行引擎单元1250两者都耦合到存储器单元1270。核1290可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核1290可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。
前端单元1230包括分支预测单元1232，该分支预测单元1232耦合到指令高速缓存单元1234，该指令高速缓存单元1234耦合到指令转换后备缓冲器(TLB)1236，该指令转换后备缓冲器1236耦合到指令取出单元1238，该指令取出单元1238耦合到解码单元1240。解码单元1240(或解码器或解码单元)可对指令(例如，宏指令)解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1240可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核1290包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元1240中，或以其他方式在前端单元1230内)。解码单元1240耦合到执行引擎单元1250中的重命名/分配器单元1252。
执行引擎单元1250包括重命名/分配器单元1252，该重命名/分配器单元1252耦合到引退单元1254和一个或多个调度器单元的集合1256。(多个)调度器单元1256表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元1256耦合到(多个)物理寄存器堆单元1258。(多个)物理寄存器堆单元1258中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元1258包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元1258由引退单元1254重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元1254和(多个)物理寄存器堆单元1258耦合到(多个)执行集群1260。(多个)执行集群1260包括一个或多个执行单元的集合1262以及一个或多个存储器访问单元的集合1264。执行单元1262可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元1256、(多个)物理寄存器堆单元1258和(多个)执行集群1260示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元1264的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。
存储器访问单元的集合1264耦合到存储器单元1270，该存储器单元1270包括数据TLB单元1272，该数据TLB单元1272耦合到数据高速缓存单元1274，该数据高速缓存单元1274耦合到第二级(L2)高速缓存单元1276。在一个示例性实施例中，存储器访问单元1264可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元1270中的数据TLB单元1272。指令高速缓存单元1234还耦合到存储器单元1270中的第二级(L2)高速缓存单元1276。L2高速缓存单元1276耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。
作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线1200：1)指令取出1238执行取出级1202和长度解码级1204；2)解码单元1240执行解码级1206；3)重命名/分配器单元1252执行分配级1208和重命名级1210；4)(多个)调度器单元1256执行调度级1212；5)(多个)物理寄存器堆单元1258和存储器单元1270执行寄存器读取/存储器读取级1214；执行集群1260执行执行级1216；6)存储器单元1270和(多个)物理寄存器堆单元1258执行写回/存储器写入级1218；7)各单元可牵涉到异常处置级1222；以及8)引退单元1254和(多个)物理寄存器堆单元1258执行提交级1224。
核1290可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1290包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如超线程化技术中的同时多线程化)。
尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元1234/1274以及共享的L2高速缓存单元1276，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。
具体的示例性有序核架构
图13A-图13B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。
图13A是根据本公开的实施例的单个处理器核以及它至管芯上互连网络1302的连接及其第二级(L2)高速缓存的本地子集1304的框图。在一个实施例中，指令解码单元1300支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1306允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1308和向量单元1310使用分开的寄存器集合(分别为标量寄存器1312和向量寄存器1314)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存1306读回，但是本公开的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。
L2高速缓存的本地子集1304是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集1304的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集1304中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集1304中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。
图13B是根据本公开的实施例的图13A中的处理器核的一部分的展开图。图13B包括L1高速缓存1304的L1数据高速缓存1306A部分，以及关于向量单元1310和向量寄存器1314的更多细节。具体地，向量单元1310是16宽向量处理单元(VPU)(见16宽ALU 1328)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1320支持对寄存器输入的混合，通过数值转换单元1322A-B支持数值转换，并且通过复制单元1324支持对存储器输入的复制。写掩码寄存器1326允许预测所得的向量写入。
图14是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器140的框图。图14中的实线框图示具有单个核1402A、系统代理1410、一个或多个总线控制器单元的集合1416的处理器1400，而虚线框的任选增加图示具有多个核1402A-N、系统代理单元1410中的一个或多个集成存储器控制器单元的集合1414以及专用逻辑1408的替代处理器1400。
因此，处理器1400的不同实现可包括：1)CPU，其中专用逻辑1408是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1402A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核1402A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1402A-N是大量通用有序核。因此，处理器1400可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1400可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。
存储器层次结构包括核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元的集合1406、以及耦合到集成存储器控制器单元的集合1414的外部存储器(未示出)。共享高速缓存单元的集合1406可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1412将集成图形逻辑1408、共享高速缓存单元的集合1406以及系统代理单元1410/(多个)集成存储器控制器单元1414互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1406与核1402A-N之间维持一致性。
在一些实施例中，一个或多个核1402A-N能够实现多线程化。系统代理1410包括协调和操作核1402A-N的那些部件。系统代理单元1410可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核1402A-N以及集成图形逻辑1408的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。
核1402A-N在架构指令集方面可以是同构的或异构的；即，核1402A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。
示例性计算机架构
图15-18是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。
现在参考图15，所示出的是根据本公开一个实施例的系统1500的框图。系统1500可以包括一个或多个处理器1510、1515，这些处理器耦合到控制器中枢1520。在一个实施例中，控制器中枢1520包括图形存储器控制器中枢(GMCH)1590和输入/输出中枢(IOH)1550(其可以在分开的芯片上)；GMCH 1590包括存储器和图形控制器，存储器1540和协处理器1545耦合到该存储器和图形控制器；IOH 1550将输入/输出(I/O)设备1560耦合到GMCH1590。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1540和协处理器1545直接耦合到处理器1510，并且控制器中枢1520与IOH 1550处于单个芯片中。存储器1540可包括访问同步模块1540A，该访问同步模块1540A例如用于存储代码，该代码当被执行时使处理器执行本公开的任何方法。
附加的处理器1515的任选性在图15中通过虚线来表示。每一处理器1510、1515可包括本文中描述的处理核中的一个或多个，并且可以是处理器1400的某一版本。
存储器1540可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1520经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接1595来与(多个)处理器1510、1515进行通信。
在一个实施例中，协处理器1545是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢1520可以包括集成图形加速器。
在物理资源1510、1515之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。
在一个实施例中，处理器1510执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1510将这些协处理器指令识别为具有应当由附连的协处理器1545执行的类型。因此，处理器1510在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1545。(多个)协处理器1545接受并执行所接收的协处理器指令。
现在参见图16，所示出的是根据本公开的实施例的第一更具体的示例性系统1600的框图。如图16中所示，多处理器系统1600是点对点互连系统，并且包括经由点对点互连1650耦合的第一处理器1670和第二处理器1680。处理器1670和1680中的每一个都可以是处理器1400的某一版本。在本公开的一个实施例中，处理器1670和1680分别是处理器1510和1515，而协处理器1638是协处理器1545。在另一实施例中，处理器1670和1680分别是处理器1510和协处理器1545。
处理器1670和1680示出为分别包括集成存储器控制器(IMC)单元1672和1682。处理器1670还包括作为其总线控制器单元的一部分的点对点(P-P)接口1676和1678；类似地，第二处理器1680包括P-P接口1686和1688。处理器1670、1680可以经由使用点对点(P-P)接口电路1678、1688的P-P接口1650来交换信息。如图16中所示，IMC 1672和1682将处理器耦合到相应的存储器，即存储器1632和存储器1634，这些存储器可以是本地附连到相应处理器的主存储器的部分。
处理器1670、1680可各自经由使用点对点接口电路1676、1694、1686、1698的各个P-P接口1652、1654来与芯片组1690交换信息。芯片组1690可以任选地经由高性能接口1639来与协处理器1638交换信息。在一个实施例中，协处理器1638是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。
共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。
芯片组1690可以经由接口1696耦合到第一总线1616。在一个实施例中，第一总线1616可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是本公开的范围不限于此。
如图16中所示，各种I/O设备1614可连同总线桥1618一起耦合到第一总线1616，该总线桥1618将第一总线1616耦合到第二总线1620。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1615耦合到第一总线1616。在一个实施例中，第二总线1620可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线1620，这些设备包括例如键盘和/或鼠标1622、通信设备1627以及存储单元1628，该存储单元1628诸如可包括指令/代码和数据1630的盘驱动器或者其他大容量存储设备。此外，音频I/O 1624可以被耦合到第二总线1620。注意，其他架构是可能的。例如，代替图16的点对点架构，系统可以实现多分支总线或其他此类架构。
现在参考图17，示出的是根据本公开的实施例的第二更具体的示例性系统1700的框图。图16和17中的类似元件使用类似的附图标记，并且从图17中省略了图16的某些方面以避免混淆图17的其他方面。
图17图示处理器1670、1680可分别包括集成存储器和I/O控制逻辑(“CL”)1672和1682。因此，CL 1672、1682包括集成存储器控制器单元，并包括I/O控制逻辑。图17图示不仅存储器1632、1634耦合到CL 1672、1682，而且I/O设备1714也耦合到控制逻辑1672、1682。传统I/O设备1715被耦合到芯片组1690。
现在参考图18，示出的是根据本公开的实施例的SoC 1800的框图。图14中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图18中，(多个)互连单元1802被耦合到：应用处理器1810，其包括一个或多个核的集合202A-N的集合以及(多个)共享高速缓存单元1406；系统代理单元1410；(多个)总线控制器单元1416；(多个)集成存储器控制器单元1414；一个或多个协处理器的集合1820，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1830；直接存储器访问(DMA)单元1832；以及用于耦合到一个或多个外部显示器的显示单元1840。在一个实施例中，(多个)协处理器1820包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。
本文公开的(例如，机制的)各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本公开的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可将程序代码(诸如，图16中图示的代码1630)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。
程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。
因此，本公开的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。
仿真(包括二进制变换、代码变形等)
在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
图19是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图19示出可使用x86编译器1904来编译高级语言1902形式的程序，以生成可由具有至少一个x86指令集核的处理器1916原生执行的x86二进制代码1906。具有至少一个x86指令集核的处理器1916表示通过兼容地执行或以其他方式执行以下各项来执行与具有至少一个x86指令集核英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器1904表示可操作用于生成x86二进制代码1906(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1916上执行。类似地，图19示出可以使用替代的指令集编译器1908来编译高级语言1902形式的程序，以生成可以由不具有至少一个x86指令集核的处理器1914(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码1910。指令转换器1912用于将x86二进制代码1906转换成可以由不具有x86指令集核的处理器1914原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码1910相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器1912通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码1906的软件、固件、硬件或其组合。

Claims (25)

1.一种处理器，包括：
解码器，用于将指令解码为经解码的指令；以及
执行单元，用于执行所述经解码的指令以：
接收将被跟踪的存储器地址的第一输入操作数以及对所述存储器地址的所允许的存储器访问的序列的第二输入操作数；以及
引起阻止违反对所述存储器地址的所述所允许的存储器访问的序列的存储器访问。
2.如权利要求1所述的处理器，其中，所述所允许的存储器访问的序列包括在允许存储操作访问所述存储器地址之前访问所述存储器地址的多个加载操作。
3.如权利要求1所述的处理器，其中，所述所允许的存储器访问的序列包括在允许加载操作访问所述存储器地址之前访问所述存储器地址的多个存储操作。
4.如权利要求1所述的处理器，其中，所述执行单元用于使拒绝信号被发送至所述存储器访问的请求方以阻止所述存储器访问。
5.如权利要求1所述的处理器，其中，所述第一输入操作数是存储器地址范围，并且所述执行单元用于执行经解码的指令以：
接收将被跟踪的所述存储器地址范围的第一输入操作数以及对所述存储器地址范围的所允许的存储器访问的序列的第二输入操作数；以及
引起阻止违反对所述存储器地址范围的所允许的存储器访问的序列的存储器访问。
6.如权利要求1所述的处理器，其中，所述执行单元用于执行经解码的指令，以使第一计数器跟踪来自消耗方的对所述存储器地址的存储器读取请求，并使第二计数器跟踪来自产生方的对所述存储器地址的存储器读取请求。
7.如权利要求1所述的处理器，其中，所述指令进一步包括第三输入操作数，所述第三输入操作数包括产生方核和消耗方核的列表。
8.如权利要求1-7中的任一项所述的处理器，其中，所述执行单元用于执行经解码的指令以使所述存储器地址和对所述存储器地址的所允许的存储器访问的序列被存储在跟踪表中，并且与所述执行单元分开的访问同步电路用于：将用于存储器地址请求的存储器地址与所述跟踪表中的一个或多个存储器地址比较；以及当访问的类型违反对用于所述存储器访问请求的存储器地址的对应的所允许的存储器访问的序列时，阻止针对所述存储器访问请求的存储器访问。
9.一种方法，包括：
利用处理器的解码器将指令解码为经解码的指令；以及
利用所述处理器的执行单元执行所述经解码的指令以：
接收将被跟踪的存储器地址的第一输入操作数以及对所述存储器地址的所允许的存储器访问的序列的第二输入操作数；以及
引起阻止违反对所述存储器地址的所述所允许的存储器访问的序列的存储器访问。
10.如权利要求9所述的方法，其中，所述所允许的存储器访问的序列包括在允许存储操作访问所述存储器地址之前将访问所述存储器地址的多个加载操作。
11.如权利要求9所述的方法，其中，所述所允许的存储器访问的序列包括在允许加载操作访问所述存储器地址之前访问所述存储器地址的多个存储操作。
12.如权利要求9所述的方法，其中，所述执行步骤将使拒绝信号被发送至所述存储器访问的请求方以阻止所述存储器访问。
13.如权利要求9所述的方法，其中，所述第一输入操作数是存储器地址范围，并且所述执行步骤用于：
接收将被跟踪的所述存储器地址范围的第一输入操作数以及对所述存储器地址范围的所允许的存储器访问的序列的第二输入操作数；以及
引起阻止违反对所述存储器地址范围的所允许的存储器访问的序列的存储器访问。
14.如权利要求9所述的方法，其中，所述执行步骤用于使第一计数器跟踪来自消耗方的对所述存储器地址的存储器读取请求，并使第二计数器跟踪来自产生方的对所述存储器地址的存储器读取请求。
15.如权利要求9所述的方法，其中，所述指令进一步包括第三输入操作数，所述第三输入操作数包括所述处理器的产生方核和消耗方核的列表。
16.如权利要求9-15中的任一项所述的方法，其中，所述执行步骤用于使所述存储器地址和对所述存储器地址的所允许的存储器访问的序列被存储在跟踪表中，并且与所述执行单元分开的访问同步电路将用于存储器地址请求的存储器地址与所述跟踪表中的一个或多个存储器地址比较，并且当访问的类型违反对用于所述存储器访问请求的存储器地址的对应的所允许的存储器访问的序列时，阻止针对所述存储器访问请求的存储器访问。
17.一种非暂态机器可读介质，存储有代码，所述代码当由机器执行时，使所述机器执行包括以下步骤的方法：
利用处理器的解码器将指令解码为经解码的指令；以及
利用所述处理器的执行单元执行所述经解码的指令以：
接收将被跟踪的存储器地址的第一输入操作数以及对所述存储器地址的所允许的存储器访问的序列的第二输入操作数；以及
引起阻止违反对所述存储器地址的所述所允许的存储器访问的序列的存储器访问。
18.如权利要求17所述的非暂态机器可读介质，其中，所述所允许的存储器访问的序列包括在允许存储操作访问所述存储器地址之前访问所述存储器地址的多个加载操作。
19.如权利要求17所述的非暂态机器可读介质，其中，所述所允许的存储器访问的序列包括在允许加载操作访问所述存储器地址之前访问所述存储器地址的多个存储操作。
20.如权利要求17所述的非暂态机器可读介质，其中，所述执行步骤用于使拒绝信号被发送至所述存储器访问的请求方以阻止所述存储器访问。
21.如权利要求17所述的非暂态机器可读介质，其中，所述第一输入操作数是存储器地址范围，并且所述执行步骤用于：
接收将被跟踪的所述存储器地址范围的第一输入操作数以及对所述存储器地址范围的所允许的存储器访问的序列的第二输入操作数；以及
引起阻止违反对所述存储器地址范围的所允许的存储器访问的序列的存储器访问。
22.如权利要求17所述的非暂态机器可读介质，其中，所述执行步骤用于使第一计数器跟踪来自消耗方的对所述存储器地址的存储器读取请求，并使第二计数器跟踪来自产生方的对所述存储器地址的存储器读取请求。
23.如权利要求17所述的非暂态机器可读介质，其中，所述指令进一步包括第三输入操作数，所述第三输入操作数包括所述处理器的产生方核和消耗方核的列表。
24.如权利要求17-23中的任一项所述的非暂态机器可读介质，其中，所述执行步骤用于使所述存储器地址和对所述存储器地址的所允许的存储器访问的序列被存储在跟踪表中，并且与所述执行单元分开的访问同步电路将用于存储器地址请求的存储器地址与所述跟踪表中的一个或多个存储器地址比较，并且当访问的类型违反对用于所述存储器访问请求的存储器地址的对应的所允许的存储器访问的序列时，阻止针对所述存储器访问请求的存储器访问。
25.一种处理器，包括：
用于将指令解码为经解码的指令的装置；以及
用于执行经解码的指令以执行以下步骤的装置：
接收将被跟踪的存储器地址的第一输入操作数以及对所述存储器地址的所允许的存储器访问的序列的第二输入操作数；以及
引起阻止违反对所述存储器地址的所述所允许的存储器访问的序列的存储器访问。
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