CN108701028A - 用于执行用于置换掩码的指令的系统和方法 - Google Patents

用于执行用于置换掩码的指令的系统和方法 Download PDF

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Abstract

描述了一种处理器，包括：取出电路，用于取出指令，该指令包括第一源操作数标识符、第二源操作数标识符和目的地操作数标识符；解码电路，用于对指令进行解码；数据检取电路，用于检取与第一源操作数标识符和第二源操作数标识符相关联的数据；以及执行电路。在一些实施例中，执行电路被配置成用于：判定与第一源操作数标识符相关联的数据中的第一元素是否被置位，如果该第一元素被置位，则从与第二源操作数标识符相关联的数据中的对应的第二元素检取目的地索引，并且使用该目的地索引来选择和置位与目的地操作数标识符相关联的数据中的目的地元素。

Description

用于执行用于置换掩码的指令的系统和方法
技术领域
本文中所描述的实施例总体上涉及处理器。具体而言，本文中所描述的实施例总体上涉及被配置成用于执行用于置换掩码的指令的处理器。
背景技术
向量化代码指代同时对向量的多个分量执行的操作。向量或单指令多数据(SIMD)计算一般提供优于标量计算的改善的执行性能，因为向量或SIMD计算实现对由向量或SIMD处理器提供的并行性的增加的利用。然而，由于复杂的动态控制流，通用应用中的循环向量化的性能增益可能被限制。编译器可能不尝试对稀疏分支的循环进行向量化，尤其当向量化需要诸如聚集和分散之类的昂贵的指令时。对于某些类型的代码，诸如稀疏并且分支的循环，应用向量化来实现性能增益是困难的。那么，所需要的是用于实现对某些类型的代码的向量化的指令。
附图说明
图1是图示出根据一个实施例的用于执行用于置换掩码的指令的处理组件的框图300。
图2图示出根据一个实施例的被包括在用于置换掩码的指令中的字段。
图3是图示出根据一个实施例的用于置换掩码的指令的执行的流程框图。
图4图示出根据一个实施例的用于使用第一源操作数和第二源操作数来置位目的地操作数的一个元素的逻辑电路。
图5图示出根据一个实施例的用于使用第一源操作数和第二源操作数来置位目的地操作数的一个元素的逻辑电路。
图6是用于说明根据一个实施例的执行电路106(图1)的操作的伪代码。
图7是图示出根据一个实施例的执行电路106(图1)的操作的流程框图。
图8是图示出根据替代实施例的执行电路106(图1)的操作的流程框图。
图9是图示出根据替代实施例的执行电路106(图1)的操作的流程框图。
图10是图示出根据替代实施例的执行电路106(图1)的操作的流程框图。
图11是图示出根据实施例的通用向量友好指令格式及其A类指令模板的框图。
图12是图示出根据实施例的通用向量友好指令格式及其B类指令模板的框图。
图13图示出包括在通用向量友好指令格式1100中的字段。
图14是图示出根据一个实施例的构成完整操作码字段1174的具有专用向量友好指令格式1300的字段的框图。
图15是图示出根据一个实施例的构成寄存器索引字段1144的具有专用向量友好指令格式1300的字段的框图。
图16是图示出根据一个实施例的构成扩充操作字段1650的具有专用向量友好指令格式的字段的框图。
图17是根据一个实施例的寄存器架构1700的框图。
图18是图示出根据实施例的示例性有序流水线以及示例性寄存器重命名、乱序发布/执行流水线的框图。
图19示出处理器核1890，处理器核1890包括耦合至执行引擎单元1850的前端单元1830，并且前端单元1830和执行引擎单元1850两者耦合至存储器单元1870。
图20是根据实施例的单个处理器核以及它到管芯上互连网络2002的连接及其第二级(L2)高速缓存的本地子集2004的框图。
图21是根据实施例的图20中的处理器核的部分的展开图。
图22是根据实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器2200的框图。
图23示出根据本发明的一个实施例的系统2300的框图。
图24示出根据本发明的实施例的第一更具体的示例性系统2400的框图。
图25示出根据本发明的实施例的第二更具体的示例性系统2500的框图。
图26示出根据本发明的实施例的SoC 2600的框图。
图27示出根据实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。
具体实施方式
经掩码的加载和存储可用于提高某些类型的代码和代码循环的性能。公开了用于修改掩码的指令。所公开的指令允许置换掩码，以实现从正确的位置读取以及向正确的位置写入。所公开的指令可用于置换任何操作数，不论其尺寸或预期用途。下文详细描述的是用于掩码置换的系统、装置和方法的实施例。
图1是图示出根据一个实施例的用于执行用于置换掩码的指令的处理组件的框图100。具体而言，框图100包括指令存储102、解码电路104、执行电路106、寄存器108、存储器110以及引退或提交电路112。从指令存储102输入指令，该指令存储102包括但不限于：高速缓存存储器、芯片上存储器、与处理器位于同一管芯上的存储器、指令寄存器、通用寄存器或系统存储器。解码电路104对指令进行解码。在一个实施例中，指令包括下文参考图2进一步讨论的字段。经解码的指令由执行电路106执行。执行电路106被配置成用于从寄存器108和存储器110读取数据并向寄存器108和存储器110写入数据。寄存器108包括以下各项中的任何一者或多者：数据寄存器、指令寄存器、通用寄存器、芯片上存储器。存储器110包括以下各项中的任何一者：芯片上存储器、与处理器位于同一管芯上的存储器、与处理器位于同一封装中的存储器、高速缓存存储器或系统存储器。参考图6-10来描述和说明执行电路106的若干示例性实施例。引退或提交电路112确保执行结果被写入或已被写入执行结果的目的地，并且释放(free up)或放出(release)资源供稍后使用。
图2图示出根据一个实施例的被包括在用于置换掩码的指令中的字段。具体而言，指令200包括操作码202、第一源操作数标识符204、第二源操作数标识符206以及目的地操作数标识符208。操作码202标识将要被执行的指令和/或操作以及操作数的类型(例如，用于使用向量寄存器中的第二源操作数来置换专用掩码寄存器中的第一源操作数并用于向另一专用掩码寄存器写入结果的指令)。第一源操作数标识符204包含第一源操作数(立即数)，或者标识从其检取第一源操作数的寄存器或存储器位置。第一源操作数包括多个元素，其中每一个元素在由第二源操作数标识符206指定的第二源操作数中具有对应元素，并且在由目的地操作数标识符208指定的目的地操作数中具有对应元素。在一个实施例中，第一源操作数是包括可设置位的掩码寄存器，并且第二源操作数具有对应的索引，该索引将第一源操作数元素中的每一个映射到目的地操作数的元素中的一个。因为第二源操作数和目的地操作数对应于第一源操作数，所以它们的最小尺寸取决于第一源操作数的尺寸。例如，如果第一源操作数包含8个元素，则目的地操作数将包含最少8个元素，并且第二源操作数将包含至少8个索引，每个索引最少3位宽以选择目的地操作数的8个元素中的一个。作为另一示例，如果第一源操作数包含64个元素，则目的地操作数将包含最少64个元素，并且第二源操作数将包含至少64个对应索引，每个索引最少8位宽以选择目的地操作数的64个元素中的一个。
由字段104、106、108标识的第一和第二源操作数以及目的地操作数被存储在寄存器集合的寄存器中或者存储器中。寄存器集合是寄存器堆以及潜在地诸如状态寄存器、标志寄存器、专用掩码寄存器、向量寄存器等之类的其他寄存器的部分。在一个实施例中，寄存器从处理器外部或从编程者的视角来看是可见的。在一个实施例中，指令指定存储在寄存器中的操作数。各种不同类型的寄存器都是合适的，只要它们能够如本文中所描述地存储和提供数据。替代地，将源操作数和目的地操作数中的一个或多个存储在除寄存器之外的、诸如例如系统存储器中的位置之类的存储位置中。
图3是图示出根据一个实施例的用于置换掩码的指令的执行的流程框图。具体而言，流程框图300包括：在框302处开始，在框304处取出指令，在框306处对该指令进行解码，在框308处检取与第一源操作数标识符和第二源操作数标识符相关联的数据，以及在框310处执行指令。在框304处取出的指令具有带有第一源操作数标识符、第二源操作数标识符、以及目的地操作数标识符的格式。在框304处取出指令通过从指令存储102(图1)取出指令来执行，指令存储102包括高速缓存存储器、指令寄存器、通用寄存器或系统存储器。在框306处对指令进行解码包括对指令的各字段(参见图2)进行解码，指令的各字段包括操作码202、第一源操作数标识符204、第二源操作数标识符206以及目的地操作数标识符208。解码还包括确定从何处检取操作数以及向何处写入结果。操作数被存储在寄存器集合的寄存器中或存储器中。寄存器集合是寄存器堆以及潜在地诸如状态寄存器、标志寄存器、专用掩码寄存器、向量寄存器等之类的其他寄存器的部分。在一个实施例中，寄存器从处理器外部或从编程者的视角来看是可见的。例如，指令指定存储在寄存器中的操作数。各种不同类型的寄存器都是合适的，只要它们能够如本文中所描述地存储和提供数据。替代地，将源操作数和目的地操作数中的一个或多个存储在除寄存器之外的、诸如例如系统存储器中的位置之类的存储位置中。在框310处执行指令包括：在框312处判定与第一源操作数标识符相关联的数据的第一元素是否被置位，在框314处，如果该第一元素被置位，则从与第二源操作数标识符相关联的数据中的对应元素提取目的地索引，并且在框316处使用该目的地索引来置位与目的地操作数标识符相关联的数据中的目的地元素。下文参考图6至10进一步描述执行框310。在一些实施例中，流程框图300由和/或利用图1中图示出的处理组件来执行。
图4图示出根据本公开的执行用于置换掩码的指令的示例性结果。此处，第一源操作数标识符指向8位值402，被设置为[k0:k7]＝8'b010001010，并且第二源操作数标识符指向24位值404，其包括8个3位索引，这些3位索引将第一源操作数的每个位映射到目的地操作数的8个位中的一个。如所示，第二源操作数被设置为[i0:i7]＝{x,3,x,x,3,x,6,x}，将第一源操作数的3个置位(即，等于“1”)位映射到目的地操作数的位3、3和6。出于说明的目的，i0、i2、i3、i5和i7被设置为“x”，因为它们的值不会影响结果，因为第一源操作数的对应位被设置为“0”。如所示，此示例中的目的地操作数寄存器406被设置为8'b00010010。注意，如图4中所示，第二源操作数的元素i0至i7中的多于一个元素可能具有相同的值，以从而将第一源操作数的多个元素映射到目的地操作数中的同一元素。以此种方式，第一源操作数中的多个元素k0至k7可以被映射到目的地操作数中的同一元素r0至r7。如图4中所示，第一源操作数QD02的位kl被置位，并且第二源操作数404中的对应元素i1指向r3。而且，第一源操作数QD02的位k4被置位，并且第二源操作数404中的对应元素i4也指向r3。因此，OR(或)门408的两个输入被置位，从而置位目的地位r3。然后，在所图示的示例中，第一源操作数包含的置位元素比目的地操作数包含的置位元素更多。
图5图示出根据一个实施例的用于使用第一源操作数和第二源操作数来置位目的地操作数中的一个元素的逻辑电路。如所示，逻辑电路500包括用于保存第一源操作数的8位寄存器502、用于保存第二源操作数的24位寄存器504、以及用于保存目的地操作数的8位寄存器512。如所示，组合逻辑501包括比较器506a-h、AND(与)门508a-h和8个输入的OR(或)门510。如所图示，寄存器504保存第二源操作数的元素i0，该元素i0对应于第一源操作数的元素k0。在操作中，如果k0被置位并且i0等于000，则AND门508a的输出将被置位，使得OR门510的输出被置位，并且对于寄存器512的元素r0被置位。类似地，如果k1被置位并且i1等于000，则AND门508b的输出将被置位，使得OR门510被置位，并且对于寄存器512的元素r0被置位。类似地，如果k2被置位并且i2等于000，或者如果k3被置位并且i3等于000，或者如果k4被置位并且i4等于000，以此类推，则OR门Q'10的输出将被置位，并且存储在寄存器512中的目的地操作数的元素r0将被置位。
为简单起见，如图5中所图示出的电路500仅示出为处理目的地操作数寄存器的8个元素中的一个。更多的电路能够被用于并行地置位更多的或所有的元素。替代地，所图示的逻辑电路能够串行地用于一次置位目的地操作数的一个元素。
图6是用于说明根据一个实施例的执行电路106(图1)的操作的伪代码。如所示，该伪代码说明示例性执行电路106(图1)接收16位第一源操作数标识符src1、64位第二源操作数标识符src2和16位目的地操作数标识符dest作为输入。如由图6的伪代码所说明，示例性执行电路106(图1)清除与目的地操作数标识符dest相关联的数据。如由图6的伪代码所说明，示例性执行电路106(图1)处理src1的16个位，并且对于每一个被置位的位，从与第二源操作数标识符src2相关联的数据的对应元素提取与该元素相关联的目的地索引；并且使用该目的地索引来置位与目的地操作数标识符dest相关联的数据的元素。示例性执行电路106(图1)可以串行地一次一个地处理位，或者可以并行地同时处理多个位或所有位。
图7是图示出根据一个实施例的执行电路106(图1)的操作的流程框图。具体而言，执行电路106在702处检取与第一源操作数标识符和第二源操作数标识符相关联的数据，在704处清除目的地操作数，在706处针对第一源操作数的每个元素测试，在708处第一源操作数元素是否被置位，并且如果其未被置位，则行进至714以测试第一源操作数的最后元素是否已被处理。但是，如果执行电路106在708处判定第一源操作数元素被置位，则其通过在710处从第二源操作数中的对应元素提取对应于第一源操作数元素的目的地索引来继续，在712处置位由该目的地索引标识的目的地元素，并且在714处判定第一源操作数的最后元素是否已被处理。如果在714处判定第一源操作数的最后元素已被处理，则执行电路106继续在716处提交或引退指令。否则，在706处，其处理第一源操作数的下一元素。
如图7中所示，执行用于置换掩码的指令基本上串行地发生，一次处理第一源操作数中的一个元素。在一些实施例中，图7中所示的流程由和/或利用图1中图示出的处理组件来执行。
图8是图示出根据替代实施例的执行电路106(图1)的操作的流程框图。具体而言，执行电路106在802处检取与第一和第二源操作数标识符相关联的数据，并且在804处清除目的地操作数。在806处，并行地对于第一源操作数的每个元素，执行电路106在808处测试第一源操作数元素是否被置位，并且如果其未被置位，则一旦第一源操作数的所有元素的并行处理已被完成，在814处提交或引退指令。但是如果执行电路106在808处判定第一源操作数元素被置位，则其在810处从第二源操作数的对应元素提取目的地索引，在812处置位由该目的地索引标识的目的地元素，然后在814处一旦第一源操作数的所有元素的并行处理已被完成就提交或引退指令。
如图8中所示，用于置换掩码的指令的执行基本上并行地发生，从而同时处理第一源操作数的每一个元素。在一些实施例中，流程图800由和/或利用图1中图示出的处理组件来执行。
图9是图示出根据替代实施例的执行电路106(图1)的操作的流程图。具体而言，执行电路106在902处检取与第一和第二源操作数标识符相关联的数据，在904处清除目的地操作数，在906处分配用于处理目的地操作数的每个元素的逻辑，在此期间执行电路106在908处分配用于处理第一源操作数的每个元素的逻辑，在此期间执行电路106在910处测试第一源操作数元素是否被置位，并且如果其未被置位，则行进至916以测试第一源操作数的最后元素是否已被处理。但是如果执行电路106在910处判定该元素被置位，则其在912处从第二源操作数的对应元素提取对应于第一源操作数元素的目的地索引，并且判定该目的地索引是否指向先前在Q'106处所选择的目的地元素。如果目的地索引不指向所选择的目的地元素，则执行电路106在916处判定第一源操作数的最后元素是否已被处理，否则，如果目的地索引指向在906处所选择的目的地元素，则执行电路106在914处置位由目的地索引标识的目的地操作数元素，并且在916处判定第一源操作数的最后元素是否已被处理。如果执行电路106在916处判定第一源操作数的最后元素已被处理，则其在918处测试目的地操作数的最后元素是否已被处理，否则返回到Q'108以选择第一源操作数的下一元素。在918处，如果执行电路106判定目的地操作数的最后元素未被处理，则其返回至906以选择目的地操作数的下一元素。如果执行电路106在918处判定目的地操作数的最后元素已被处理，则其在920处提交或引退指令。
如图9中所示，用于置换掩码的指令的执行基本上串行地发生，从而一次处理目的地操作数和第一源操作数的一个元素。在一些实施例中，流程图900由和/或利用图1中图示出的处理组件来执行。
图10是图示出根据替代实施例的执行电路106(图1)的操作的流程图。具体而言，执行电路106在1002处检取与第一和第二源操作数标识符相关联的数据，在1004处清除目的地操作数，在1006处使用并行电路来处理目的地操作数的每一个元素，并且在1008处针对目的地操作数的每一个元素使用并行电路来处理第一源操作数的每一个元素，并且针对第一源操作数的每个元素，执行电路106在1010处判定第一源操作数元素是否被置位，并且如果其未被置位，则在1016处一旦所有的并行过程被完成则执行电路106提交或引退指令。但是如果执行电路106在1010处判定第一源操作数元素被置位，则其在1012处从第二源操作数的对应元素提取对应于第一源操作数元素的目的地索引，如果由该索引标识的目的地元素匹配由在1006处所分配的电路正在处理的目的地索引，则在1014处置位由该索引标识的目的地元素，并且在1016处一旦所有的并行过程被完成则提交或引退指令。
如图10中所示，用于置换掩码的指令的执行基本上并行地发生，从而同时处理目的地操作数和第一源操作数的每一个元素。在一些实施例中，流程图1000由和/或利用图1中图示出的处理组件来执行。
指令集
指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有指令格式的字段(所包括的字段通常按照相同的顺序，但是至少一些字段具有不同的位的位置，因为包括了更少的字段)的不同子集，和/或被定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码以及包括用于指定该操作码的操作码字段和用于选择操作数的操作数字段(源1/目的地以及源2)的指令格式，并且该ADD指令在指令流中的出现将具有操作数字段中的选择特定操作数的特定内容。
示例性指令格式
本文中所描述的(多个)指令的实施例可被具体化为不同格式。另外，在下文中详述示例性系统、架构和流水线。(多个)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。
通用向量友好指令格式
向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。
图11-12是图示出根据实施例的通用向量友好指令格式及其指令模板的框图。图11是图示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图12是图示出根据实施例的通用向量友好指令格式及其B类指令模板的框图。具体而言，针对通用向量友好指令格式1100定义A类和B类指令模板，这两者都包括无存储器访问1105的指令模板和存储器访问1120的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。
尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。
图11中的A类指令模板包括：1)在无存储器访问1105的指令模板内，示出无存储器访问的完全舍入控制型操作1110的指令模板、以及无存储器访问的数据变换型操作1115的指令模板；以及2)在存储器访问1120的指令模板内，示出存储器访问的时效性1125的指令模板和存储器访问的非时效性1130的指令模板。图12中的B类指令模板包括：1)在无存储器访问1105的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作1112的指令模板、以及无存储器访问的写掩码控制的vsize型操作1117的指令模板；以及2)在存储器访问1120的指令模板内，示出存储器访问的写掩码控制1127的指令模板。
通用向量友好指令格式1100包括下文按照在图11-12中所图示出的顺序列出的如下字段。
格式字段1140——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式的出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。
基础操作字段1142——其内容区分不同的基础操作。
寄存器索引字段1144——其内容直接地或者通过地址生成来指定源和目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位，以从PxQ(例如，32x512、16x128、32x1024、以及64x1024)个寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源寄存器和目的地寄存器(例如，可支持多达两个源寄存器，其中这些源寄存器中的一个还用作目的地寄存器；可支持多达三个源寄存器，其中这些源寄存器中的一个还用作目的地寄存器；可支持多达两个源寄存器和一个目的地寄存器)。
修饰符(modifier)字段1146——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问1105的指令模板与存储器访问1120的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层级结构(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。
扩充操作字段1150——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段1168、α字段1152和β字段1154。扩充操作字段1150允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。
比例字段1160——其内容允许用于存储器地址生成(例如，用于使用2比例*索引+基址的地址生成)的索引字段的内容的按比例缩放。
位移字段1162A——其内容用作存储器地址生成的部分(例如，用于使用2比例*索引+基址+位移的地址生成)。
位移因数字段1162B(注意，位移字段1162A直接在位移因数字段1162B上的并置指示使用一个或另一个)——其内容用作地址生成的部分，它指定通过存储器访问的尺寸(N)按比例缩放的位移因数，其中N是存储器访问中的字节数量(例如，用于使用2比例*索引+基址+按比例缩放的位移的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成要在计算有效地址时将要使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段1174(本文中稍后所描述)和数据操纵字段1154C确定。位移字段1162A和位移因数字段1162B不用于无存储器访问1105的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在此意义上，位移字段1162A和位移因数字段1162B是任选的。
数据元素宽度字段1164——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中仅用于指令中的一些)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持多个数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。
写掩码字段1170——其内容在每一数据元素位置的基础上控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩蔽，而B类指令模板支持合并-写掩蔽和归零-写掩蔽两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正在被执行的操作的向量长度的能力(即，从第一个到最后一个正在被修改的元素的跨度)；然而，被修改的元素不一定要是连续的。由此，写掩码字段1170允许部分向量操作，包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段1170的内容选择了多个写掩码寄存器中包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段1170的内容间接地标识了要执行的掩蔽)的本发明的实施例，但是替代实施例替代地或附加地允许掩码写字段1170的内容直接地指定要执行的掩蔽。
立即数字段1172——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。
类字段1168——其内容在不同类的指令之间进行区分。参考图11-B，该字段的内容在A类和B类指令之间进行选择。在图11-B中，使用圆角方形来指示在字段中存在特定值(例如，在图11-B中，分别用于类字段1168的A类1168A和B类1168B)。
A类指令模板
在A类非存储器访问1105的指令模板的情况下，α字段1152被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作1110和无存储器访问的数据变换型操作1115的指令模板分别指定舍入1152A.1和数据变换1152A.2)的RS字段1152A，而β字段1154区分要执行指定类型的操作中的哪一种。在无存储器访问1105的指令模板中，比例字段1160、位移字段1162A和位移比例字段1162B不存在。
无存储器访问的指令模板——完全舍入控制型操作
在无存储器访问的完全舍入控制型操作1110的指令模板中，β字段1154被解释为其(多个)内容提供静态舍入的舍入控制字段1154A。尽管在本发明的所描述的实施例中舍入控制字段1154A包括抑制所有浮点异常(SAE)字段1156和舍入操作控制字段1158，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段1158)。
SAE字段1156——其内容区分是否禁用异常事件报告；当SAE字段1156的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处理程序。
舍入操作控制字段1158——其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段1158允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1150的内容覆盖(override)该寄存器值。
无存储器访问的指令模板——数据变换型操作
在无存储器访问的数据变换型操作1115的指令模板中，β字段1154被解释为数据变换字段1154B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。
在A类存储器访问1120的指令模板的情况下，α字段1152被解释为驱逐提示字段1152B，其内容区分要使用驱逐提示中的哪一个(在图11中，对于存储器访问时效性1125的指令模板和存储器访问非时效性1130的指令模板分别指定时效性的1152B.1和非时效性的1152B.2)，而β字段1154被解释为数据操纵字段1154C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵；广播；源的向上转换；以及目的地的向下转换)。存储器访问1120的指令模板包括比例字段1160，并任选地包括位移字段1162A或位移比例字段1162B。
向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选择为写掩码的向量掩码的内容规定。
存储器访问的指令模板——时效性的
时效性的数据是可能足够快地重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
存储器访问的指令模板——非时效性的
非时效性数据是不大可能足够快地被重新使用以从第1级高速缓存中的高速缓存操作获益且应当给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
B类指令模板
在B类指令模板的情况下，α字段1152被解释为写掩码控制(Z)字段1152C，其内容区分由写掩码字段1170控制的写掩蔽应当是合并还是归零。
在B类非存储器访问1105的指令模板的情况下，β字段1154的部分被解释为RL字段1157A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制的部分舍入控制型操作1112的指令模板和无存储器访问的写掩码控制的VSIZE型操作1117的指令模板分别指定舍入1157A.1和向量长度(VSIZE)1157A.2)，而β字段1154的其余部分区分要执行指定类型的操作中的哪一种。在无存储器访问1105的指令模板中，比例字段1160、位移字段1162A和位移比例字段1162B不存在。
在无存储器访问的写掩码控制的部分舍入控制型操作1110的指令模板中，β字段1154的其余部分被解释为舍入操作字段1159A，并且禁用异常事件报告(给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序)。
舍入操作控制字段1159A——正如舍入操作控制字段1158，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段1159A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段1150的内容覆盖该寄存器值。
在无存储器访问的写掩码控制的VSIZE型操作1117的指令模板中，β字段1154的其余部分被解释为向量长度字段1159B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节、或512字节)。
在B类存储器访问1120的指令模板的情况下，β字段1154的部分被解释为广播字段1157B，其内容区分是否要执行广播型数据操纵操作，而β字段1154的其余部分被解释为向量长度字段1159B。存储器访问1120的指令模板包括比例字段1160，并任选地包括位移字段1162A或位移比例字段1162B。
针对通用向量友好指令格式1100，示出完整操作码字段1174包括格式字段1140、基础操作字段1142以及数据元素宽度字段1164。尽管示出了其中完整操作码字段1174包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段1174包括少于所有的这些字段。完整操作码字段1174提供操作代码(操作码)。
扩充操作字段1150、数据元素宽度字段1164以及写掩码字段1170允许在每一指令的基础上以通用向量友好指令格式指定这些特征。
写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。
在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或处理器内的不同核可仅支持A类、仅支持B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本发明的范围内)。同样，单个处理器可包括多个核，这些核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有分开的图形核和通用核的处理器中，图形核中旨在主要用于图形和/或科学计算的一个图形核可以仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有分开的图形核的另一处理器可包括支持A类和B类两者的一个或多个通用有序或乱序核。当然，在不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，即时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。
示例性专用向量友好指令格式
图13是图示出根据实施例的示例性专用向量友好指令格式的框图。图13示出专用向量友好指令格式1300，其指定字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，专用向量友好指令格式1300是专用的。专用向量友好指令格式1300可用于扩展x86指令集，并且由此字段中的一些字段与在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。图示出来自图11的字段，来自图13的字段映射到来自图11的字段中。
应当理解，虽然出于说明的目的在通用向量友好指令格式1100的上下文中，参考专用向量友好指令格式1300描述了本发明的实施例，但是本发明不限于专用向量友好指令格式1300，声明的地方除外。例如，通用向量友好指令格式1100构想各种字段的各种可能的尺寸，而专用向量友好指令格式1300被示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式1300中数据元素宽度字段1164被示为一位字段，但是本发明不限于此(即，通用向量友好指令格式1100构想数据元素宽度字段1164的其他尺寸)。
通用向量友好指令格式1100包括下文按照图13中所图示的顺序列出的如下字段。
EVEX前缀(字节0-3)1302——以四字节形式进行编码。
格式字段1140(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段1140，并且它包含0x62(在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。
第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。
REX字段1305(EVEX字节1，位[7-5])——由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(1157BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低的三个位(rrr、xxx和bbb)进行编码，使得可通过增加EVEX.R、EVEX.X和EVEX.B来形成Rrrr、Xxxx和Bbbb。
REX’字段1110——这是REX’字段1110的第一部分，并且是用于对扩展的32个寄存器集合的较高的16个或较低的16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与下文所指示的其他位一起以位反转的格式存储，以(在公知x86的32位模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该位以及下文所指示的其他位。值1用于对较低的16个寄存器进行编码。换言之，R'Rrrr是通过组合EVEX.R'、EVEX.R以及来自其他字段的其他RRR而形成的。
操作码映射字段1315(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38、或0F 3)进行编码。
数据元素宽度字段1164(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。
EVEX.vvvv 1320(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)的形式指定的第一源寄存器操作数进行编码，并且对具有两个或两个以上源操作数的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段1320对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。
EVEX.U 1168类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。
前缀编码字段1325(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成为SIMD前缀编码字段；并且运行时在提供给解码器的PLA之前，被扩展成为传统SIMD前缀(因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令)。虽然较新的指令可以直接将EVEX前缀编码字段的内容用作操作码扩展，但是某些实施例为了一致性而以类似的方式扩展，但是允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。
α字段1152(EVEX字节3，位[7]–EH；也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是针对上下文的。
β字段1154(EVEX字节3，位[6:4]-SSS，也称为EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，也以βββ图示)——如先前所述，该字段是针对上下文的。
REX’字段1110——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高的16个或较低的16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低的16个寄存器进行编码。换言之，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。
写掩码字段1170(EVEX字节3，位[2:0]-kkk)——如先前所描述，其内容指定写掩码寄存器中的寄存器索引。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩蔽硬件的硬件来实现)。
实操作码字段1330(字节4)还被称为操作码字节。操作码的部分在该字段中被指定。
MOD R/M字段1340(字节5)包括MOD字段1342、Reg字段1344、以及R/M字段1346。如先前所描述，MOD字段1342的内容在存储器访问操作与非存储器访问操作之间进行区分。Reg字段1344的作用可以被概括为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段1346的作用可包括下列各项：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
比例、索引、基址(SIB)字节(字节6)——如先前所描述，比例字段1150的内容用于存储器地址生成。SIB.xxx 1354和SIB.bbb 1356——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。
位移字段1162A(字节7-10)——当MOD字段1342包含10时，字节7-10是位移字段1162A，并且它以与传统32位位移(disp32)相同的方式工作，且以字节粒度工作。
位移因数字段1162B(字节7)——当MOD字段1342包含01时，字节7是位移因数字段1162B。该字段的位置与以字节粒度工作的传统x86指令集8位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8个位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段1162B是disp8的重新解释；当使用位移因数字段1162B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数的假设，并且因此不需要编码地址偏移的冗余低阶位。换言之，位移因数字段1162B替代传统x86指令集8位位移。由此，位移因数字段1162B以与x86指令集8位位移相同的方式进行编码(所以在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换言之，在编码规则或编码长度方面没有变化，而仅在通过硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。立即数字段1172如先前所描述地操作。
完整操作码字段
图14是图示出根据一个实施例的构成完整操作码字段1174的专用向量友好指令格式1300的字段的框图。具体地，完整操作码字段1174包括格式字段1140、基础操作字段1142和数据元素宽度(W)字段1164。基础操作字段1142包括前缀编码字段1325、操作码映射字段1315和实操作码字段1330。
寄存器索引字段
图15是图示出根据一个实施例的构成寄存器索引字段1144的专用向量友好指令格式1300的字段的框图。具体而言，寄存器索引字段1144包括REX字段1305、REX’字段1310、MODR/M.reg字段1344、MODR/M.r/m字段1346、VVVV字段1320、xxx字段1354以及bbb字段1356。
扩充操作字段
图16是图示出根据一个实施例的构成扩充操作字段1650的专用向量友好指令格式1300的字段的框图。当类(U)字段1668包含0时，它表明EVEX.U0(A类1668A)；当它包含1时，它表明EVEX.U1(B类1668B)。当U＝0并且MOD字段1642包含16(表示无存储器访问操作)时，α字段1652(EVEX字节3，位[7]-EH)被解释为RS字段1652A。当RS字段1652A包含1(舍入1652A.1)时，β字段1654(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段1654A。舍入控制字段1654A包括一位SAE字段1656和两位舍入操作字段1658。当RS字段1652A包含0(数据变换1652A.2)时，β字段1654(EVEX字节3，位[6:4]SSS)被解释为三位数据变换字段1654B。当U＝0且MOD字段1342包含00、01或10(表明存储器访问操作)时，α字段1652(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段1652B且β字段1654(EVEX字节3，位[6:4]SSS)被解释为三位数据操纵字段1654C。
当U＝1时，α字段1652(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段1652C。当U＝1且MOD字段1342包含16(表明无存储器访问操作)时，β字段1654的部分(EVEX字节3，位[4]–S0)被解释为RL字段1657A；当它包含1(舍入1657A.1)时，β字段1654的其余部分(EVEX字节3，位[6-5]–S2-1)被解释为舍入操作字段1659A，而当RL字段1657A包含0(VSIZE1657.A2)时，β字段1654的其余部分(EVEX字节3，位[6-5]-S2-1)被解释为向量长度字段1659B(EVEX字节3，位[6-5]–L1-0)。当U＝1且MOD字段1342包含00、01或10(表明存储器访问操作)时，β字段1654(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段1659B(EVEX字节3，位[6-5]–L1-0)和广播字段1657B(EVEX字节3，位[4]–B)。
示例性寄存器架构
图17是根据一个实施例的寄存器架构1700的框图。在所图示的实施例中，有32个512位宽的向量寄存器1710；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式1300对这些被覆盖的寄存器堆操作，如在以下表格中所图示。
换言之，向量长度字段1159B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半；并且不具有向量长度字段1159B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式1300的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。
写掩码寄存器1715——在所图示的实施例中，有8个写掩码寄存器(k0到k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器1715的尺寸是16位。如先前所描述，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地禁止写掩蔽用于那条指令。
通用寄存器1725——在所图示的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用来寻址存储器操作数。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。
标量浮点栈寄存器堆(x87栈)1745，在其上面重叠了MMX紧缩整数平坦寄存器堆1750——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而MMX寄存器用于对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。
本发明的替代实施例可以使用更宽的或更窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。
示例性核架构、处理器和计算机架构
处理器核可通过不同的方式、出于不同的目的并且在不同的处理器中实现。举例而言，此类核的实现可包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)与CPU在分开的芯片上的协处理器；2)与CPU在相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上所描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。
示例性核架构
有序和乱序核框图
图18是图示出根据实施例的示例性有序流水线以及示例性寄存器重命名、乱序发布/执行流水线的框图。图19是图示出根据实施例的要包括在处理器中的有序架构核的示例性实施例和示例性寄存器重命名、乱序发布/执行架构核两者的框图。图18和19中的实线框图示出有序流水线和有序核，而任选增加的虚线框图示出寄存器重命名、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。
在图18中，处理器流水线1800包括取出级1802、长度解码级1804、解码级1806、分配级1808、重命名级1810、调度(也称为分派或发布)级1812、寄存器读取/存储器读取级1814、执行级1816、写回/存储器写入级1818、异常处置级1822以及提交级1824。
图19示出处理器核1890，包括耦合至执行引擎单元1850的前端单元1830，并且前端单元1830和执行引擎单元1850两者耦合至存储器单元1870。核1890可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或者混合或替代的核类型。作为又一选项，核1890可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。
前端单元1830包括耦合至指令高速缓存单元1834的分支预测单元1832，该指令高速缓存单元1834耦合至指令转换后备缓冲器(TLB)1836，该指令转换后备缓冲器1836耦合至指令取出单元1838，指令取出单元1838耦合至解码单元1840。解码单元1840(或解码器)可对指令进行解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1840可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核1890包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元1840中，或以其他方式在前端单元1830内)。解码单元1840耦合至执行引擎单元1850中的重命名/分配器单元1852。
执行引擎单元1850包括重命名/分配器单元1852，该重命名/分配器单元1852耦合至引退单元1854和一个或多个调度器单元的集合1856。(多个)调度器单元1856表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元1856耦合至(多个)物理寄存器堆单元1858。(多个)物理寄存器堆单元1858中的每一个表示一个或多个物理寄存器堆，其中不同的物理寄存器堆保存一个或多个不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点、状态(例如，指令指针是将要执行的下一指令的地址)等。在一个实施例中，(多个)物理寄存器堆单元1858包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元1858由引退单元1854重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器以及(多个)引退寄存器堆；使用寄存器映射和寄存器池；等等)。引退单元1854和(多个)物理寄存器堆单元1858耦合至(多个)执行集群1860。(多个)执行集群1860包括一个或多个执行单元1862的集合以及一个或多个存储器访问单元1864的集合。执行单元1862可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可仅包括一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元1856、(多个)物理寄存器堆单元1858、(多个)执行集群1860被示出为可能是复数个，因为某些实施例为某些数据/操作类型创建了诸个分开的流水线(例如，均具有它们各自的调度器单元、物理寄存器堆单元和/或执行集群的标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线、和/或存储器访问流水线，并且在分开的存储器访问流水线的情况下某些实施例被实现为其中仅该流水线的执行集群具有(多个)存储器访问单元1864)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序发布/执行。
存储器访问单元1864的集合耦合至存储器单元1870，该存储器单元1870包括数据TLB单元1872，该数据TLB单元1872耦合至数据高速缓存单元1874，该数据高速缓存单元1874耦合至第二级(L2)高速缓存单元1876。在一个示例性实施例中，存储器访问单元1864可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合至存储器单元1870中的数据TLB单元1872。指令高速缓存单元1834进一步耦合至存储器单元1870中的第二级(L2)高速缓存单元1876。L2高速缓存单元1876耦合至一个或多个其他级别的高速缓存，并最终耦合至主存储器。
作为示例，示例性寄存器重命名、乱序发布/执行核架构可如下所述地实现流水线1800：1)指令取出1838执行取出和长度解码级1802和1804；2)解码单元1840执行解码级1806；3)重命名/分配器单元1852执行分配级1808和重命名级1810；4)(多个)调度器单元1856执行调度级1812；5)(多个)物理寄存器堆单元1858和存储器单元1870执行寄存器读取/存储器读取级1814；执行集群1860执行执行级1816；6)存储器单元1870和(多个)物理寄存器堆单元1858执行写回/存储器写入级1818；7)各单元可涉及异常处置级1822；以及8)引退单元1854和(多个)物理寄存器堆单元1858执行提交级1824。
核1890可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中所描述的(多条)指令。在一个实施例中，核1890包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来进行该多线程化，该各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如 超线程化技术中的同时多线程化)。
尽管在乱序执行的上下文中描述寄存器重命名，但应当理解，可在有序架构中使用寄存器重命名。尽管所图示出的处理器的实施例还包括分开的指令和数据高速缓存单元1834/1874以及共享L2高速缓存单元1876，但替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。替代地，所有高速缓存都可在核和/或处理器的外部。
具体的示例性有序核架构
图20和21图示出更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。
图20是根据实施例的单个处理器核以及它到管芯上互连网络2002的连接及其第二级(L2)高速缓存的本地子集2004的框图。在一个实施例中，指令解码器2000支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存2006允许对进入标量和向量单元中的高速缓存存储器的低等待时间的访问。尽管在一个实施例中(为了简化设计)，标量单元2008和向量单元2010使用分开的寄存器集合(分别为标量寄存器2012和向量寄存器2014)，并且在这些寄存器之间传输的数据被写入到存储器并随后从第一级(L1)高速缓存2006读回，但是本发明的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。
L2高速缓存的本地子集2004是全局L2高速缓存的部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集2004的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集2004中，并且可以与其他处理器核访问它们自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集2004中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。
图21是根据实施例的图20中处理器核的部分的展开图。图21包括L1高速缓存2006的L1数据高速缓存2006A部分，以及关于向量单元2010和向量寄存器2014的更多细节。具体而言，向量单元2010是16宽向量处理单元(VPU)(见16宽ALU 2028)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU利用混合单元2020支持对寄存器输入的混合，利用数值转换单元2022A-B支持数值转换，并且利用复制单元2024支持对存储器输入的复制。写掩码寄存器2026允许预测所得的向量写入。
图22是根据实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器2200的框图。图22的实线框图示出处理器2200，处理器2200具有单个核2202A、系统代理2210、一个或多个总线控制器单元2216的集合，而任选附加的虚线框示出了替代处理器2200，替代处理器2200具有多个核2202A-N、系统代理单元2210中的一个或多个集成存储器控制器单元2214的集合以及专用逻辑2208。
由此，处理器2200的不同实现可包括：1)CPU，其中专用逻辑2208是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核2202A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核2202A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核2202A-N是大量通用有序核。由此，处理器2200可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多个核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器2200可以是一个或多个基板的部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。
存储器层级结构包括核内的一个或多个级别的高速缓存、一组或一个或多个共享高速缓存单元2206、以及耦合至集成存储器控制器单元2214的集合的外部存储器(未示出)。共享高速缓存单元2206的集合可包括一个或多个中间级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合，中间级别的高速缓存诸如第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存。尽管在一个实施例中，基于环的互连单元2212将集成图形逻辑2208、共享高速缓存单元2206的集合以及系统代理单元2210/(多个)集成存储器控制器单元2214互连，但替代实施例可使用任何数量的公知技术来将此类单元互连。在一个实施例中，在一个或多个高速缓存单元2206与核2202A-N之间维持一致性。
在一些实施例中，核2202A-N中的一个或多个核能够多线程化。系统代理2210包括协调和操作核2202A-N的那些组件。系统代理单元2210可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核2202A-N以及集成图形逻辑2208的功率状态进行调节所需的逻辑和组件，或者可以包括这些逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。
核2202A-N在架构指令集方面可以是同构的或异构的；即，核2202A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或者执行不同的指令集。
示例性计算机架构
图23-26是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。
现在参考图23，所示出的是根据本发明一个实施例的系统2300的框图。系统2300可包括一个或多个处理器2310、2315，这些处理器耦合至控制器中枢2320。在一个实施例中，控制器中枢2320包括图形存储器控制器中枢(GMCH)2390和输入/输出中枢(IOH)2350(其可以在分开的芯片上)；GMCH 2390包括存储器和图形控制器，存储器2340和协处理器2345耦合至该存储器和图形控制器；IOH 2350将输入/输出(I/O)设备2360耦合至GMCH2390。替代地，存储器和图形控制器中的一者或两者集成在处理器内(如本文所描述)，存储器2340和协处理器2345直接耦合至处理器2310，并且控制器中枢2320与IOH 2350在单个芯片中。
附加处理器2315的任选性在图23中利用虚线来表示。每一处理器2310、2315可包括本文中所描述的处理核中的一个或多个，并且可以是处理器2200的某一版本。
存储器2340可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢2320经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接2395来与(多个)处理器2310、2315进行通信。
在一个实施例中，协处理器2345是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢2320可包括集成图形加速器。
物理资源2310、2315之间可存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差别。
在一个实施例中，处理器2310执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器2310将这些协处理器指令识别为具有应当由附连的协处理器2345执行的类型。因此，处理器2310在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器2345。(多个)协处理器2345接受并执行所接收的协处理器指令。
现在参照图24，所示出的是根据本发明实施例的第一更具体的示例性系统2400的框图。如图24中所示，多处理器系统2400是点对点互连系统，并且包括经由点对点互连2450耦合的第一处理器2470和第二处理器2480。处理器2470和2480中的每一个可以是处理器2200的某一版本。在本发明的一个实施例中，处理器2470和2480分别是处理器2310和2315，而协处理器2438是协处理器2345。在另一实施例中，处理器2470和2480分别是处理器2310、协处理器2345。
处理器2470和2480被示出为分别包括集成存储器控制器(IMC)单元2472和2482。处理器2470还包括作为其总线控制器单元的部分的点对点(P-P)接口2476和2478；类似地，第二处理器2480包括P-P接口2486和2488。处理器2470、2480可经由使用点对点(P-P)接口电路2478、2488的P-P接口2450来交换信息。如图24中所示，IMC 2472和2482将处理器耦合至相应的存储器，即存储器2432和存储器2434，这些存储器可以是本地附连到相应处理器的主存储器的部分。
处理器2470、2480可各自经由使用点对点接口电路2476、2494、2486和2498的各个P-P接口2452、2454来与芯片组2490交换信息。芯片组2490可以任选地经由高性能接口2492来与协处理器2438交换信息。在一个实施例中，协处理器2438是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。
共享高速缓存(未示出)可被包括在任一处理器中，或在两个处理器外部但仍经由P-P互连与处理器连接，使得如果将处理器置于低功率模式则可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。
芯片组2490可经由接口2496耦合至第一总线2416。在一个实施例中，第一总线2416可以是外围组件互连(PCI)总线、或者诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是本发明的范围不限于此。
如图24中所示，各种I/O设备2414可连同总线桥2418一起耦合至第一总线2416，该总线桥2418将第一总线2416耦合至第二总线2420。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器之类的一个或多个附加处理器2415耦合至第一总线2416。在一个实施例中，第二总线2420可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合至第二总线2420，这些设备包括例如键盘和/或鼠标2422、通信设备2427以及存储单元2428，该存储单元2428诸如可包括指令/代码和数据2430的盘驱动器或其他大容量存储设备。此外，音频I/O 2424可耦合至第二总线2420。注意，其他架构是可能的。例如，代替图24的点对点架构，系统可实现多分支总线或其他此类架构。
现在参考图25，所示出的是根据本发明的实施例的第二更具体的示例性系统2500的框图。图24和25中的类似部件用类似附图标记表示，并已从图25中省去了图24中的某些方面，以避免使图25的其他方面变得模糊。
图25图示出处理器2570、2580可分别包括集成存储器和I/O控制逻辑(“CL”)2572和2582。由此，CL 2572、2582包括集成存储器控制器单元，并包括I/O控制逻辑。图25图示出不仅存储器2532、2534耦合至CL 2572、2582，而且I/O设备2514也耦合至控制逻辑2572、2582。传统I/O设备2515耦合至芯片组2590。
现在参考图26，所示出的是根据本发明的实施例的SoC 2600的框图。图22中的类似的要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图26中，(多个)互连单元2608耦合至：应用处理器2610，包括一个或多个核2602A-N的集合、对应的高速缓存单元2604A-N以及(多个)共享高速缓存单元2606；系统代理单元2610；(多个)总线控制器单元2616；(多个)集成存储器控制器单元2614；一组或一个或多个协处理器2620，可包括集成图形逻辑、图像处理器、音频处理器、以及视频处理器；静态随机存取存储器(SRAM)单元2630；直接存储器存取(DMA)单元2632；以及显示单元2640，用于耦合至一个或多个外部显示器。在一个实施例中，(多个)协处理器2620包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、嵌入式处理器，等等。
本文中所公开的机制的实施例可被实现在硬件、软件、固件或此类实现方式的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可将程序代码(诸如，图24中所图示的代码2430)应用于输入指令，以执行本文中所描述的功能并生成输出信息。可按照已知方式将该输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。
程序代码可以用高级过程编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，程序代码也可用汇编语言或机器语言来实现。事实上，本文中所描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示处理器中的各种逻辑的表示性指令来实现，该表示性指令在由机器读取时使得该机器制造用于执行本文中所描述的技术的逻辑。被称为“IP核”的此类表示可被存储在有形的机器可读介质上，并被提供给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物品的非暂态的有形布置，其包括存储介质，诸如：硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。
因此，本发明的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中所描述的结构、电路、装置、处理器和/或系统特征。此类实施例也可被称为程序产品。
仿真(包括二进制变换、代码变形等)
在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核来处理的一个或多个其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
图27是根据实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图27示出可以使用x86编译器2704来编译利用高级语言2702的程序，以生成可以由具有至少一个x86指令集核的处理器2716原生执行的x86二进制代码2706。具有至少一个x86指令集核的处理器2716表示可以通过兼容地执行或以其他方式处理以下各项来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器2704表示可操作用于生成x86二进制代码2706(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器2716上执行。类似地，图27示出可以使用替代的指令集编译器2708来编译利用高级语言2702的程序，以生成可以由不具有至少一个x86指令集核的处理器2714(例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码2710。指令转换器2712用于将x86二进制代码2706转换成可以由不具有x86指令集核的处理器2714原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码2710相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。由此，指令转换器2712通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码2706的软件、固件、硬件或其组合。
权利要求书(按照条约第19条的修改)
1.一种处理器，包括：
取出电路，用于取出指令，所述指令的格式包括第一源操作数标识符、第二源操作数标识符和目的地操作数标识符；
解码电路，用于对所述指令进行解码；
数据检取电路，用于检取与所述第一源操作数标识符和所述第二源操作数标识符相关联的数据；以及
执行电路，用于执行经解码的指令以：判定与所述第一源操作数标识符相关联的数据中的第一元素是否被置位，如果所述第一元素被置位，则从与所述第二源操作数标识符相关联的数据中的对应的第二元素提取目的地索引，并且使用所述目的地索引来置位与所述目的地操作数标识符相关联的数据中的目的地元素。
2.一种处理器，包括：
取出电路，用于取出指令，所述指令的格式包括第一源操作数标识符、第二源操作数标识符和目的地操作数标识符；
解码电路，用于对所述指令进行解码；
数据检取装置，用于检取与所述第一源操作数标识符和所述第二源操作数标识符相关联的数据；以及
执行电路，用于执行经解码的指令以：判定与所述第一源操作数标识符相关联的数据中的第一元素是否被置位，如果所述第一元素被置位，则从与所述第二源操作数标识符相关联的数据中的对应的第二元素提取目的地索引，并且使用所述目的地索引来置位与所述目的地操作数标识符相关联的数据中的目的地元素。
3.一种处理器，包括：
取出电路，用于取出指令，所述指令的格式包括第一源操作数标识符、第二源操作数标识符和目的地操作数标识符；
解码电路，用于对所述指令进行解码；
数据检取电路，用于检取与所述第一源操作数标识符和所述第二源操作数标识符相关联的数据；以及
执行装置，用于置位与所述目的地操作数标识符相关联的数据中的针对与所述第一源操作数标识符相关联的数据中的每个置位元素的所选择的元素，选择由与所述第二源操作数标识符相关联的数据指定。
4.一种处理器，包括：
取出电路，用于取出指令，所述指令的格式包括第一源操作数标识符、第二源操作数标识符和目的地操作数标识符；
解码电路，用于对所述指令进行解码；
数据检取装置，用于检取与所述第一源操作数标识符和所述第二源操作数标识符相关联的数据；以及
执行装置，用于置位与所述目的地操作数标识符相关联的数据中的针对与所述第一源操作数标识符相关联的数据中的每个置位元素的所选择的元素，选择由与所述第二源操作数标识符相关联的数据指定。
5.如权利要求3-4所述的处理器中的任一项，其中，所述执行装置进一步被配置成用于：在执行经解码的指令之前清除与所述目的地操作数标识符相关联的数据。
6.如权利要求1至4所述的处理器中的任一项，其中，与所述第二源操作数标识符相关联的数据包括多个索引，所述多个索引能够用于将与所述第一源操作数标识符相关联的数据中的对应的多个源元素映射到与所述目的地操作数标识符相关联的数据中的多个目的地元素。
7.如权利要求3-4中任一项所述的处理器中的任一项，其中，所述执行装置进一步被配置成用于：
对与所述第一源操作数标识符相关联的数据中的置位元素的第一数量进行计数；
对与所述目的地操作数标识符相关联的数据中的置位元素的第二数量进行计数；以及
如果所述第一数量大于或者等于所述第二数量，则生成指示置位元素的所述第二数量小于置位元素的所述第一数量的信号。
8.如权利要求1-2所述的处理器中的任一项，其中，所述执行电路进一步被配置成用于：对与所述第一源操作数标识符相关联的数据中的多个元素串行地执行经解码的指令。
9.如权利要求1-2所述的处理器中的任一项，其中，所述执行电路进一步被配置成用于：对与所述第一源操作数标识符相关联的数据中的多个元素并行地执行经解码的指令。
10.如权利要求1-2所述的处理器中的任一项，其中，所述执行电路进一步用于：对与所述第一源操作数标识符相关联的数据中的每一元素串行地执行经解码的指令。
11.如权利要求1-2所述的处理器中的任一项，其中，所述执行电路进一步被配置成用于：对与所述第一源操作数标识符相关联的数据中的每一元素并行地执行经解码的指令。
12.如权利要求1-4所述的处理器中的任一项，其中，与所述第一源操作数标识符相关联的数据被检取到第一写掩码寄存器中，与所述目的地操作数标识符相关联的数据在第二写掩码寄存器中，并且与所述第二源操作数标识符相关联的数据在存储器位置中。
13.如权利要求1-4所述的处理器中的任一项，其中，与所述第一源操作数标识符相关联的数据被检取到第一写掩码寄存器中，与所述目的地操作数标识符相关联的数据在第二写掩码寄存器中，并且与所述第二源操作数标识符相关联的数据在寄存器中。
14.一种方法，包括：
取出指令，所述指令的格式包括第一源操作数标识符、第二源操作数标识符和目的地操作数标识符；
对所述指令进行解码；
检取与所述第一源操作数标识符和所述第二源操作数标识符相关联的数据；以及
执行经解码的指令以：判定与所述第一源操作数标识符相关联的数据中的第一元素是否被置位，如果所述第一元素被置位，则从与所述第二源操作数标识符相关联的数据中的对应的第二元素摘录目的地索引，并且使用所述目的地索引来置位与所述目的地操作数标识符相关联的数据中的目的地元素。
15.一种方法，包括：
取出指令，所述指令的格式包括第一源操作数标识符、第二源操作数标识符和目的地操作数标识符；
对所取出的指令进行解码；
检取与所述第一源操作数标识符和所述第二源操作数标识符相关联的数据；以及
执行经解码的指令以：置位与所述目的地操作数标识符相关联的数据中的针对与所述第一源操作数标识符相关联的数据中的每个置位元素的所选择的元素，选择由与所述第二源操作数标识符相关联的数据指定。
16.如权利要求14-15所述的方法中的任一项，进一步包括：在执行经解码的指令之前，清除与所述目的地操作数标识符相关联的数据。
17.如权利要求14-15所述的方法中的任一项，其中，与所述第二源操作数标识符相关联的数据包括多个索引，所述多个索引能够用于将与所述第一源操作数标识符相关联的数据中的对应的多个源元素映射到与所述目的地操作数标识符相关联的数据中的多个目的地元素。
18.如权利要求14-15所述的方法中的任一项，进一步包括：
对与所述第一源操作数标识符相关联的数据中的置位元素的第一数量进行计数；
对与所述目的地操作数标识符相关联的数据中的置位元素的第二数量进行计数；以及
如果所述第一数量大于或者等于所述第二数量，则生成指示置位元素的所述第二数量小于置位元素的所述第一数量的信号。
19.如权利要求14-15所述的方法中的任一项，进一步包括：对与所述第一源操作数标识符相关联的数据中的多个元素并行地执行经解码的指令。
20.如权利要求14-15所述的方法中的任一项，其中，与所述第一源操作数标识符相关联的数据被检取到写掩码寄存器中，与所述目的地操作数标识符相关联的数据在写掩码寄存器中，并且与所述第二源操作数标识符相关联的数据在存储器位置中。
21.如权利要求14-15所述的方法中的任一项，其中，与所述第一源操作数标识符相关联的数据被检取到写掩码寄存器中，与所述目的地操作数标识符相关联的数据在写掩码寄存器中，并且与所述第二源操作数标识符相关联的数据在寄存器中。
22.一种包括非暂态机器可读存储介质的制品，所述非暂态机器可读存储介质存储指令，所述指令能够由处理器执行以：
取出指令，所述指令的格式包括第一源操作数标识符、第二源操作数标识符和目的地操作数标识符；
对所述指令进行解码；
检取与所述第一源操作数标识符和所述第二源操作数标识符相关联的数据；以及
执行经解码的指令以：判定与所述第一源操作数标识符相关联的数据中的第一元素是否被置位，如果所述第一元素被置位，则从与所述第二源操作数标识符相关联的数据中的对应的第二元素摘录目的地索引，并且使用所述目的地索引来置位与所述目的地操作数标识符相关联的数据中的目的地元素。
23.一种包括非暂态机器可读存储介质的制品，所述非暂态机器可读存储介质存储指令，所述指令能够由处理器执行以：
取出指令，所述指令的格式包括第一源操作数标识符、第二源操作数标识符和目的地操作数标识符；
对所取出的指令进行解码；
检取与所述第一源操作数标识符和所述第二源操作数标识符相关联的数据；以及
执行经解码的指令以：置位与所述目的地操作数标识符相关联的数据中的针对与所述第一源操作数标识符相关联的数据中的每个置位元素的所选择的元素，选择由与所述第二源操作数标识符相关联的数据指定。
24.如权利要求22-23所述的制品中的任一项，进一步包括：在执行所述指令之前，清除与所述目的地操作数标识符相关联的数据。
25.如权利要求22-23所述的制品中的任一项，其中，与所述第二源操作数标识符相关联的数据包括多个索引，所述多个索引能够用于将与所述第一源操作数标识符相关联的数据中的对应的多个源元素映射到与所述目的地操作数标识符相关联的数据中的多个目的地元素。

Claims (25)

1.一种处理器，包括：
取出电路，用于取出指令，所述指令的格式包括第一源操作数标识符、第二源操作数标识符和目的地操作数标识符；
解码电路，用于对所述指令进行解码；
数据检取电路，用于检取与所述第一源操作数标识符和所述第二源操作数标识符相关联的数据；
执行电路，用于执行经解码的指令以执行过程，所述过程包括：判定与所述第一源操作数标识符相关联的数据中的第一元素是否被置位，如果所述第一元素被置位，则从与所述第二源操作数标识符相关联的数据中的对应的第二元素提取目的地索引，并且使用所述目的地索引来置位与所述目的地操作数标识符相关联的数据中的目的地元素。
2.一种处理器，包括：
取出电路，用于取出指令，所述指令的格式包括第一源操作数标识符、第二源操作数标识符和目的地操作数标识符；
解码电路，用于对所述指令进行解码；
数据检取装置，用于检取与所述第一源操作数标识符和所述第二源操作数标识符相关联的数据；
执行电路，用于执行经解码的指令以执行过程，所述过程包括：判定与所述第一源操作数标识符相关联的数据中的第一元素是否被置位，如果所述第一元素被置位，则从与所述第二源操作数标识符相关联的数据中的对应的第二元素提取目的地索引，并且使用所述目的地索引来置位与所述目的地操作数标识符相关联的数据中的目的地元素。
3.一种处理器，包括：
取出电路，用于取出指令，所述指令的格式包括第一源操作数标识符、第二源操作数标识符和目的地操作数标识符；
解码电路，用于对所述指令进行解码；
数据检取电路，用于检取与所述第一源操作数标识符和所述第二源操作数标识符相关联的数据；
执行装置，用于置位目的地操作数中的针对第一源操作数中的每个置位元素的所选择的元素，选择由第二源操作数指定。
4.一种处理器，包括：
取出电路，用于取出指令，所述指令的格式包括第一源操作数标识符、第二源操作数标识符和目的地操作数标识符；
解码电路，用于对所述指令进行解码；
数据检取装置，用于检取与所述第一源操作数标识符和所述第二源操作数标识符相关联的数据；
执行装置，用于置位目的地操作数中的针对第一源操作数中的每个置位元素的所选择的元素，选择由第二源操作数指定。
5.如权利要求3-4所述的处理器中的任一项，其中，所述执行装置进一步被配置成用于：在执行经解码的指令之前清除与所述目的地操作数标识符相关联的数据。
6.如权利要求1至5所述的处理器中的任一项，其中，与所述第二源操作数标识符相关联的数据包括多个索引，所述多个索引能够用于将与所述第一源操作数标识符相关联的数据中的对应的多个源元素映射到与所述目的地操作数标识符相关联的数据中的多个目的地元素。
7.如权利要求3-5中任一项所述的处理器中的任一项，其中，所述执行装置进一步被配置成用于：
对与所述第一源操作数标识符相关联的数据中的置位元素的第一数量进行计数；
对与所述目的地操作数标识符相关联的数据中的置位元素的第二数量进行计数；以及
如果所述第一数量大于或者等于所述第二数量，则生成指示置位元素的所述第二数量小于置位元素的所述第一数量的信号。
8.如权利要求1-2所述的处理器中的任一项，其中，所述执行电路进一步被配置成用于：对与所述第一源操作数标识符相关联的数据中的多个元素串行地执行经解码的指令。
9.如权利要求1-2所述的处理器中的任一项，其中，所述执行电路进一步被配置成用于：对与所述第一源操作数标识符相关联的数据中的多个元素并行地执行经解码的指令。
10.如权利要求1-2所述的处理器中的任一项，其中，所述执行电路进一步被配置成用于：对与所述第一源操作数标识符相关联的数据中的每一元素串行地执行执行步骤。
11.如权利要求1-2所述的处理器中的任一项，其中，所述执行电路进一步被配置成用于：对与所述第一源操作数标识符相关联的数据中的每一元素并行地执行经解码的指令。
12.如权利要求1-6所述的处理器中的任一项，其中，与第一源操作数相关联的数据被检取到第一写掩码寄存器中，与目的地操作数相关联的数据在第二写掩码寄存器中，并且与第二源操作数相关联的数据在存储器位置中。
13.如权利要求1-6所述的处理器中的任一项，其中，与第一源操作数相关联的数据被检取到第一写掩码寄存器中，与目的地操作数相关联的数据在第二写掩码寄存器中，并且与第二源操作数相关联的数据在寄存器中。
14.一种方法，包括：
取出指令，所述指令的格式包括第一源操作数标识符、第二源操作数标识符和目的地操作数标识符；
对所述指令进行解码；
检取与所述第一源操作数标识符和所述第二源操作数标识符相关联的数据；
执行经解码的指令以执行过程，所述过程包括：判定与所述第一源操作数标识符相关联的数据中的第一元素是否被置位，如果所述第一元素被置位，则从与所述第二源操作数标识符相关联的数据中的对应的第二元素摘录目的地索引，并且使用所述目的地索引来置位与所述目的地操作数标识符相关联的数据中的目的地元素。
15.一种方法，包括：
取出指令，所述指令的格式包括第一源操作数标识符、第二源操作数标识符和目的地操作数标识符；
对所述指令进行解码；
检取与所述第一源操作数标识符和所述第二源操作数标识符相关联的数据；
执行用于置位目的地操作数中的针对第一源操作数中的每个置位元素的所选择的元素的步骤，选择由第二源操作数指定。
16.如权利要求14-15所述的方法中的任一项，进一步包括：在执行经解码的指令之前，清除与所述目的地操作数标识符相关联的数据。
17.如权利要求14-16所述的方法中的任一项，其中，与所述第二源操作数标识符相关联的数据包括多个索引，所述多个索引能够用于将与所述第一源操作数标识符相关联的数据中的对应的多个源元素映射到与所述目的地操作数标识符相关联的数据中的多个目的地元素。
18.如权利要求14-17所述的方法中的任一项，进一步包括：
对与所述第一源操作数标识符相关联的数据中的置位元素的第一数量进行计数；
对与所述目的地操作数标识符相关联的数据中的置位元素的第二数量进行计数；以及
如果所述第一数量大于或者等于所述第二数量，则生成指示置位元素的所述第二数量小于置位元素的所述第一数量的信号。
19.如权利要求14-17所述的方法中的任一项，进一步包括：对与所述第一源操作数标识符相关联的数据中的多个元素并行地执行执行步骤。
20.如权利要求14-17所述的方法中的任一项，其中，与第一源操作数相关联的数据被检取到写掩码寄存器中，与目的地操作数相关联的数据在写掩码寄存器中，并且与第二源操作数相关联的数据在存储器位置中。
21.如权利要求14-17所述的方法中的任一项，其中，与第一源操作数相关联的数据被检取到写掩码寄存器中，与目的地操作数相关联的数据在写掩码寄存器中，并且与第二源操作数相关联的数据在寄存器中。
22.一种包括非暂态机器可读存储介质的制品，所述非暂态机器可读存储介质存储指令，所述指令能够由处理器执行以执行以下步骤：
取出指令，所述指令的格式包括第一源操作数标识符、第二源操作数标识符和目的地操作数标识符；
对所述指令进行解码；
检取与所述第一源操作数标识符和所述第二源操作数标识符相关联的数据；
执行经解码的指令以执行过程，所述过程包括：判定与所述第一源操作数标识符相关联的数据中的第一元素是否被置位，如果所述第一元素被置位，则从与所述第二源操作数标识符相关联的数据中的对应的第二元素摘录目的地索引，并且使用所述目的地索引来置位与所述目的地操作数标识符相关联的数据中的目的地元素。
23.一种包括非暂态机器可读存储介质的制品，所述非暂态机器可读存储介质存储指令，所述指令能够由处理器执行以执行以下步骤：
取出指令，所述指令的格式包括第一源操作数标识符、第二源操作数标识符和目的地操作数标识符；
对所述指令进行解码；
检取与所述第一源操作数标识符和所述第二源操作数标识符相关联的数据；
执行用于置位目的地操作数中的针对第一源操作数中的每个置位元素的所选择的元素的步骤，选择由第二源操作数指定。
24.如权利要求22-23所述的制品中的任一项，进一步包括：在执行所述指令之前，清除与所述目的地操作数标识符相关联的数据。
25.如权利要求22-24所述的制品中的任一项，其中，与所述第二源操作数标识符相关联的数据包括多个索引，所述多个索引能够用于将与所述第一源操作数标识符相关联的数据中的对应的多个源元素映射到与所述目的地操作数标识符相关联的数据中的多个目的地元素。
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Application publication date: 20181023

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