CN104011673B

CN104011673B - 向量频率压缩指令

Info

Publication number: CN104011673B
Application number: CN201180075999.0A
Authority: CN
Inventors: S·赛尔; E·乌尔德-阿迈德-瓦尔; C·R·扬特; K·A·杜什; B·L·托尔
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2011-12-30
Filing date: 2011-12-30
Publication date: 2016-12-07
Anticipated expiration: 2031-12-30
Also published as: EP2798480B1; EP2798480A1; CN104011673A; EP2798480A4; TWI475480B; US20140317377A1; TW201346740A; US9459866B2; WO2013101227A1

Abstract

一种处理器核，包括用于解码包括源操作数和目的地操作数的向量频率压缩指令的硬件解码单元。源操作数指定包括多个源数据元素的源向量寄存器，多个源数据元素包括都要被压缩到目的地向量寄存器中作为值和行程长度对的一个或多个相同数据元素行程。目的地操作数标识目的地向量寄存器。处理器核还包括用于执行所解码的向量频率压缩指令的执行单元，该指令使得对于每个源数据元素，将值复制到目的地向量寄存器中以指示该源数据元素的值。将一个或多个相同源数据元素行程编码到目的地向量寄存器中作为由该行程的行程长度跟随的预定压缩值。

Description

向量频率压缩指令

技术领域

本发明的领域一般涉及计算机处理器架构，更具体地涉及向量频率压缩指令。

背景技术

指令集，或指令集架构(ISA)是涉及编程的计算机架构的一部分，并可以包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构，中断和异常处理、以及外部输入和输出(I/O)。应注意术语指令在本文中一般指的是宏指令——即提供给处理器以供执行的指令——与从处理器的解码器解码宏指令得到的微指令或微操作不同。指令集架构与微架构不同，微架构是实现ISA的处理器的内部设计。带有不同的微架构的处理器可以共享共同的指令集。

指令集包括一个或多个指令格式。给定指令格式定义各种字段(位数、位位置)以指定要执行的操作以及将对其进行该操作的操作数等。给定指令是使用给定指令格式来表达的，并指定操作和操作数。指令流是特定指令序列，其中，序列中的每一指令都是指令以指令格式出现。

科学、金融、自动向量化的通用RMS(识别、挖掘以及合成)/可视和多媒体应用(例如，2D/3D图形、图像处理、视频压缩/解压缩、语音识别算法和音频操纵)常常需要对大量的数据项执行相同操作(被称为“数据并行性”)。单指令多数据(SIMD)是指使处理器对多个数据项执行相同操作的一种指令。SIMD技术特别适于能够在逻辑上将寄存器中的位分割为若干个固定尺寸的数据元素的处理器，其中每一个数据元素都表示单独的值。例如，64位寄存器中的位可以被指定为作为四个单独的16位数据元素来操作的源操作数，每一个数据元素都表示单独的16位值。作为另一个示例，256位寄存器中的位可以被指定为四个单独的64位打包数据元素(四字(Q)尺寸的数据元素)、八个单独的32位打包数据元素(双字(D)尺寸的数据元素)、十六个单独的16位打包数据元素(字(W)尺寸的数据元素)、或三十二个单独的8位数据元素(字节(B)尺寸的数据元素)来操作的源操作数。这种类型的数据被称为打包数据类型或向量数据类型，这种数据类型的操作数被称为打包数据操作数或向量操作数。换句话说，打包数据项或向量指的是打包数据元素的序列；并且打包数据操作数或向量操作数是SIMD指令(也称为打包数据指令或向量指令)的源操作数或目的地操作数。

作为示例，一种类型的SIMD指令指定要以纵向方式对两个源向量操作数执行的单个向量操作，以利用相同数量的数据元素，以相同数据元素顺序，生成相同尺寸的目的地向量操作数(也称为结果向量操作数)。源向量操作数中的数据元素被称为源数据元素，而目的地向量操作数中的数据元素被称为目的地或结果数据元素。这些源向量操作数是相同尺寸，并包含相同宽度的数据元素，如此，它们包含相同数量的数据元素。两个源向量操作数中的相同位位置中的源数据元素形成数据元素对(也称为相对应的数据元素；即，每个源操作数的数据元素位置0中的数据元素相对应，每个源操作数的数据元素位置1中的数据元素相对应，等等)。由该SIMD指令所指定的操作分别地对这些源数据元素对中的每一对执行，以生成匹配的数量的结果数据元素，如此，每一对源数据元素都具有对应的结果数据元素。由于操作是纵向的并且由于结果向量操作数尺寸相同，具有相同数量的数据元素，并且结果数据元素与源向量操作数以相同数据元素顺序来存储，因此，结果数据元素与源向量操作数中的它们的对应的源数据元素对处于结果向量操作数的相同位位置。除此示例性类型的SIMD指令之外，还有各种其他类型的SIMD指令(例如，只有一个或具有两个以上的源向量操作数的；以横向方式操作的；生成不同尺寸的结果向量操作数的，具有不同尺寸的数据元素的，和/或具有不同的数据元素顺序的)。应该理解，术语目的地向量操作数(或目的地操作数)被定义为执行由指令所指定的操作的直接结果，包括将该目的地操作数存储在某一位置(寄存器或由该指令所指定的存储器地址)，以便它可以作为源操作数由另一指令访问(由另一指令指定相同位置)。

某些指令集架构允许多个向量和标量操作并行完成并更新指令集架构寄存器集。可以利用这些指令集架构实现压缩/解压缩指令和算法，诸如基于行程长度编码(run-length encoding，RLE)的指令。

RLE是无损数据压缩的一种形式，其中当数据流中的数据序列中包含一个或多个连续数据值集合时对这些数据序列进行压缩。不是存储连续数据值集合中的每个数据元素，而是存储具有该值的单个元素且其后跟随有具有连续元素计数的元素。这种压缩形式对包含许多这种行程(run)的数据最有用。

例如，基于零的压缩/解压缩利用数据流中频繁出现的零元素。在一些数据类型中，尤其是与图形处理关联的数据，通常允许数据的重要部分包含值零并因此包含许多零行程。基于零的RLE通常被称为基于零的压缩。但是，如果压缩可以受益于选择另一RLE值，其它RLE方案可以基于零之外的值。

附图说明

通过参考用来说明本发明的实施例的以下描述和附图，可最好地理解本发明。在附图中：

图1示出根据一个实施例的向量频率压缩指令的示例性执行；

图2示出根据一个实施例的向量频率压缩指令的示例性执行；

图3是示出根据一个实施例的示例性操作的流程图，示例性操作用于通过在处理器中执行向量频率压缩指令，将来自源向量寄存器的值压缩到目的地向量寄存器；

图4A示出根据一个实施例的示例性AVX指令格式，包括VEX前缀、实操作码字段、Mod R/M字节、SIB字节、位移字段以及IMM8。

图4B示出根据一个实施例来自图4A的哪些字段构成完整操作码字段和基础操作字段；

图4C示出根据一个实施例来自图4A的哪些字段构成寄存器索引字段；

图5A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；

图5B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图；

图6A是示出根据本发明的实施例的示例性专用向量友好指令格式的框图；

图6B是示出根据本发明的一个实施例的构成完整操作码字段的具有专用向量友好指令格式的图6A的字段的框图；

图6C是示出根据本发明一个实施例的构成寄存器索引字段的具有专用向量友好指令格式的字段的框图；

图6D是示出根据本发明一个实施例的构成扩充(augmentation)操作字段的具有专用向量友好指令格式的字段的框图；

图7是根据本发明的一个实施例的寄存器架构的框图；

图8A是示出根据本发明的实施例的示例性有序流水线以及示例性寄存器重命名的无序发布/执行流水线两者的框图；

图8B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图；

图9A是根据本发明的各实施例的单个处理器核以及它与管芯上互连网络的连接及其二级(L2)高速缓存的本地子集的框图；

图9B是根据本发明的实施例的图9A中的处理器核的一部分的展开图。

图10是根据本发明的实施例的可具有超过一个的核、可具有集成的存储器控制器、并且可具有集成图形的处理器的框图；

图11是根据本发明的一个实施例的系统的框图；

图12是根据本发明的实施例的第一更具体的示例性系统的框图；

图13是根据本发明的实施例的第二更具体的示例性系统的框图；

图14是根据本发明的实施例的SoC的框图；

图15是根据本发明的实施例的对比使用软件指令变换器将源指令集中的二进制指令变换成目标指令集中的二进制指令的框图。

具体实施方式

在下面的描述中，阐述了很多具体细节。然而，应当理解，本发明的各实施例可以在不具有这些具体细节的情况下得到实施。在其他实例中，未详细示出公知的电路、结构和技术以免混淆对本描述的理解。

在说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但并不一定每个实施例都需要包括该特定特征、结构或特性。此外，这样的短语不一定是指同一个实施例。此外，当结合实施例描述特定特征、结构或特性时，认为在本领域技术人员学识范围内，可以结合其他实施例来影响这样的特征、结构或特性，无论是否对此明确描述。

图1示出根据一个实施例的向量频率压缩指令的示例性执行。向量频率压缩指令实现RLE，从而基于在源数据元素集中发生的预定值的连续出现，对该源数据元素集进行压缩。例如，将源数据元素集中七个零的行程编码成零，其后跟随有七以指示零的数量。

向量频率压缩指令100包括目的地操作数105和源操作数115。向量频率压缩指令100属于指令集架构，且指令100在指令流内的每次“出现”将包括目的地操作数105和源操作数115内的值。在该示例中，目的地操作数105和源操作数115二者均是向量寄存器(诸如128位、256位、512位寄存器)。向量寄存器可以是具有16个32位数据元素的zmm寄存器，然而，可使用其它数据元素和寄存器尺寸，诸如xmm或ymm寄存器和16位或64位数据元素。因此，源操作数115和目的地操作数105被示为具有16个数据元素，使用0索引符号将第一元素标记为ele[0]，其中第一元素在0位置。每个操作数的最后一个元素则被标记为ele[15]。

由源操作数指定的源向量寄存器的内容包括多个源数据元素。如图1所示，索引0处的源数据元素包含值54。索引1-7处的源数据元素包含值0。索引8-10处的源数据元素包含值35。索引11处的源数据元素包含值12，索引12处的源数据元素包含值0，索引13处的源数据元素包含值15，且索引14和15处的源数据元素包含值0。

向量频率压缩指令100被示为用于压缩包含值0的数据元素的出现。然而，可任选地，向量频率压缩指令100可以实现用于压缩包含其它值的数据元素的出现。因此，存在被示为立即数值的可任选操作数120，可以用应该被压缩的值对该操作数进行编码。因此，120可以表示应该被压缩的值。此外，向量频率压缩指令100编码有向量掩码MASK110，该掩码指定哪些数据元素与要被压缩的值匹配以及哪些数据元素与要被压缩的值不匹配。MASK110依据指令的操作，包括0或1。在所示实施例中，MASK110在对应于与要被压缩的值不匹配的源数据元素的元素中包含1，且在与要被压缩的值(可能是零)匹配的那些元素中包含0。因此，MASK110在掩码元素1-7、12、14、和15中包含0。

可以通过以下方式描述向量频率压缩指令100的操作。当在MASK110中遇到零序列(指示在源数据元素中存在匹配值的行程)时，指令对MASK110中连续零的数量进行计数，并在目的地105的当前位置中插入值零且在下一位置跟随有该计数。在MASK110中具有相应1的源115数据元素的值被复制到目的地105向量的当前位置中。

如图1所示，如果源115包括包含值0,0,15,0,12,35,35,35,0,0,0,0,0,0,0,54的数据元素15-0，则目的地105向量寄存器将在数据元素11-0中包含以下值：2,0,15,1,0,12,35,35,35,7,0,54。从元素0到元素15，将遇到在MASK110中具有1的源115向量寄存器的第一元素，且将54复制到目的地105向量寄存器的当前位置中。然后，可对七个零的行程进行计数，并将值0和7复制到目的地105向量寄存器的下两个位置中。之后，将值35、35、35和12复制到目的地105向量寄存器的随后位置中。现在，遇到单个0的行程，因此0的压缩实际上需要2个元素来仅存储单个0。因此，将0和计数1存储在目的地105向量寄存器的随后数据元素中。最后，将由0和2跟随的15存储在目的地105向量寄存器的随后位置中，表示源115向量寄存器的15和最后两个零。使用示例性源115向量寄存器数据元素，基于零的RLE将向量从16个数据元素压缩到12个数据元素，提供了25％的节省。

本发明的实施例输出对目的地105向量寄存器中哪些元素被用于源115向量寄存器的编码的指示。在一个实施例中，这包括在所用元素控制掩码125中设置值。目的地105向量寄存器中每个所用元素对应于所用元素控制掩码125中的1。所用元素控制掩码125可以是重新利用的掩码寄存器或特别包含的掩码寄存器。指令100的其它实施例允许选择所用元素控制掩码125并将其编码到指令的表示中。在图1中，在所用元素控制掩码125中将元素11-0设置为1，以指示目的地105向量寄存器中的哪些元素被使用。在另一实施例中，设置所用元素计数130，以指示目的地105向量寄存器中所用元素的数量，在本情形中具有值12。如同所用元素控制掩码125一样，所用元素计数130可以设置在专用寄存器中或设置到重新利用的通用寄存器中。此外，指令100的实施例允许将目的地、存储器或寄存器编码用于所用元素计数130。虽然被示为对所用数据元素计数，但是在指令的其它实施例中可以使用相反方案。具体而言，所用元素控制掩码和所用元素计数可以是未用元素控制掩码和未用元素计数。

图2示出根据一个实施例的向量频率压缩指令的示例性执行。向量频率压缩指令200被示为压缩不同于零的值。如以上所述，一个实施例包括编码到指令200中以指示要被压缩的值的立即数值220。指令的另一实施例通过读取存储在源215向量寄存器中对应于具有0的一个或多个MASK210元素的值，使用MASK210来确定要被压缩的值。通过设计，可以确定源215向量寄存器的值，并将MASK210计算为对应于对给定输入的最高效编码。在图2中，由于值35会建立最长的行程，因此对其进行压缩以优化源215向量寄存器的压缩。源215向量寄存器的数据元素15到0包含值：0,0,15,0,12,35,35,35,0,7,0,98,44,0,0和54。使用值35的RLE，将这些值压缩到目的地205向量寄存器中成为如下值的数据元素14-0：0,0,15,0,12,3,35,0,7,0,98,44,0,0和54。如图2所示，将3个35的行程压缩成目的地205向量寄存器中由3跟随的35。在图2中，所用元素控制掩码225的数据元素14-0被设置为1，而所用元素计数230被设置为15以指示目的地205向量寄存器的哪些元素包括经压缩的源215向量寄存器。

存在输入源向量寄存器不能被指令完全处理的情形。例如，可能存在其中源向量寄存器包含值使得经压缩的目的地向量寄存器将大于源向量寄存器的情形。诸如当源包含要被压缩的值的一个或多个单次出现时，这是因为每个单次值都被转换成目的地的两个数据元素，值和计数。这种情况可通过对要被压缩的值的出现次数进行计数并对所计算的控制掩码中的零数量进行计数，由软件轻松地检测到。软件则可将压缩分成两个循环以考虑到这种情况或者尝试使用不同的RLE方案针对输入进行优化。针对这种输入情况的另一种选择是指令在任何这种情形出现时发起特殊异常，并允许触发软件来处理该情形。

图3是示出根据一个实施例的示例性操作的流程图，示例性操作用于通过在处理器中执行向量频率压缩指令，将来自源向量寄存器的值压缩到目的地向量寄存器。在操作310，通过处理器(例如，通过处理器的取出单元)取出向量频率压缩指令。向量频率压缩指令至少包括源操作数和目的地操作数。源操作数指定要被压缩到目的地操作数中的数据元素集(例如，xmm、ymm、或zmm寄存器)。在指令的至少一次出现中，源操作数包括要被RLE成一值和所述值的计数的一个或多个值行程。

流程从操作310移动到操作315，在操作315，处理器解码向量频率压缩指令。例如，在一些实施例中，处理器包括硬件解码单元，指令被提供给该解码单元(例如，通过处理器的取出单元)。对于解码单元，可使用各种不同的公知解码单元。例如，解码单元可以将向量频率压缩指令解码成单个宽微指令。作为另一示例，解码单元可以将向量频率压缩指令解码成多个宽微指令。作为特别适于无序处理器流水线的另一示例，解码单元可将向量频率压缩指令解码成一个或多个微操作，其中每个微操作可被发布并无序执行。而且，解码单元可以被实现为具有一个或多个解码器，并且每个解码器可被实现为可编程逻辑阵列(PLA)，如本领域所公知的。作为示例，给定解码单元可以：1)具有导引逻辑以便将不同的宏指令定向到不同的解码器；2)第一解码器，可解码指令集的子集(但是比第二、第三和第四解码器解码得更多)，并且每次生成两个微操作；3)第二、第三和第四解码器，可各自仅解码完整指令集的子集，并且每次仅生成一个微操作；4)微序列发生器ROM，可以仅解码完整指令集的子集并且每次生成四个微操作；以及5)由解码器和微序列发生器ROM提供馈送的复用逻辑，确定谁的输出被提供至微操作队列。解码单元的其他实施例可具有解码更多或更少指令和指令子集的更多或更少的解码器。例如，一个实施例可具有第二、第三和第四解码器，该第二、第三和第四解码器可每次各生成两个微操作；并且可包括每次生成8个微操作的微序列发生器ROM。

然后，流程移动到操作320，在操作320，处理器执行向量频率压缩指令，使得对于每个源数据元素，将值复制到目的地寄存器中以指示源数据元素的值。至少将源数据操作数的子集编码到目的地向量寄存器中作为值和计数，从而将源数据元素压缩成较少的目的地数据元素。

示例性指令格式

本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述示例性系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流水线上执行，但是不限于详述的系统、架构、以及流水线。

VEX指令格式

VEX编码允许指令具有两个以上操作数，并且允许SIMD向量寄存器比128位长。VEX前缀的使用提供了三个操作数(或者更多)句法。例如，先前的两操作数指令执行改写源操作数的操作(诸如A＝A+B)。VEX前缀的使用使操作数执行非破坏性操作，诸如A＝B+C。

图4A示出示例性AVX指令格式，包括VEX前缀402、实操作码字段430、MoD R/M字节440、SIB字节450、位移字段462以及IMM8472。图4B示出来自图4A的哪些字段构成完整操作码字段474和基础操作字段442。图4C示出来自图4A的哪些字段构成寄存器索引字段444。

VEX前缀(字节0-2)402以三字节形式进行编码。第一字节是格式字段440(VEX字节0，位[7:0])，该格式字段440包含明确的C4字节值(用于区分C4指令格式的唯一值)。第二-第三字节(VEX字节1-2)包括提供专用能力的多个位字段。具体地，REX字段405(VEX字节1，位[7-5])由VEX.R位字段(VEX字节1，位[7]–R)、VEX.X位字段(VEX字节1，位[6]–X)以及VEX.B位字段(VEX字节1，位[5]–B)组成。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx以及bbb)进行编码，由此可通过增加VEX.R、VEX.X以及VEX.B来形成Rrrr、Xxxx以及Bbbb。操作码映射字段415(VEX字节1，位[4:0]–mmmmm)包括对隐含的前导操作码字节进行编码的内容。W字段464(VEX字节2，位[7]–W)由记号VEX.W表示，并且提供取决于该指令而不同的功能。VEX.vvvv420(VEX字节2，位[6:3]-vvvv)的作用可包括如下：1)VEX.vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效，第一源寄存器操作数以反转(1补码)形式被指定；2)VEX.vvvv编码目的地寄存器操作数，目的地寄存器操作数针对特定向量位移以1补码的形式被指定；或者3)VEX.vvvv不编码任何操作数，保留该字段，并且应当包含1111b。如果VEX.L468尺寸字段(VEX字节2，位[2]-L)＝0，则它指示128位向量；如果VEX.L＝1，则它指示256位向量。前缀编码字段425(VEX字节2，位[1:0]-pp)提供了用于基础操作字段的附加位。

实操作码字段430(字节3)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段440(字节4)包括MOD字段442(位[7-6])、Reg字段444(位[5-3])、以及R/M字段446(位[2-0])。Reg字段444的作用可包括如下：对目的地寄存器操作数或源寄存器操作数(Rrrr中的rrr)进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段446的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)－比例字段450(字节5)的内容包括用于存储器地址生成的SS652(位[7-6])。先前已经针对寄存器索引Xxxx和Bbbb参考了SIB.xxx454(位[5-3])和SIB.bbb456(位[2-0])的内容。

位移字段462和立即数字段(IMM8)472包含地址数据。

Exemplary Encoding into VEX

通用向量友好指令格式

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量运算两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量运算。

图5A-5B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图5A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图5B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式500定义A类和B类指令模板，两者包括无存储器访问505的指令模板和存储器访问520的指令模板。在向量友好指令格式的上下文中的术语“通用”指不束缚于任何专用指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例，即64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16双字尺寸的元素或者替代地8四字尺寸的元素组成)、64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)、32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)、以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)，但是替代实施例可支持更大、更小、和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图5A中的A类指令模板包括：1)在无存储器访问505的指令模板内，示出无存储器访问的完全舍入控制型操作510的指令模板、以及无存储器访问的数据变换型操作515的指令模板；以及2)在存储器访问520的指令模板内，示出存储器访问的时效性525的指令模板和存储器访问的非时效性530的指令模板。图5B中的B类指令模板包括：1)在无存储器访问505的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作512的指令模板以及无存储器访问的写掩码控制的vsize型操作517的指令模板；以及2)在存储器访问520的指令模板内，示出存储器访问的写掩码控制527的指令模板。

通用向量友好指令格式500包括以下列出的按照在图5A-5B中示出的顺序的如下字段。

格式字段540－该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段542－其内容区分不同的基础操作。

寄存器索引字段544-其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)个寄存器组选择N个寄存器。尽管在一个实施例中N可高达三个源和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。

修饰符(modifier)字段546－其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问505的指令模板与存储器访问520的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段550－其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段568、α字段552、以及β字段554。扩充操作字段550允许在单一指令而非2、3或4个指令中执行多组共同的操作。

比例字段560－其内容允许用于存储器地址生成(例如，用于使用2^比例*索引+基址的地址生成)的索引字段的内容的按比例缩放。

位移字段562A－其内容用作存储器地址生成的一部分(例如，用于使用2^比例*索引+基址+位移的地址生成)。

位移因数字段562B(注意，位移字段562A直接在位移因数字段562B上的并置指示使用一个或另一个)－其内容用作地址生成的一部分，它指定通过存储器访问的尺寸(N)按比例缩放的位移因数，其中N是存储器访问中的字节数量(例如，用于使用2^比例*索引+基址+按比例缩放的位移的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段574(稍后在本文中描述)和数据操纵字段754C确定。位移字段562A和位移因数字段562B可以不用于无存储器访问505的指令模板和/或不同的实施例可实现两者中的仅一个或不实现两者中的任一个，在这个意义上位移字段562A和位移因数字段562B是任选的。

数据元素宽度字段564－其内容区分使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令，在其他实施例中只用于一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上该字段是任选的。

写掩码字段570－其内容在每一数据元素位置的基础上控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码操作，而B类指令模板支持合并写掩码操作和归零写掩码操作两者。当合并时，向量掩码允许在执行任何操作期间保护目的地中的任何元素集免于更新(由基础操作和扩充操作指定)；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行任何操作期间使目的地中的任何元素集归零(由基础操作和扩充操作指定)；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段570允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段570的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段570的内容间接地标识了要执行的掩码操作)的本发明的实施例，但是替代实施例相反或另外允许掩码写字段570的内容直接地指定要执行的掩码操作。

立即数字段572－其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上该字段是任选的。

类字段568－其内容在不同类的指令之间进行区分。参考图5A-B，该字段的内容在A类和B类指令之间进行选择。在图5A-B中，圆角方形用于指示专用值存在于字段中(例如，在图5A-B中分别用于类字段568的A类568A和B类568B)。

A类指令模板

在A类非存储器访问505的指令模板的情况下，α字段552被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作510和无存储器访问的数据变换型操作515的指令模板分别指定舍入552A.1和数据变换552A.2)的RS字段552A，而β字段554区分要执行指定类型的操作中的哪一种。在无存储器访问505指令模板中，比例字段560、位移字段562A以及位移比例字段562B不存在。

无存储器访问的指令模板－完全舍入控制型操作

在无存储器访问的完全舍入控制型操作510的指令模板中，β字段554被解释为其内容提供静态舍入的舍入控制字段554A。尽管在本发明的所述实施例中舍入控制字段554A包括抑制所有浮点异常(SAE)字段556和舍入操作控制字段558，但是替代实施例可支持、可将这些概念两者都编码成相同的字段或者仅具有这些概念/字段中的一个或另一个(例如，可仅有舍入操作控制字段558)。

SAE字段556－其内容区分是否停用异常事件报告；当SAE字段556的内容指示启用抑制时，给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序。

舍入操作控制字段558－其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段558允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段550的内容优先于该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作515的指令模板中，β字段554被解释为数据变换字段554B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问520的指令模板的情况下，α字段552被解释为驱逐提示字段552B，其内容区分要使用驱逐提示中的哪一个(在图5A中，对于存储器访问时效性525的指令模板和存储器访问非时效性530的指令模板分别指定时效性的552B.1和非时效性的552B.2)，而β字段554被解释为数据操纵字段554C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换、以及目的地的向下转换)。存储器访问520的指令模板包括比例字段560、以及任选的位移字段562A或位移比例字段562B。

向量存储器指令使用转换支持来执行来自存储器的向量加载并将向量存储到存储器。如同寻常的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容规定。

存储器访问的指令模板－时效性的

时效性的数据是可能足够快地重新使用以从高速缓存受益的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板－非时效性的

非时效性的数据是不可能足够快地重新使用以从第一级高速缓存中的高速缓存受益且应当被给予驱逐优先级的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段552被解释为写掩码控制(Z)字段552C，其内容区分由写掩码字段570控制的写掩码操作应当是合并还是归零。

在B类非存储器访问505的指令模板的情况下，β字段554的一部分被解释为RL字段557A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作512的指令模板和无存储器访问的写掩码控制VSIZE型操作517的指令模板分别指定舍入557A.1和向量长度(VSIZE)557A.2)，而β字段554的其余部分区分要执行指定类型的操作中的哪一种。在无存储器访问505指令模板中，比例字段560、位移字段562A以及位移比例字段562B不存在。

在无存储器访问的写掩码控制的部分舍入控制型操作510的指令模板中，β字段554的其余部分被解释为舍入操作字段559A，并且停用异常事件报告(给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序)。

舍入操作控制字段559A－只作为舍入操作控制字段558，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段559A允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段550的内容优先于该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作517的指令模板中，β字段554的其余部分被解释为向量长度字段559B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节、或512字节)。

在B类存储器访问520的指令模板的情况下，β字段554的一部分被解释为广播字段557B，其内容区分是否要执行广播型数据操纵操作，而β字段554的其余部分被解释为向量长度字段559B。存储器访问520的指令模板包括比例字段560、以及任选的位移字段562A或位移比例字段562B。

针对通用向量友好指令格式500，示出完整操作码字段574包括格式字段540、基础操作字段542以及数据元素宽度字段564。尽管示出了其中完整操作码字段574包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段574包括少于所有的这些字段。完整操作码字段574提供操作码(opcode)。

扩充操作字段550、数据元素宽度字段564以及写掩码字段570允许在每一指令的基础上以通用向量友好指令格式指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或者处理器内的不同核可支持仅A类、仅B类、或者可支持两类。举例而言，旨在用于通用计算的高性能通用无序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些混合、但是并非来自两类的所有模板和指令的核在本发明的范围内)。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的类。举例而言，在具有单独的图形和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的无序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或无序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。可使以高级语言撰写的程序成为(例如，及时编译或者统计编译)各种不同的可执行形式，包括：1)仅具有用于执行的目标处理器支持的类的指令的形式；或者2)具有使用所有类的指令的不同组合而编写的替代例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。

示例性专用向量友好指令格式

图6A是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。图6A示出专用向量友好指令格式600，其指定位置、尺寸、解释和字段的次序、以及那些字段中的一些字段的值，在这个意义上向量友好指令格式600是专用的。专用向量友好指令格式600可用于扩展x86指令集，并且由此一些字段类似于在现有x86指令集及其扩展(例如，AVX)中使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段、以及立即数字段一致。示出来自图5的字段，来自图6A的字段映射到来自图5的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式500的上下文中参考专用向量友好指令格式600描述了本发明的实施例，但是本发明不限于专用向量友好指令格式600，除非另有声明。例如，通用向量友好指令格式500构想各种字段的各种可能的尺寸，而专用向量友好指令格式600被示为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式600中数据元素宽度字段564被示为一位字段，但是本发明不限于此(即，通用向量友好指令格式500构想数据元素宽度字段564的其他尺寸)。

通用向量友好指令格式500包括以下列出的按照图6A中示出的顺序的如下字段。

EVEX前缀(字节0-3)602－以四字节形式进行编码。

格式字段540(EVEX字节0，位[7:0])－第一字节(EVEX字节0)是格式字段540，并且它包含0x62(在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段605(EVEX字节1，位[7-5])－由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(757BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此可通过增加EVEX.R、EVEX.X以及EVEX.B来形成Rrrr、Xxxx以及Bbbb。

REX’字段510－这是REX’字段510的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与实操作码字节是62的BOUND指令进行区分，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R、以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段615(EVEX字节1，位[3:0]–mmmm)–其内容对隐含的前导操作码字节(0F、0F38、或0F3)进行编码。

数据元素宽度字段564(EVEX字节2，位[7]–W)－由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv620(EVEX字节2，位[6:3]-vvvv)－EVEX.vvvv的作用可包括如下：1)EVEX.vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效，第一源寄存器操作数以反转(1补码)的形式被指定；2)EVEX.vvvv编码目的地寄存器操作数，目的地寄存器操作数针对特定向量位移以1补码的形式被指定；或者3)EVEX.vvvv不编码任何操作数，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段620对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U568类字段(EVEX字节2，位[2]-U)－如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段625(EVEX字节2，位[1:0]-pp)－提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被扩展成传统SIMD前缀(因此PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接作为操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定不同的含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段552(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α示出)－如先前所述，该字段是针对上下文的。

β字段554(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB；也以βββ示出)－如先前所述，该字段是针对上下文的。

REX’字段510－这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段570(EVEX字节3，位[2:0]-kkk)－其内容指定写掩码寄存器中的寄存器索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这可以各种方式实现，包括使用硬连线到所有的写掩码或者旁路掩码硬件的硬件来实现)。

实操作码字段630(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段640(字节5)包括MOD字段642、Reg字段644、以及R/M字段646。如先前所述的，MOD字段642的内容将存储器访问和非存储器访问操作区分开。Reg字段644的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段646的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)－如先前所述的，比例字段550的内容用于存储器地址生成。SIB.xxx654和SIB.bbb656－先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段562A(字节7-10)－当MOD字段642包含10时，字节7-10是位移字段562A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段562B(字节7)－当MOD字段642包含01时，字节7是位移因数字段562B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移量之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段562B是disp8的重新解释；当使用位移因数字段562B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段562B替代传统x86指令集8位位移。由此，位移因数字段562B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸按比例缩放位移量以获得字节式地址偏移量)。

立即数字段572如先前所述地操作。

完整操作码字段

图6B是示出根据本发明的实施例的构成完整操作码字段574的具有专用向量友好指令格式600的字段的框图。具体地，完整操作码字段574包括格式字段540、基础操作字段542、以及数据元素宽度(W)字段564。基础操作字段542包括前缀编码字段625、操作码映射字段615以及实操作码字段630。

寄存器索引字段

图6C是示出根据本发明的一个实施例的构成寄存器索引字段544的具有专用向量友好指令格式600的字段的框图。具体地，寄存器索引字段544包括REX字段605、REX’字段610、MODR/M.reg字段644、MODR/M.r/m字段646、VVVV字段620、xxx字段654以及bbb字段656。

扩充操作字段

图6D是示出根据本发明的一个实施例的构成扩充操作字段550的具有专用向量友好指令格式600的字段的框图。当类(U)字段568包含0时，它表明EVEX.U0(A类568A)；当它包含1时，它表明EVEX.U1(B类568B)。当U＝0且MOD字段642包含11(表明无存储器访问操作)时，α字段552(EVEX字节3，位[7]–EH)被解释为rs字段552A。当rs字段552A包含1(舍入552A.1)时，β字段554(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段554A。舍入控制字段554A包括一位SAE字段556和两位舍入操作字段558。当rs字段552A包含0(数据变换552A.2)时，β字段554(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段554B。当U＝0且MOD字段642包含00、01或10(表明存储器访问操作)时，α字段552(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段552B且β字段554(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段554C。

当U＝1时，α字段552(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段552C。当U＝1且MOD字段642包含11(表明无存储器访问操作)时，β字段554的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段557A；当它包含1(舍入557A.1)时，β字段554的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段559A，而当RL字段557A包含0(VSIZE557.A2)时，β字段554的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为向量长度字段559B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段642包含00、01或10(表明存储器访问操作)时，β字段554(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段559B(EVEX字节3，位[6-5]–L_1-0)和广播字段557B(EVEX字节3，位[4]–B)。

示例性寄存器架构

图7是根据本发明的一个实施例的寄存器架构700的框图。在所示出的实施例中，有32个512位宽的向量寄存器710；这些寄存器被引用为zmm0到zmm31。较低的16zmm寄存器的较低阶256个位覆盖在寄存器ymm0-16上。较低的16zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式600对这些覆盖的寄存器组操作，如在以下表格中所示的。

换句话说，向量长度字段559B在最大长度与一个或多个其他较短长度之间进行选择，其中每一这种较短长度是前一长度的一半，并且不具有向量长度字段559B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式600的B类指令模板对打包或标量单/双精度浮点数据以及打包或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者归零。

写掩码寄存器715－在所示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器715的尺寸是16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地停用该指令的写掩码操作。

通用寄存器725——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用来寻址存储器操作数。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点堆栈寄存器组(x87堆栈)745，在其上面重叠了MMX打包整数平坦寄存器组750——在所示出的实施例中，x87堆栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点运算的八元素堆栈；而使用MMX寄存器来对64位打包整数数据执行操作，以及为在MMX和XMM寄存器之间执行的一些操作保存操作数。

本发明的替代实施例可以使用较宽的或较窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器组和寄存器。

示例性核架构、处理器和计算机架构

处理器核可以用出于不同目的的不同方式在不同的处理器中实现。例如，这样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2)预期用于通用计算的高性能通用无序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用无序核的CPU；以及2)包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核的协处理器。这样的不同处理器导致不同的计算机系统架构，其可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞吐量)逻辑等专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的芯片上系统。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和无序核框图

图8A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。图8B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。图8A-B中的实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄存器重命名的、无序发布/执行流水线和核。给定有序方面是无序方面的子集的情况下，将描述无序方面。

在图8A中，处理器流水线800包括取出级802、长度解码级804、解码级806、分配级808、重命名级810、调度(也称为分派或发布)级812、寄存器读取/存储器读取级814、执行级816、写回/存储器写入级818、异常处理级822和提交级824。

图8B示出了包括耦合到执行引擎单元850的前端单元830的处理器核890，且执行引擎单元和前端单元两者都耦合到存储器单元870。核890可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核或混合或替代核类型。作为又一选项，核890可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理器单元(GPGPU)核、或图形核等等。

前端单元830包括耦合到指令高速缓存单元834的分支预测单元832，该指令高速缓存单元832耦合到指令转换后备缓冲器(TLB)836，该指令转换后备缓冲器836耦合到指令取出单元838，指令取出单元838耦合到解码单元840。解码单元840(或解码器)可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元840可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核890包括(例如，在解码单元840中或否则在前端单元830内的)用于存储某些宏指令的微代码的微代码ROM或其他介质。解码单元840耦合到执行引擎单元850中的重命名/分配单元852。

执行引擎单元850包括重命名/分配器单元852，该重命名/分配器单元852耦合至引退单元854和一个或多个调度器单元856的集合。调度器单元856表示任何数目的不同调度器，包括预留站、中央指令窗等。调度器单元856耦合到物理寄存器组单元858。每个物理寄存器组单元858表示一个或多个物理寄存器组，其中不同的物理寄存器组存储一种或多种不同的数据类型，诸如标量整数、标量浮点、打包整数、打包浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器组单元858包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器组单元858与引退单元854重叠以示出可以用来实现寄存器重命名和无序执行的各种方式(例如，使用重新排序缓冲器和引退寄存器组；使用将来的文件、历史缓冲器和引退寄存器组；使用寄存器映射和寄存器池等等)。引退单元854和物理寄存器组单元858耦合到执行群集860。执行群集860包括一个或多个执行单元862的集合和一个或多个存储器访问单元864的集合。执行单元862可以对各种类型的数据(例如，标量浮点、打包整数、打包浮点、向量整型、向量浮点)执行各种操作(例如，移位、加法、减法、乘法)。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包括全部执行所有功能的仅一个执行单元或多个执行单元。调度器单元856、物理寄存器组单元858和执行群集860被示为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整型流水线、标量浮点/打包整型/打包浮点/向量整型/向量浮点流水线，和/或各自具有其自己的调度器单元、物理寄存器组单元和/或执行群集的存储器访问流水线——以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问单元864的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以为无序发布/执行，并且其余流水线可以为有序发布/执行。

存储器访问单元864的集合耦合到存储器单元870，该存储器单元870包括耦合到数据高速缓存单元874的数据TLB单元872，其中数据高速缓存单元874耦合到二级(L2)高速缓存单元876。在一个示例性实施例中，存储器访问单元864可以包括加载单元、存储地址单元和存储数据单元，这些单元中的每一个单元耦合到存储器单元870中的数据TLB单元872。指令高速缓存单元834还耦合到存储器单元870中的二级(L2)高速缓存单元876。L2高速缓存单元876耦合到一个或多个其他级的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实现流水线800：1)指令取出838执行取出和长度解码级802和804；2)解码单元840执行解码级806；3)重命名/分配器单元852执行分配级808和重命名级810；4)调度器单元856执行调度级812；5)物理寄存器组单元858和存储器单元870执行寄存器读取/存储器读取级814；执行群集860执行执行级816；6)存储器单元870和物理寄存器组单元858执行写回/存储器写入级818；7)各单元可牵涉到异常处理级822；以及8)引退单元854和物理寄存器组单元858执行提交级824。

核890可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼维尔市的ARM控股的ARM指令集(具有诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核890包括用于支持打包数据指令集扩展(例如，AVX1、AVX2和/或先前描述的一些形式的一般向量友好指令格式(U＝0和/或U＝1))的逻辑，从而允许很多多媒体应用使用的操作能够使用打包数据来执行。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化(其中单个物理核为物理核正在同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后诸如用超线程化技术来同步多线程化)。

尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单元834/874以及共享L2高速缓存单元876，但替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图9A-B示出了更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)。根据应用，这些逻辑块通过高带宽的互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其它必要的I/O逻辑通信。

图9A是根据本发明的各实施例的单个处理器核以及它与管芯上互连网络902的连接及其二级(L2)高速缓存的本地子集904的框图。在一个实施例中，指令解码器900支持具有打包数据指令集扩展的x86指令集。L1高速缓存906允许对进入标量和向量单元中的高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元908和向量单元910使用分开的寄存器集合(分别为标量寄存器912和向量寄存器914)，并且在这些寄存器之间转移的数据被写入到存储器并随后从一级(L1)高速缓存906读回，但是本发明的替代实施例可以使用不同的方法(例如使用单个寄存器集合或包括允许数据在这两个寄存器组之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集904是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个处理器核具有到其自己的L2高速缓存的本地子集904的直接访问路径。被处理器核读出的数据被存储在其L2高速缓存子集904中，并且可以与其他处理器核访问其自己的本地L2高速缓存子集并行地被快速访问。被处理器核写入的数据被存储在其自己的L2高速缓存子集904中，并在必要的情况下从其它子集清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其它逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图9B是根据本发明的各实施例的图9A中的处理器核的一部分的展开图。图9B包括L1高速缓存904的L1数据高速缓存906A部分，以及关于向量单元910和向量寄存器914的更多细节。具体地说，向量单元910是16宽向量处理单元(VPU)(见16宽ALU928)，该单元执行整型、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元920支持对寄存器输入的混合、通过数值转换单元922A-B支持数值转换、并通过复制单元924支持对存储器输入的复制。写掩码寄存器926允许断言所得的向量写入。

具有集成存储器控制器和图形器件的处理器

图10是根据本发明的各实施例可能具有一个以上核、可能具有集成存储器控制器、以及可能具有集成图形器件的处理器1000的框图。图10中的实线框示出具有单个核1002A、系统代理1010、一个或多个总线控制器单元1016的集合的处理器1000，而虚线框的可选附加示出具有多个核1002A-N、系统代理单元1010中的一个或多个集成存储器控制器单元1014的集合以及专用逻辑1008的替代处理器1000。

因此，处理器1000的不同实现可包括：1)CPU，其中专用逻辑1008是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1002A-N是一个或多个通用核(例如，通用的有序核、通用的无序核、这两者的组合)；2)协处理器，其中核1002A-N是旨在主要用于图形和/或科学(吞吐量)的多个专用核；以及3)协处理器，其中核1002A-N是多个通用有序核。因此，处理器1000可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器1000可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCMOS、CMOS或NMOS等的多个加工技术中的任何一个技术将处理器1000实现在一个或多个衬底上。

存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元1006的集合、以及耦合至集成存储器控制器单元1014的集合的外部存储器(未示出)。该共享高速缓存单元1006的集合可以包括一个或多个中间级高速缓存，诸如二级(L2)、三级(L3)、四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)、和/或其组合。尽管在一个实施例中，基于环的互连单元1012将集成图形逻辑1008、共享高速缓存单元1006的集合以及系统代理单元1010/集成存储器控制器单元1014互连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个实施例中，可以维护一个或多个高速缓存单元1006和核1002A-N之间的一致性(coherency)。

在一些实施例中，核1002A-N中的一个或多个核能够多线程化。系统代理1010包括协调和操作核1002A-N的那些组件。系统代理单元1010可包括例如功率控制单元(PCU)和显示单元。PCU可以是或包括用于调整核1002A-N和集成图形逻辑1008的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。

核1002A-N在架构指令集方面可以是同构的或异构的；即，这些核1002A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图11-14是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含本文中所公开的处理器和/或其它执行逻辑的多个系统和电子设备一般都是合适的。

现在参见图11，所示为根据本发明的一个实施例的系统1100的框图。系统1100可以包括一个或多个处理器1110、1115，这些处理器耦合到控制器中枢1120。在一个实施例中，控制器中枢1120包括图形存储器控制器中枢(GMCH)1190和输入/输出中枢(IOH)1150(其可以在分开的芯片上)；GMCH1190包括存储器和图形控制器，存储器1140和协处理器1145耦合到该存储器和图形控制器；IOH1150将输入/输出(I/O)设备1160耦合到GMCH1190。或者，存储器和图形控制器中的一个或两者可以被集成在处理器内(如本文中所描述的)，存储器1140和协处理器1145直接耦合到处理器1110以及控制器中枢1120，控制器中枢1120与IOH1150处于单个芯片中。

附加处理器1115的任选性质用虚线表示在图11中。每一处理器1110、1115可包括本文中描述的处理核中的一个或多个，并且可以是处理器1000的某一版本。

存储器1140可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1120经由诸如前端总线(FSB)之类的多分支总线、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接1195与处理器1110、1115进行通信。

在一个实施例中，协处理器1145是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控制器中枢1120可以包括集成图形加速器。

在物理资源1110、1115之间可以存在包括架构、微架构、热、和功耗特征等的一系列品质度量方面的各种差异。

在一个实施例中，处理器1110执行控制一般类型的数据处理操作的指令。协处理器指令可嵌入在这些指令中。处理器1110将这些协处理器指令识别为应当由附连的协处理器1145执行的类型。因此，处理器1110在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1145。协处理器1145接受并执行所接收的协处理器指令。

现在参考图12，所示为根据本发明的一实施例的更具体的第一示例性系统1200的框图。如图12所示，多处理器系统1200是点对点互连系统，并包括经由点对点互连1250耦合的第一处理器1270和第二处理器1280。处理器1270和1280中的每一个都可以是处理器1000的某一版本。在本发明的一个实施例中，处理器1270和1280分别是处理器1110和1115，而协处理器1238是协处理器1145。在另一实施例中，处理器1270和1280分别是处理器1110和协处理器1145。

处理器1270和1280被示为分别包括集成存储器控制器(IMC)单元1272和1282。处理器1270还包括作为其总线控制器单元的一部分的点对点(P-P)接口1276和1278；类似地，第二处理器1280包括点对点接口1286和1288。处理器1270、1280可以使用点对点(P-P)电路1278、1288经由P-P接口1250来交换信息。如图12所示，IMC1272和1282将各处理器耦合至相应的存储器，即存储器1232和存储器1234，这些存储器可以是本地附连至相应的处理器的主存储器的部分。

处理器1270、1280可各自经由使用点对点接口电路1276、1294、1286、1298的各个P-P接口1252、1254与芯片组1290交换信息。芯片组1290可以可选地经由高性能接口1239与协处理器1238交换信息。在一个实施例中，协处理器1238是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。

共享高速缓存(未示出)可以被包括在任一处理器之内，或被包括在两个处理器外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。

芯片组1290可经由接口1296耦合至第一总线1216。在一个实施例中，第一总线1216可以是外围组件互连(PCI)总线，或诸如PCI Express总线或其它第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。

如图12所示，各种I/O设备1214可以连同总线桥1218耦合到第一总线1216，总线桥1218将第一总线1216耦合至第二总线1220。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理器(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1215耦合到第一总线1216。在一个实施例中，第二总线1220可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线1220，在一个实施例中这些设备包括例如键盘/鼠标1222、通信设备1227以及诸如可包括指令/代码和数据1228的盘驱动器或其它大容量存储设备的存储单元1230。此外，音频I/O1224可以被耦合至第二总线1220。注意，其它架构是可能的。例如，代替图12的点对点架构，系统可以实现多分支总线或其它这类架构。

现在参考图13，所示为根据本发明的实施例的更具体的第二示例性系统1300的框图。图12和图13中的相同部件用相同附图标记表示，并从图13中省去了图12中的某些方面，以避免使图13的其它方面变得模糊。

图13示出处理器1270、1280可分别包括集成存储器和I/O控制逻辑(“CL”)1272和1282。因此，CL1272、1282包括集成存储器控制器单元并包括I/O控制逻辑。图13不仅示出存储器1232、1234耦合至CL1272、1282，而且还示出I/O设备1314也耦合至控制逻辑1272、1282。传统I/O设备1315被耦合至芯片组1290。

现在参考图14，所示为根据本发明的一实施例的SoC1400的框图。在图10中，相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图14中，互连单元1402被耦合至：应用处理器1410，该应用处理器包括一个或多个核202A-N的集合以及共享高速缓存单元1006；系统代理单元1010；总线控制器单元1016；集成存储器控制器单元1014；一组或一个或多个协处理器1420，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1430；直接存储器存取(DMA)单元1432；以及用于耦合至一个或多个外部显示器的显示单元1440。在一个实施例中，协处理器1420包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如图12中示出的代码1230)应用于输入指令，以执行本文描述的各功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。

程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定编程语言的范围。在任一情形下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，指令表示处理器中的各种逻辑，指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物品的非瞬态的有形安排，其包括存储介质，诸如：硬盘；任何其它类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其它类型的介质。

因此，本发明的各实施例还包括非瞬态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其它方式将指令转换成将由核来处理的一个或多个其它指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图15是根据本发明的实施例的对比使用软件指令变换器将源指令集中的二进制指令变换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图15示出可以使用x86编译器1504来编译利用高级语言1502的程序，以生成可以由具有至少一个x86指令集核的处理器1516原生执行的x86二进制代码1506。具有至少一个x86指令集核的处理器1516表示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行的应用或其它程序的目标代码版本，以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器1504表示用于生成x86二进制代码1506(例如，目标代码)的编译器，该二进制代码1506可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1516上执行。类似地，图15示出可以使用替代的指令集编译器1508来编译利用高级语言1502的程序，以生成可以由不具有至少一个x86指令集核的处理器1514(例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码1510。指令转换器1512被用来将x86二进制代码1506转换成可以由不具有x86指令集核的处理器1514原生执行的代码。该转换后的代码不大可能与替代性指令集二进制代码1510相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替代指令集的指令构成。因此，指令转换器1512通过仿真、模拟或任何其它过程来表示允许不具有x86指令集处理器或核的处理器或其它电子设备执行x86二进制代码1506的软件、固件、硬件或其组合。

尽管附图中的流程图示出本发明的某些实施例的特定操作顺序，应该理解该顺序是示例性的(例如，可选实施例可按不同顺序执行操作、组合某些操作、使某些操作重叠等)。

尽管是通过几个实施例来对本发明进行描述的，但是，那些精通相关技术的人将认识到，本发明不仅限于所描述的实施例，在所附权利要求书的精神和范围内，可以对本发明进行修改。说明书因此应当被视为解说性的而非限定性的。

Claims

1.一种在计算机处理器中执行向量频率压缩指令的方法，包括：

取出包括源操作数和目的地操作数的所述向量频率压缩指令，其中所述源操作数指定包括多个源数据元素的源向量寄存器，所述多个源数据元素包括一个或多个相同数据元素行程，其中所述目的地操作数标识目的地向量寄存器并且所述一个或多个相同数据元素行程中的每一个将被压缩到所述目的地向量寄存器中作为值和行程长度对；

解码所取出的向量频率压缩指令；以及

执行所解码的向量频率压缩指令，使得对于每个源数据元素，将值复制到所述目的地向量寄存器中以指示该源数据元素的值，其中等于压缩值的一个或多个源数据元素的一个或多个行程被编码到所述目的地向量寄存器中作为由该行程的行程长度跟随的预定压缩值。

2.如权利要求1所述的方法，其特征在于，所取出的向量频率压缩指令还包括要被编码为值和行程长度对的所述压缩值。

3.如权利要求1-2中任一项所述的方法，其特征在于，执行所解码的向量频率压缩指令还使得：当由于所述源数据元素不包含针对行程长度编码进行优化的值而因此所述源数据元素无法被压缩到所述目的地向量寄存器中时，发起异常。

4.如权利要求1-2中任一项所述的方法，其特征在于，执行所解码的向量频率压缩指令还使得：在所用元素指示器中写入值，以指示在压缩期间所述目的地向量寄存器中的哪些元素被写入。

5.如权利要求4所述的方法，其特征在于，所取出的向量频率压缩指令还包括所用元素指示器目的地，以指示应该向所述所用元素指示器中的何处进行写入。

6.如权利要求1所述的方法，其特征在于，所取出的向量频率压缩指令还包括控制掩码，所述控制掩码指示要被复制到所述目的地向量寄存器的来自所述源数据元素的一个或多个值。

7.如权利要求6所述的方法，其特征在于，执行所解码的向量频率压缩指令还使得通过读取所述控制掩码来确定所述压缩值。

8.一种处理器核，包括：

硬件解码单元，用于解码向量频率压缩指令，其中所述向量频率压缩指令包括源操作数和目的地操作数，其中所述源操作数指定包括多个源数据元素的源向量寄存器，所述多个源数据元素包括一个或多个相同数据元素行程，其中所述目的地操作数标识目的地向量寄存器并且所述一个或多个相同数据元素行程中的每一个将被压缩到所述目的地向量寄存器中作为值和行程长度对；以及

执行引擎单元，耦合到所述硬件解码单元并用于执行所解码的向量频率压缩指令，该指令使得对于每个源数据元素，将值复制到所述目的地向量寄存器中以指示该源数据元素的值，其中等于压缩值的一个或多个源数据元素的一个或多个行程被编码到所述目的地向量寄存器中作为由该行程的行程长度跟随的预定压缩值。

9.如权利要求8所述的处理器核，其特征在于，所述向量频率压缩指令还包括要被编码为值和行程长度对的所述压缩值。

10.如权利要求8-9中任一项所述的处理器核，其特征在于，所述执行引擎单元还用于使得：当由于所述源数据元素不包含针对行程长度编码进行优化的值而因此所述源数据元素无法被压缩到所述目的地向量寄存器中时，发起异常。

11.如权利要求8-9中任一项所述的处理器核，其特征在于，所述执行引擎单元还用于使得在所用元素指示器中写入值，以指示在压缩期间所述目的地向量寄存器中的哪些元素被写入。

12.如权利要求11所述的处理器核，其特征在于，所述向量频率压缩指令还包括所用元素指示器目的地，以指示应该向所述所用元素指示器中的何处进行写入。

13.如权利要求8所述的处理器核，其特征在于，所述向量频率压缩指令还包括控制掩码，所述控制掩码指示要被复制到所述目的地向量寄存器的来自所述源数据元素的一个或多个值。

14.如权利要求13所述的处理器核，其特征在于，所述执行引擎单元还用于使得通过读取所述控制掩码来确定所述压缩值。

15.一种用于在计算机处理器中执行向量频率压缩指令的设备，所述向量频率压缩指令包括源操作数、目的地操作数以及操作码，其中所述源操作数指定包括多个源数据元素的源向量寄存器，所述多个源数据元素包括一个或多个相同数据元素行程，其中所述目的地操作数标识目的地向量寄存器并且所述一个或多个相同数据元素行程中的每一个将被压缩到所述目的地向量寄存器中作为值和行程长度对，所述设备包括：

复制装置，用于对于每个源数据元素，将值复制到所述目的地向量寄存器中以指示该源数据元素的值，其中等于压缩值的一个或多个源数据元素的一个或多个行程被编码到所述目的地向量寄存器中作为由该行程的行程长度跟随的预定压缩值。

16.如权利要求15所述的设备，其特征在于，所述向量频率压缩指令还包括要被编码为值和行程长度对的所述压缩值。

17.如权利要求15-16中任一项所述的设备，其特征在于，还包括：

异常发起装置，用于在由于所述源数据元素不包含针对行程长度编码进行优化的值而因此所述源数据元素无法被压缩到所述目的地向量寄存器中时，发起异常。

18.如权利要求15-16中任一项所述的设备，其特征在于，还包括：

写入装置，用于在所用元素指示器中写入值，以指示在压缩期间所述目的地向量寄存器中的哪些元素被写入。

19.如权利要求18所述的设备，其特征在于，所述向量频率压缩指令还包括所用元素指示器目的地，以指示应该向所述所用元素指示器中的何处进行写入。

20.如权利要求15所述的设备，其特征在于，所述向量频率压缩指令还包括控制掩码，所述控制掩码指示要被复制到所述目的地向量寄存器的来自所述源数据元素的一个或多个值。