CN104204991B - 将较小的已排序向量合并和排序为较大的已排序向量的指令的方法和装置 - Google Patents

Abstract

描述了一种半导体芯片，其包括具有功能单元的指令执行单元，功能单元具有最小和最大比较电路以及随后的交织电路，最小和最大比较电路分别用于标识来自两个不同的已排序元素集合的相同位置元素的最小值和最大值，交织电路用于交织所述最小值和最大值以帮助形成第三已排序集合，该第三已排序集合由来自所述不同集合的元素组成并大于所述不同集合中的每个集合。

Description

将较小的已排序向量合并和排序为较大的已排序向量的指令 的方法和装置

技术领域

本发明的领域一般涉及计算科学，更具体地涉及将较小的已排序向量合并和排序为较大的已排序向量的指令。

背景技术

向量指令执行流水线

图1示出了在半导体芯片上用逻辑电路实现的处理核100的高级图。该处理核包括流水线101。该流水线由各自被设计成在完全执行程序代码指令所需的多步骤过程中执行特定步骤的多个级组成。这些级通常至少包括：1)指令取出和解码；2)数据取出；3)执行；4)写回。执行级对由在先前级(例如在上述步骤1))中所取出和解码的指令所标识并在另一先前级(例如在上述步骤2))中被取出的数据执行由在先前级(例如在上述步骤1))中取出和解码的指令所标识的特定操作。被操作的数据通常是从(通用)寄存器存储空间102中取出的。在该操作完成时所创建的新数据通常也被“写回”寄存器存储空间(例如在上述级4))。

与执行级相关联的逻辑电路通常由多个“执行单元”或“功能单元”103_1至103_N构成，这些单元各自被设计成执行其自身的唯一操作子集(例如，第一功能单元执行整数数学操作，第二功能单元执行浮点指令，第三功能单元执行从高速缓存/存储器的加载操作和/或到高速缓存/存储器的存储操作等等)。由所有这些功能单元执行的所有操作的集合与处理核100所支持的“指令集”相对应。

计算机科学领域中广泛认可两种类型的处理器架构：“标量”和“向量”。标量处理器被设计成执行对单个数据集进行操作的指令，而向量处理器被设计成执行对多个数据集进行操作的指令。图2A和2B呈现了展示标量处理器与向量处理器之间的基本差异的比较示例。

图2A示出标量AND(与)指令的示例，其中单个操作数集A和B一起进行“与”运算以产生奇异(或“标量”)结果C(即，AB＝C)。相反，图2B示出向量AND指令的示例，其中两个操作数集A/B和D/E并行地分别一起进行“与”运算以同时产生向量结果C和F(即，A.AND.B＝C以及D.AND.E＝F)。根据术语学，“向量”是具有多个“元素”的数据元素。例如，向量V＝Q,R,S,T,U具有五个不同的元素：Q、R、S、T和U。示例性向量V的“尺寸”是5(因为它具有5个元素)。

图1还示出向量寄存器空间107的存在，该向量寄存器空间不同于通用寄存器空间102。具体而言，通用寄存器空间102标准地用于存储标量值。这样，当各执行单元中的任一个执行标量操作时，它们标准地使用从通用寄存器存储空间102调用的操作数(并将结果写回通用寄存器存储空间102)。相反，当各执行单元中的任一个执行向量操作时，它们标准地使用从向量寄存器空间107调用的操作数(并将结果写回向量寄存器空间107)。可类似地分配存储器的不同区域以存储标量值和向量值。

还应注意，存在位于功能单元103_1到103_N的相应输入处的掩码逻辑104_1到104_N，以及位于功能单元103_1到103_N的输出处的掩码逻辑105_1到105_N。在各种实现方式中，对于向量操作，实际上仅实现这些层中的一个层——虽然这不是严格要求(虽然未在图1中描绘，但可理解，仅执行标量而不执行向量操作的执行单元不需要具有任何掩码层)。对于采用掩码的任何向量指令，输入掩码逻辑104_1到104_N和/或输出掩码逻辑105_1到105_N可用于控制哪些元素被该向量指令有效地操作。在此，从掩码寄存器空间106读取掩码向量(例如与从向量寄存器存储空间107读取的输入操作数向量一起)，并将该掩码向量呈现给掩码逻辑104、105层中的至少一层。

在执行向量程序代码的过程中，每一向量指令无需要求全数据字。例如，一些指令的输入向量可能仅仅是8个元素，其他指令的输入向量可能是16个元素，其他指令的输入向量可能是32个元素，等等。因此，掩码层104/105用于标识完整向量数据字中的应用于特定指令的一组元素，以在多个指令之间实现不同的向量尺寸。通常，对于每一向量指令，掩码寄存器空间106中所保持的特定掩码模式被该指令调出，从掩码寄存器空间中被取出并且被提供给掩码层104/105中的任一者或两者，以“启用”针对该特定向量操作的正确元素集合。

附图说明

本发明是通过示例说明的，而不仅局限于各个附图的图示，在附图中，类似的参考标号表示类似的元件，其中：

图1(现有技术)示出指令执行流水线的实施例；

图2(现有技术)示出向量处理的示例；

图3(现有技术)属于现有技术的合并和排序算法；

图4示出用于在单个指令中实现图3的合并和排序算法的指令执行逻辑电路的实施例；

图5a、5b示出关于用于在单个指令中实现图3的合并和排序算法的指令执行逻辑电路的各种附加实施例；

图6示出用于在单个指令中实现图3的合并和排序算法的采用微代码的功能单元的实施例；

图7a示出支持接受已排序集合作为输入操作数的指令的指令执行流水线和相应的目标代码；

图7b示出支持接受未排序集合作为输入操作数的指令的指令执行流水线和相应的目标代码；

图8A-8B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；

图9是示出根据本发明的实施例的示例性专用向量友好指令格式的框图；

图10是根据本发明的一个实施例的寄存器架构的框图；

图11A是示出根据本发明的实施例的示例性有序流水线以及示例性寄存器重命名的无序发布/执行流水线两者的框图；

图11B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图；

图12A-B示出了更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)；

图13是根据本发明的实施例的可具有超过一个的核、可具有集成的存储器控制器、并且可具有集成图形的处理器的框图；

图14是根据本发明的一个实施例的系统的框图；

图15是根据本发明的实施例的第一更具体的示例性系统的框图；

图16是根据本发明的实施例的第二更具体的示例性系统的框图；

图17是根据本发明的实施例的SoC的框图；以及

图18是根据本发明的实施例的对比使用软件指令变换器将源指令集中的二进制指令变换成目标指令集中的二进制指令的框图。

具体实施方式

现有技术的合并算法

各种软件操作寻求将两个较小的已排序集合合并成较大的已排序集合。图3示出用于该意图的现有技术软件过程。参考图3，通过图3中描绘的合并过程来合并两个独立的输入已排序集合301、302，以最终形成较大的已排序集合303。已排序集合是已经根据一些标准来排列的值的集合。图3中描绘的最基本标准是数值排列。即，基于集合中的元素相对于彼此的数值来对集合中的元素进行排序。如图3中观察到，按照数值顺序对输入已排序集合301、302和输出已排序集合303的元素进行排列，将较小的值向左对齐并将较大的值向右对齐。

根据图3中概述的过程序列，从两个较小的输入已排序集合301、302产生较大的输出已排序集合303。首先，输入已排序集合(在本情况下为输入已排序集合302)中的一个集合的相应的元素被反转或倒转，如在集合311中所见。接下来，将集合301和集合311中处于相同位置的元素进行比较。对于每一对相同位置的元素进行两次比较。第一比较取该对中的最小值并将它放置在结果集合312中的相同相应位置中。例如，集合312中的第一个元素是2，这对应于集合301中的第一个元素(2)与集合311中的第一个元素(7)中的最小值。

第二比较取集合301和311中的相同位置元素的最大值，并将它放置在集合313中的相同相应位置中。例如，集合313中的第一个元素对应于集合301中的第一个元素(2)与集合311中的第一个元素(7)中的最大值。对集合312和313中的其它元素位置采用相似的过程。

然后将结果集合312、313中的值交织以产生结果集合318、319。交织过程本质上对结果集合312、313中的元素进行混洗，使得集合312的第一个元素被选为集合318中的第一个元素，然后集合313的第一个元素被选为集合318中的下一个元素，然后集合312的第二个元素被选为集合318中的第三个元素。继续该过程，选择集合312的第二个元素以包含在集合318中，然后将集合313的第二个元素选为集合318的第四个元素。对于集合319，该交织过程以类似的方式继续。

将以上描述的两个过程“min/max”(其从集合301和311产生集合312和313)和交织(其从集合312、313产生集合318、319)重复足够数量的循环320、321，直到获得最终结果303。一般地，足够的总循环数量是初始已排序集合301、303中的元素数量的函数。具体地，执行N个min/max和交织循环，其中N＝log₂(2X)且其中X是输入已排序集合的每一个集合中的元素数量。在图3所见的示例中，X＝4(即在输入已排序集合301和302的每个集合中存在四个元素)，因此N＝log₂(2(4))＝log₂(8)＝3。因此，在输出303处给出最终的较大已排序集合之前，在图3的整个序列中观察到三次min/max和交织循环。

迄今为止，上述合并算法已经在软件中实现，使得任何中间或结果集合中的每个新计算的元素消耗多个CPU指令。因此，计算整个算法会消耗数百甚至数千个CPU指令。

合并算法的硬件实现

为了显著加速从较小的已排序集合构造较大的已排序集合，图4示出了指令执行流水线内的执行单元400的逻辑电路设计的实施例，该逻辑电路设计利用单个指令实现合并算法。图4示出用于X＝4实现的设计。在图4中提供了该逻辑设计的更一般和展开的讨论。

如图4中所见，来自输入操作数寄存器401、402的与两个较小的已排序集合相对应的两个向量输入操作数被呈递给执行单元逻辑电路400。通过将每个输入操作数实现为向量，接收每个向量的处于已排序状态(例如数值递增)的元素。倒混洗逻辑403将向量操作数之一倒转，以有效地执行倒混洗，该倒混洗相应地产生图3的集合311。

然后min/max比较逻辑404的第一级执行对寄存器401中的该集合与逻辑403所产生的集合中的相同位置的元素之间执行min/max比较。在图4的实施例中，比较单元404_1至404_4在交织逻辑405的“左手”输入处给出这些相同位置值的相应最小值。相反，比较单元404_5至404_8在交织逻辑405的“右手”输入处给出这些相同位置值的相应最大值。交织逻辑405以与图3中用于产生集合318、319的技术相似的方式，将最小比较结果的结果与最大比较结果的结果交织。

执行逻辑电路400包括min/max比较和交织逻辑406、407、408、409的接下来的两个级，以实现用于X＝4、N＝3系统的min/max比较和交织的三个级。

图5a示出执行逻辑电路的更一般描绘。根据图5a的描绘，对于各自具有宽度X的一对已排序输入集合，将min/max比较逻辑电路和交织电路的N个级串联地链接。在实施例中，同一执行逻辑电路可支持对不同X值的合并操作。即，也将输入已排序集合的尺寸作为输入变量。

例如，图5b示出支持可以是4、8或16中的任一个的X值的执行单元的设计的实施例，其中在立即数操作数中指定该特定指令的特定X值。

如图5b中可见，通过立即数操作数接收的X值影响硬件通道的长度。根据图5b的实施例，该逻辑电路具有串联链接的总共五个min/max和交织级，对应于由指令执行逻辑电路支持的最大X值。即，该电路被设计成支持它能接收的最大尺寸的输入已排序集合(16)所需的min/max和交织级的必要数量(即log₂(2(16))＝5)。

通过用于任何特定指令的立即数操作数接收的X的特定值确定在确定该指令的输出值时实际利用多少级。例如，如果立即数值指定X＝16，则利用所有五个级来计算输出。相反，如果立即数操作数指定X＝8，则输出是从第四级而不是第五级的输出“分接”的。类似地，如果X＝4，则输出是从第三级的输出“分接”的。多路复用器550在其通道选择输入处接受X的值，并选择正确的级的输出以给出作为该指令的正式结果。

在图5b的特定实施例中，通过立即数操作数来接收X的值。根据逻辑560接收并应用于多路复用器550的通道选择输入的X值来确定可应用的N值。虽然可将逻辑560设计成直接计算log₂(2(X))，但也可替代地将其实现为查找电路，该查找电路仅读取(例如从只读存储器(ROM)电路)给定输入X值的正确的N值。在替代实施例中，通过立即数操作数接收N。

类似地，关于数据通道宽度，设计min/max级的数量和交织级的宽度，以支持最大X值。例如，如果指令执行逻辑用于支持最大值16，则每个min/max级包括16个最小比较逻辑电路和16个最大比较逻辑电路。类似地，每个交织级被设计成交织分别为16元素宽度的两个输入集合，并产生32元素宽度的输出。如果立即数操作数指定X＝16，则利用该电路的全部。如果立即数操作数指定稍小的X值(例如X＝8或X＝4)，则可利用该电路的更小部分。显然，流过每个级的信号线对具有最大X值(16)的宽度。

同样，关于数据宽度，预混洗逻辑570可被实现为根据X来实现正确的混洗模式的可配置网络。即，为了支持X的三个不同值，预混洗逻辑570应当支持三个不同的混洗模式。例如，简要地集中在预混洗逻辑570的最左边的元素输出，注意，正确的混洗模式对于X＝4应当选择第二已排序集合输入的第四个元素，或对于X＝8应当选择第二已排序集合输入的第八个元素，或对于X＝16应当选择第二已排序集合输入的第十六个元素。

对于支持多个X值的执行单元的另一数据宽度考虑是来自通过多个级的左流和右流的有效数据值的整合。即，如图4、5a和5b中可见，通过这些级的处理可被视为具有“左侧”流和“右侧”流。根据一个观点，在硬件中设计这些流以支持最大数据宽度(例如，如果最大X＝16，则该硬件包括左侧流和右侧流二者中的16个元素)。

对于小于最大值的X值，在从右侧累计的流中存在未使用的硬件块和未使用的单独元素通道。例如，如果对于支持最大X＝16的执行单元X＝8，并且如果基础机器将最低有效元素向左排序，则在min/max比较级中：1)最左边的八个最小比较单元将被使用，且最右边的八个最小比较单元将未被使用；以及2)最左边的八个最大比较单元将被使用，且最右边的八个最大比较单元将未被使用。类似地，如果X＝8且该单元支持最大X＝16，则左侧流和右侧流中的最左边的八个元素将被使用/有效，而左侧流和右侧流二者中的最右边的八个元素将未使用/无效。

因此，“左组合”逻辑580被用于向左组合/累积来自这两个流的已使用/有效元素，使得来自这两个流的所有已使用/有效元素在左边按顺序排列，并且来自这两个流的所有未使用/无效元素在右边排列。例如在支持最大X＝16的执行单元中X＝8，则“左组合”逻辑580将产生包括如下的32元素数据结构：1)位于左侧的来自左流的8个有效/已使用元素；2)附加至来自左流的8个有效/已使用元素的来自右流的8个有效/已使用元素；以及3)位于右侧的32个无效/未使用的元素。

在实现中，“左组合”逻辑58可被实现为可配置的网络状预混洗逻辑570，但具有不同的预配置的输入/输出模式。

输出掩码层590可用于在左组合逻辑580的输出处将无效/未使用的元素“归零”。例如，如果X＝8且最大允许的值X＝16，则在左组合逻辑580的输出处给出的十六个“最左”值被给出作为该指令的正式结果，并且多路复用器输出的“右侧”的余下16个元素被归零(即给予0值)。替代地，可不使用或实现掩码层，并且上层软件负责理解多少元素被使用/有效。

实现该指令执行逻辑的另一方法如图6所见。图6的方法采用比X的最大值所需的级的最大深度少的级，并使用微操作来针对特定可应用X值控制循环通过有限硬件正确的次数。例如，如图6中可见，仅利用单个min/max级和单个交织级来实现指令执行逻辑。ROM601中存储的微代码根据X来确定要执行的级的正确数目(例如，如果X＝4则3个循环；如果X＝5则4个循环；如果X＝16则5个循环)，并控制通过该单个级硬件的数据流和循环(通过循环控制逻辑602)。左组合逻辑级和输出掩码层仍可如上所述地操作。

注意，在以上相对于图4、5a、5b和6讨论的执行单元实施例中，可将第一和第二输入已排序集合均存储在寄存器空间中，或可以根据指令格式将一个集合存储在寄存器空间中并将另一个集合存储在存储器中，可从它们相应的存储位置读取集合，并呈递给执行单元(因此，可认为这些存储位置耦合至执行单元)。类似地，可将该执行单元产生的结果存储在寄存器空间中。中间操作数源自该指令。该指令流水线可具有为立即数操作数的存储而预留的寄存器空间和用于将它们的内容耦合至执行单元的相关联逻辑。

图7a示出第一指令执行流水线700，具有既支持单独排序指令又支持单独合并指令的执行单元。图7a也示出可利用图7a的流水线700来执行的示例性程序代码701。如图7a的程序流中所见，执行第一排序指令以对第一集合排序，并创建用于后续合并指令的第一输入操作数作为第一排序指令的结果。即，第一指令接受元素间无相对排序的第一元素向量，并提供数值上已排序的相同元素作为结果。第二排序指令对第二元素向量执行相同操作。第三指令是利用例如如上讨论的硬件设计中的任一种实现的合并指令，并接受两个先前排序指令的结果以创建较大的已排序集合。

图7b示出较大的执行单元设计，该设计在单个指令中执行对两个原始未排序向量的排序，并将它们合并以提供较大的已排序向量作为结果。因此，该执行单元可接受两个未排序向量作为输入操作数，并通过单个指令的执行来提供两个输入向量的两倍大的已排序集合。排序逻辑是本领域已知的，无需在此赘述。图7b的执行单元可被设计成支持不同的集合宽度(例如通过立即数操作数的指定)。

可设计编译器，以根据目标处理器和相应的指令执行流水线设计/技术来产生符合图7a和7b的任一流程图的目标代码。

图8A-8B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图8A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图8B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式800定义A类和B类指令模板，两者包括无存储器访问805的指令模板和存储器访问820的指令模板。在向量友好指令格式的上下文中的术语“通用”指不束缚于任何专用指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例，即64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16双字尺寸的元素或者替代地8四字尺寸的元素组成)、64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)、32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)、以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)，但是替代实施例可支持更大、更小、和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图8A中的A类指令模板包括：1)在无存储器访问805的指令模板内，示出无存储器访问的完全舍入控制型操作610的指令模板、以及无存储器访问的数据变换型操作815的指令模板；以及2)在存储器访问820的指令模板内，示出存储器访问的时效性825的指令模板和存储器访问的非时效性830的指令模板。图8B中的B类指令模板包括：1)在无存储器访问805的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作812的指令模板以及无存储器访问的写掩码控制的vsize型操作817的指令模板；以及2)在存储器访问820的指令模板内，示出存储器访问的写掩码控制827的指令模板。

通用向量友好指令格式600包括以下列出的按照在图8A-8B中示出的顺序的如下字段。结合以上的讨论，在实施例中，参考下文在图8A-B和7中提供的格式细节，可利用非存储器访问指令类型805或存储器访问指令类型820。可在以下描述的寄存器地址字段844中标识读取掩码、输入向量操作数和目的地的地址。在进一步的实施例中，在EVEX.kkk字段中编码读掩码和写掩码。

格式字段840－该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段842－其内容区分不同的基础操作。

寄存器索引字段844-其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)个寄存器组选择N个寄存器。尽管在一个实施例中N可高达三个源和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。

修饰符(modifier)字段846－其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问805的指令模板与存储器访问820的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段850－其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段868、α字段852、以及β字段854。扩充操作字段850允许在单一指令而非2、3或4个指令中执行多组共同的操作。

比例字段860－其内容允许用于存储器地址生成(例如，用于使用2^比例*索引+基址的地址生成)的索引字段的内容的按比例缩放。

位移字段862A－其内容用作存储器地址生成的一部分(例如，用于使用2^比例*索引+基址+位移的地址生成)。

位移因数字段862B(注意，位移字段862A直接在位移因数字段862B上的并置指示使用一个或另一个)－其内容用作地址生成的一部分，它指定通过存储器访问的尺寸(N)按比例缩放的位移因数，其中N是存储器访问中的字节数量(例如，用于使用2^比例*索引+基址+按比例缩放的位移的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段874(稍后在本文中描述)和数据操纵字段854C确定。位移字段862A和位移因数字段862B可以不用于无存储器访问805的指令模板和/或不同的实施例可实现两者中的仅一个或不实现两者中的任一个，在这个意义上位移字段862A和位移因数字段862B是任选的。

数据元素宽度字段864－其内容区分使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令，在其他实施例中只用于一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上该字段是任选的。

写掩码字段870－其内容在每一数据元素位置的基础上控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码操作，而B类指令模板支持合并写掩码操作和归零写掩码操作两者。当合并时，向量掩码允许在执行任何操作期间保护目的地中的任何元素集免于更新(由基础操作和扩充操作指定)；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行任何操作期间使目的地中的任何元素集归零(由基础操作和扩充操作指定)；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段870允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段870的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段870的内容间接地标识了要执行的掩码操作)的本发明的实施例，但是替代实施例相反或另外允许掩码写字段870的内容直接地指定要执行的掩码操作。

立即数字段872－其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上该字段是任选的。

类字段868－其内容在不同类的指令之间进行区分。参考图8A-B，该字段的内容在A类和B类指令之间进行选择。在图8A-B中，圆角方形用于指示专用值存在于字段中(例如，在图8A-B中分别用于类字段868的A类868A和B类868B)。

A类指令模板

在A类非存储器访问805的指令模板的情况下，α字段852被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作810和无存储器访问的数据变换型操作815的指令模板分别指定舍入852A.1和数据变换852A.2)的RS字段852A，而β字段854区分要执行指定类型的操作中的哪一种。在无存储器访问805指令模板中，比例字段860、位移字段862A以及位移比例字段862B不存在。

无存储器访问的指令模板－完全舍入控制型操作

在无存储器访问的完全舍入控制型操作810的指令模板中，β字段854被解释为其内容提供静态舍入的舍入控制字段854A。尽管在本发明的所述实施例中舍入控制字段854A包括抑制所有浮点异常(SAE)字段856和舍入操作控制字段858，但是替代实施例可支持、可将这些概念两者都编码成相同的字段或者仅具有这些概念/字段中的一个或另一个(例如，可仅有舍入操作控制字段858)。

SAE字段856－其内容区分是否停用异常事件报告；当SAE字段856的内容指示启用抑制时，给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序。

舍入操作控制字段858－其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段858允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段850的内容优先于该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作815的指令模板中，β字段854被解释为数据变换字段854B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问820的指令模板的情况下，α字段852被解释为驱逐提示字段852B，其内容区分要使用驱逐提示中的哪一个(在图8A中，对于存储器访问时效性825的指令模板和存储器访问非时效性830的指令模板分别指定时效性的852B.1和非时效性的852B.2)，而β字段854被解释为数据操纵字段854C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换、以及目的地的向下转换)。存储器访问820的指令模板包括比例字段860、以及任选的位移字段862A或位移比例字段862B。

向量存储器指令使用转换支持来执行来自存储器的向量加载并将向量存储到存储器。如同寻常的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容规定。

存储器访问的指令模板－时效性的

时效性的数据是可能足够快地重新使用以从高速缓存受益的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板－非时效性的

非时效性的数据是不可能足够快地重新使用以从第一级高速缓存中的高速缓存受益且应当被给予驱逐优先级的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段852被解释为写掩码控制(Z)字段852C，其内容区分由写掩码字段870控制的写掩码操作应当是合并还是归零。

在B类非存储器访问805的指令模板的情况下，β字段854的一部分被解释为RL字段857A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作812的指令模板和无存储器访问的写掩码控制VSIZE型操作817的指令模板分别指定舍入857A.1和向量长度(VSIZE)857A.2)，而β字段854的其余部分区分要执行指定类型的操作中的哪一种。在无存储器访问805指令模板中，比例字段860、位移字段862A以及位移比例字段862B不存在。

在无存储器访问的写掩码控制的部分舍入控制型操作810的指令模板中，β字段854的其余部分被解释为舍入操作字段859A，并且停用异常事件报告(给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序)。

舍入操作控制字段859A－正如舍入操作控制字段858，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段859A允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段850的内容优先于该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作817的指令模板中，β字段854的其余部分被解释为向量长度字段859B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节、或512字节)。

在B类存储器访问820的指令模板的情况下，β字段854的一部分被解释为广播字段857B，其内容区分是否要执行广播型数据操纵操作，而β字段854的其余部分被解释为向量长度字段859B。存储器访问820的指令模板包括比例字段860、以及任选的位移字段862A或位移比例字段862B。

针对通用向量友好指令格式800，示出完整操作码字段874包括格式字段840、基础操作字段842以及数据元素宽度字段864。尽管示出了其中完整操作码字段874包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段874包括少于所有的这些字段。完整操作码字段874提供操作码(opcode)。

扩充操作字段850、数据元素宽度字段864以及写掩码字段870允许在每一指令的基础上以通用向量友好指令格式指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或者处理器内的不同核可支持仅A类、仅B类、或者可支持两类。举例而言，旨在用于通用计算的高性能通用无序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些混合、但是并非来自两类的所有模板和指令的核在本发明的范围内)。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的类。举例而言，在具有单独的图形和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的无序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或无序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。可使以高级语言撰写的程序成为(例如，及时编译或者统计编译)各种不同的可执行形式，包括：1)仅具有用于执行的目标处理器支持的类的指令的形式；或者2)具有使用所有类的指令的不同组合而编写的替代例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。

示例性专用向量友好指令格式

图9是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。图9示出专用向量友好指令格式900，其指定位置、尺寸、解释和字段的次序、以及那些字段中的一些字段的值，在这个意义上该专用向量友好指令格式是专用的。专用向量友好指令格式900可用于扩展x86指令集，并且由此一些字段类似于在现有x86指令集及其扩展(例如，AVX)中使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段、以及立即数字段一致。示出来自图8的字段，来自图9的字段映射到来自图8的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式800的上下文中参考专用向量友好指令格式900描述了本发明的实施例，但是本发明不限于专用向量友好指令格式900，除非另有声明。例如，通用向量友好指令格式800构想各种字段的各种可能的尺寸，而专用向量友好指令格式900被示为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式900中数据元素宽度字段864被示为一位字段，但是本发明不限于此(即，通用向量友好指令格式800构想数据元素宽度字段864的其他尺寸)。

通用向量友好指令格式800包括以下列出的按照图9A中示出的顺序的如下字段。

EVEX前缀(字节0-3)902－以四字节形式进行编码。

格式字段840(EVEX字节0，位[7:0])－第一字节(EVEX字节0)是格式字段840，并且它包含0x62(在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段905(EVEX字节1，位[7-5])－由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(657BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此可通过增加EVEX.R、EVEX.X以及EVEX.B来形成Rrrr、Xxxx以及Bbbb。

REX’字段810－这是REX’字段810的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与实操作码字节是82的BOUND指令进行区分，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R、以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段915(EVEX字节1，位[3:0]–mmmm)–其内容对隐含的前导操作码字节(0F、0F 38、或0F 3)进行编码。

数据元素宽度字段864(EVEX字节2，位[7]–W)－由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv 920(EVEX字节2，位[6:3]-vvvv)－EVEX.vvvv的作用可包括如下：1)EVEX.vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效，第一源寄存器操作数以反转(1补码)的形式被指定；2)EVEX.vvvv编码目的地寄存器操作数，目的地寄存器操作数针对特定向量位移以1补码的形式被指定；或者3)EVEX.vvvv不编码任何操作数，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段920对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U 868类字段(EVEX字节2，位[2]-U)－如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段925(EVEX字节2，位[1:0]-pp)－提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被扩展成传统SIMD前缀(因此PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接作为操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定不同的含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段852(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α示出)－如先前所述，该字段是针对上下文的。

β字段854(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB；也以βββ示出)－如先前所述，该字段是针对上下文的。

REX’字段810－这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段870(EVEX字节3，位[2:0]-kkk)－其内容指定写掩码寄存器中的寄存器索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这可以各种方式实现，包括使用硬连线到所有的写掩码或者旁路掩码硬件的硬件来实现)。

实操作码字段930(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段940(字节5)包括MOD字段942、Reg字段944、以及R/M字段946。如先前所述的，MOD字段942的内容将存储器访问和非存储器访问操作区分开。Reg字段944的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段946的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)－如先前所述的，比例字段850的内容用于存储器地址生成。SIB.xxx 954和SIB.bbb 956－先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段862A(字节7-10)－当MOD字段942包含10时，字节9-10是位移字段862A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段862B(字节7)－当MOD字段942包含01时，字节7是位移因数字段862B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移量之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段862B是disp8的重新解释；当使用位移因数字段862B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段862B替代传统x86指令集8位位移。由此，位移因数字段862B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸按比例缩放位移量以获得字节式地址偏移量)。

立即数字段872如先前所述地操作。

完整操作码字段

图9B是示出根据本发明的实施例的构成完整操作码字段874的具有专用向量友好指令格式900的字段的框图。具体地，完整操作码字段874包括格式字段840、基础操作字段842、以及数据元素宽度(W)字段864。基础操作字段842包括前缀编码字段925、操作码映射字段915以及实操作码字段930。

寄存器索引字段

图9C是示出根据本发明的一个实施例的构成寄存器索引字段844的具有专用向量友好指令格式900的字段的框图。具体地，寄存器索引字段844包括REX字段905、REX’字段910、MODR/M.reg字段944、MODR/M.r/m字段946、VVVV字段920、xxx字段954以及bbb字段956。

扩充操作字段

图9D是示出根据本发明的一个实施例的构成扩充操作字段850的具有专用向量友好指令格式900的字段的框图。当类(U)字段868包含0时，它表明EVEX.U0(A类868A)；当它包含1时，它表明EVEX.U1(B类868B)。当U＝0且MOD字段942包含11(表明无存储器访问操作)时，á字段852(EVEX字节3，位[7]–EH)被解释为rs字段852A。当rs字段852A包含1(舍入852A.1)时，字段854(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段854A。舍入控制字段854A包括一位SAE字段856和两位舍入操作字段858。当rs字段852A包含0(数据变换852A.2)时，字段854(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段854B。当U＝0且MOD字段942包含00、01或10(表明存储器访问操作)时，α字段852(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段852B且β字段854(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段854C。

当U＝1时，α字段852(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段852C。当U＝1且MOD字段942包含11(表明无存储器访问操作)时，字段854的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段857A；当它包含1(舍入857A.1)时，字段854的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段859A，而当RL字段857A包含0(VSIZE 857.A2)时，字段854的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为向量长度字段859B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段942包含00、01或10(表明存储器访问操作)时，字段854(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段859B(EVEX字节3，位[6-5]–L_1-0)和广播字段857B(EVEX字节3，位[4]–B)。

示例性寄存器架构

图10是根据本发明的一个实施例的寄存器架构1000的框图。在所示出的实施例中，有32个512位宽的向量寄存器1010；这些寄存器被引用为zmm0到zmm31。较低的16zmm寄存器的较低阶256个位覆盖在寄存器ymm0-16上。较低的16zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式900对这些覆盖的寄存器组操作，如在以下表格中所示的。

换句话说，向量长度字段859B在最大长度与一个或多个其他较短长度之间进行选择，其中每一这种较短长度是前一长度的一半，并且不具有向量长度字段859B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式900的B类指令模板对打包或标量单/双精度浮点数据以及打包或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者归零。

写掩码寄存器1015－在所示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器815的尺寸是16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地停用该指令的写掩码操作。

通用寄存器1025——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用来寻址存储器操作数。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点堆栈寄存器组(x87堆栈)1045，在其上面重叠了MMX打包整数平坦寄存器组1050——在所示出的实施例中，x87堆栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点运算的八元素堆栈；而使用MMX寄存器来对64位打包整数数据执行操作，以及为在MMX和XMM寄存器之间执行的一些操作保存操作数。

本发明的替代实施例可以使用较宽的或较窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器组和寄存器。

示例性核架构、处理器和计算机架构

处理器核可以用出于不同目的的不同方式在不同的处理器中实现。例如，这样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2)预期用于通用计算的高性能通用无序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用无序核的CPU；以及2)包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核的协处理器。这样的不同处理器导致不同的计算机系统架构，其可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞吐量)逻辑等专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的芯片上系统。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和无序核框图

图11A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。图11B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。图11A-B中的实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄存器重命名的、无序发布/执行流水线和核。给定有序方面是无序方面的子集的情况下，将描述无序方面。

在图11A中，处理器流水线1100包括取出级1102、长度解码级1104、解码级1106、分配级1108、重命名级1110、调度(也称为分派或发布)级1112、寄存器读取/存储器读取级1114、执行级1116、写回/存储器写入级1118、异常处理级1122和提交级1124。

图11B示出了包括耦合到执行引擎单元1150的前端单元1130的处理器核11110，且执行引擎单元和前端单元两者都耦合到存储器单元1170。核1190可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核或混合或替代核类型。作为又一选项，核1190可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理器单元(GPGPU)核、或图形核等等。

前端单元1130包括耦合到指令高速缓存单元1134的分支预测单元1132，该指令高速缓存单元耦合到指令转换后备缓冲器(TLB)1136，该指令转换后备缓冲器耦合到指令取出单元1138，指令取出单元耦合到解码单元1140。解码单元1140(或解码器)可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1140可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核1190包括(例如，在解码单元1140中或否则在前端单元1130内的)用于存储某些宏指令的微代码的微代码ROM或其他介质。解码单元1140耦合至执行引擎单元1150中的重命名/分配器单元1152。

执行引擎单元1150包括重命名/分配器单元1152，该重命名/分配器单元耦合至引退单元1154和一个或多个调度器单元1156的集合。调度器单元1156表示任何数目的不同调度器，包括预留站、中央指令窗等。调度器单元1156耦合到物理寄存器组单元1158。每个物理寄存器组单元1158表示一个或多个物理寄存器组，其中不同的物理寄存器组存储一种或多种不同的数据类型，诸如标量整数、标量浮点、打包整数、打包浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器组单元1158包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器组单元1158与引退单元1154重叠以示出可以用来实现寄存器重命名和无序执行的各种方式(例如，使用重新排序缓冲器和引退寄存器组；使用将来的文件、历史缓冲器和引退寄存器组；使用寄存器映射和寄存器池等等)。引退单元1154和物理寄存器组单元1158耦合到执行群集1160。执行群集1160包括一个或多个执行单元1162的集合和一个或多个存储器访问单元1164的集合。执行单元1162可以对各种类型的数据(例如，标量浮点、打包整数、打包浮点、向量整型、向量浮点)执行各种操作(例如，移位、加法、减法、乘法)。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包括全部执行所有功能的仅一个执行单元或多个执行单元。调度器单元1156、物理寄存器组单元1158和执行群集1160被示为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整型流水线、标量浮点/打包整型/打包浮点/向量整型/向量浮点流水线，和/或各自具有其自己的调度器单元、物理寄存器组单元和/或执行群集的存储器访问流水线——以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问单元1164的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以为无序发布/执行，并且其余流水线可以为有序发布/执行。

存储器访问单元1164的集合耦合到存储器单元1170，该存储器单元包括耦合到数据高速缓存单元1174的数据TLB单元1172，其中数据高速缓存单元耦合到二级(L2)高速缓存单元1176。在一个示例性实施例中，存储器访问单元1164可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合至存储器单元1170中的数据TLB单元1172。指令高速缓存单元1134还耦合到存储器单元1170中的第二级(L2)高速缓存单元1176。L2高速缓存单元1176耦合到一个或多个其他级的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实现流水线1100：1)指令取出1138执行取出和长度解码级1102和1104；2)解码单元1140执行解码级1106；3)重命名/分配器单元1152执行分配级1108和重命名级1110；4)调度器单元1156执行调度级1112；5)物理寄存器组单元1158和存储器单元1170执行寄存器读取/存储器读取级1114；执行群集1160执行执行级1116；6)存储器单元1170和物理寄存器组单元1158执行写回/存储器写入级1118；7)各单元可牵涉到异常处理级1122；以及8)引退单元1154和物理寄存器组单元1158执行提交级1124。

核1190可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼维尔市的ARM控股的ARM指令集(具有诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核1190包括用于支持打包数据指令集扩展(例如，AVX1、AVX2和/或先前描述的一些形式的一般向量友好指令格式(U＝0和/或U＝1))的逻辑，从而允许很多多媒体应用使用的操作能够使用打包数据来执行。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化(其中单个物理核为物理核正在同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后诸如用超线程化技术来同步多线程化)。

尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单元1134/1174以及共享L2高速缓存单元1176，但替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图12A-B示出了更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)。根据应用，这些逻辑块通过高带宽的互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其它必要的I/O逻辑通信。

图12A是根据本发明的各实施例的单个处理器核以及它与管芯上互连网络1202的连接及其二级(L2)高速缓存的本地子集1204的框图。在一个实施例中，指令解码器1200支持具有打包数据指令集扩展的x86指令集。L1高速缓存1206允许对进入标量和向量单元中的高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1208和向量单元1210使用分开的寄存器集合(分别为标量寄存器1212和向量寄存器1214)，并且在这些寄存器之间转移的数据被写入到存储器并随后从一级(L1)高速缓存1206读回，但是本发明的替代实施例可以使用不同的方法(例如使用单个寄存器集合或包括允许数据在这两个寄存器组之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集1204是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个处理器核具有到其自己的L2高速缓存1204的本地子集的直接访问路径。被处理器核读出的数据被存储在其L2高速缓存子集1204中，并且可以与其他处理器核访问其自己的本地L2高速缓存子集并行地被快速访问。被处理器核写入的数据被存储在其自己的L2高速缓存子集1204中，并在必要的情况下从其它子集清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其它逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1212位宽。

图12B是根据本发明的各实施例的图12A中的处理器核的一部分的展开图。图12B包括L1高速缓存1204的L1数据高速缓存1206A部分，以及关于向量单元1210和向量寄存器1214的更多细节。具体地说，向量单元1210是16宽向量处理单元(VPU)(见16宽ALU 1228)，该单元执行整型、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1220支持对寄存器输入的混合、通过数值转换单元1222A-B支持数值转换、并通过复制单元1224支持对存储器输入的复制。写掩码寄存器1226允许断言所得的向量写入。

具有集成存储器控制器和图形器件的处理器

图13是根据本发明的各实施例可能具有一个以上核、可能具有集成存储器控制器、以及可能具有集成图形器件的处理器1300的框图。图13中的实线框示出具有单个核1302A、系统代理1310、一个或多个总线控制器单元1316的集合的处理器1300，而虚线框的可选附加示出具有多个核1302A-N、系统代理单元1310中的一个或多个集成存储器控制器单元1314的集合以及专用逻辑1308的替代处理器1300。

因此，处理器1300的不同实现可包括：1)CPU，其中专用逻辑1308是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1302A-N是一个或多个通用核(例如，通用的有序核、通用的无序核、这两者的组合)；2)协处理器，其中核1302A-N是旨在主要用于图形和/或科学(吞吐量)的多个专用核；以及3)协处理器，其中核1302A-N是多个通用有序核。因此，处理器1300可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器1300可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCMOS、CMOS或NMOS等的多个加工技术中的任何一个技术将处理器1200实现在一个或多个衬底上。

存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元1306的集合、以及耦合至集成存储器控制器单元1314的集合的外部存储器(未示出)。该共享高速缓存单元1306的集合可以包括一个或多个中间级高速缓存，诸如二级(L2)、三级(L3)、四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)、和/或其组合。尽管在一个实施例中，基于环的互连单元1312将集成图形逻辑1308、共享高速缓存单元1306的集合以及系统代理单元1310/集成存储器控制器单元1314互连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个实施例中，可以维护一个或多个高速缓存单元1306和核1302-A-N之间的一致性(coherency)。

在一些实施例中，核1302A-N中的一个或多个核能够多线程化。系统代理1310包括协调和操作核1302A-N的那些组件。系统代理单元1310可包括例如功率控制单元(PCU)和显示单元。PCU可以是或包括用于调整核1302A-N和集成图形逻辑1308的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。

核1302A-N在架构指令集方面可以是同构的或异构的；即，这些核1302A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图14-17是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含本文中所公开的处理器和/或其它执行逻辑的多个系统和电子设备一般都是合适的。

现在参考图14，所示出的是根据本发明一个实施例的系统1400的框图。系统1400可以包括一个或多个处理器1410、1415，这些处理器耦合到控制器中枢1420。在一个实施例中，控制器中枢1420包括图形存储器控制器中枢(GMCH)1490和输入/输出中枢(IOH)1450(其可以在分开的芯片上)；GMCH 1490包括存储器和图形控制器，存储器1440和协处理器1445耦合到该存储器和图形控制器；IOH 1450将输入/输出(I/O)设备1460耦合到GMCH1490。或者，存储器和图形控制器中的一个或两者可以被集成在处理器内(如本文中所描述的)，存储器1440和协处理器1445直接耦合到处理器1410以及控制器中枢1420，该控制器中枢与IOH 1450处于单个芯片中。

附加处理器1415的任选性质用虚线表示在图14中。每一处理器1410、1415可包括本文中描述的处理核中的一个或多个，并且可以是处理器1300的某一版本。

存储器1440可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1420经由诸如前端总线(FSB)之类的多分支总线、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接1495与处理器1410、1415进行通信。

在一个实施例中，协处理器1445是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控制器中枢1420可以包括集成图形加速器。

在物理资源1410、1415之间可以存在包括架构、微架构、热、和功耗特征等的一系列品质度量方面的各种差异。

在一个实施例中，处理器1410执行控制一般类型的数据处理操作的指令。协处理器指令可嵌入在这些指令中。处理器1410将这些协处理器指令识别为应当由附连的协处理器1445执行的类型。因此，处理器1410在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1445。协处理器1445接受并执行所接收的协处理器指令。

现在参考图15，所示为根据本发明的一实施例的更具体的第一示例性系统1500的框图。如图15所示，多处理器系统1500是点对点互连系统，并包括经由点对点互连1550耦合的第一处理器1570和第二处理器1580。处理器1570和1580中的每一个都可以是处理器1300的某一版本。在本发明的一个实施例中，处理器1570和1580分别是处理器1410和1415，而协处理器1538是协处理器1445。在另一实施例中，处理器1570和1580分别是处理器1410和协处理器1445。

处理器1570和1580被示为分别包括集成存储器控制器(IMC)单元1572和1582。处理器1570还包括作为其总线控制器单元的一部分的点对点(P-P)接口1576和1578；类似地，第二处理器1580包括点对点接口1586和1588。处理器1570、1580可以使用点对点(P-P)电路1578、1588经由P-P接口1550来交换信息。如图15所示，IMC 1572和1582将各处理器耦合至相应的存储器，即存储器1532和存储器1534，这些存储器可以是本地附连至相应的处理器的主存储器的部分。

处理器1570、1580可各自经由使用点对点接口电路1576、1594、1586、1598的各个P-P接口1552、1554与芯片组1590交换信息。芯片组1590可以可选地经由高性能接口1539与协处理器1538交换信息。在一个实施例中，协处理器1538是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。

共享高速缓存(未示出)可以被包括在任一处理器之内，或被包括在两个处理器外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。

芯片组1590可经由接口1596耦合至第一总线1516。在一个实施例中，第一总线1516可以是外围组件互连(PCI)总线，或诸如PCI Express总线或其它第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。

如图15所示，各种I/O设备1514可以连同总线桥1518耦合到第一总线1516，该总线桥将第一总线1516耦合至第二总线1520。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理器(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1515耦合到第一总线1516。在一个实施例中，第二总线1520可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线1520，在一个实施例中这些设备包括例如键盘/鼠标1522、通信设备1527以及诸如可包括指令/代码和数据1530的盘驱动器或其它大容量存储设备的存储单元1528。此外，音频I/O1524可以被耦合至第二总线1520。注意，其它架构是可能的。例如，代替图15的点对点架构，系统可以实现多分支总线或其它这类架构。

现在参考图16，所示为根据本发明的实施例的更具体的第二示例性系统1600的框图。图15和图16中的相同部件用相同附图标记表示，并从图16中省去了图15中的某些方面，以避免使图16的其它方面变得模糊。

图16示出处理器1570、1580可分别包括集成存储器和I/O控制逻辑(“CL”)1572和1582。因此，CL 1572、1582包括集成存储器控制器单元并包括I/O控制逻辑。图16不仅示出存储器1532、1534耦合至CL 1572、1582，而且还示出I/O设备1614也耦合至控制逻辑1572、1582。传统I/O设备1615被耦合至芯片组1590。

现在参照图17，所示出的是根据本发明一个实施例的SoC 1700的框图。在图13中，相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图17中，互连单元1702被耦合至：应用处理器1710，该应用处理器包括一个或多个核202A-N的集合以及共享高速缓存单元1306；系统代理单元1310；总线控制器单元1316；集成存储器控制器单元1314；一组或一个或多个协处理器1720，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1730；直接存储器存取(DMA)单元1732；以及用于耦合至一个或多个外部显示器的显示单元1740。在一个实施例中，协处理器1720包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如图17中示出的代码1730)应用于输入指令，以执行本文描述的各功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。

程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定编程语言的范围。在任一情形下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，指令表示处理器中的各种逻辑，指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物品的非瞬态的有形安排，其包括存储介质，诸如：硬盘；任何其它类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其它类型的介质。

因此，本发明的各实施例还包括非瞬态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其它方式将指令转换成将由核来处理的一个或多个其它指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图18是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图18示出可以使用x86编译器1804来编译利用高级语言1802的程序，以生成可以由具有至少一个x86指令集核的处理器1816原生执行的x86二进制代码1806。具有至少一个x86指令集核的处理器1816表示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行的应用或其它程序的目标代码版本，以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器1804表示用于生成x86二进制代码1806(例如，目标代码)的编译器，该二进制代码1806可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1816上执行。类似地，图18示出可以使用替代的指令集编译器1808来编译利用高级语言1802的程序，以生成可以由不具有至少一个x86指令集核的处理器1814(例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码1810。指令转换器1812被用来将x86二进制代码1806转换成可以由不具有x86指令集核的处理器1814原生执行的代码。该转换后的代码不大可能与替代性指令集二进制代码1810相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替代指令集的指令构成。因此，指令转换器1812通过仿真、模拟或任何其它过程来表示允许不具有x86指令集处理器或核的处理器或其它电子设备执行x86二进制代码1806的软件、固件、硬件或其组合。

Claims (10)

1.一种处理核，包括：

指令解码单元，用于解码单个指令；

指令执行单元，所述指令执行单元与所述指令解码单元耦合并具有功能单元，所述功能单元具有用于执行所述单个指令的电路，其中所述电路包括：

最小和最大比较电路，被用于分别标识来自两个不同的已排序元素集合的相同位置元素的最小值和最大值；以及

交织电路，其在所述最小和最大比较电路之后并与所述最小和最大比较电路耦合，交织电路被用于交织所述最小值和最大值以帮助形成第三已排序集合，所述第三已排序集合由来自所述两个不同的已排序元素集合的元素组成并大于所述两个不同的已排序元素集合中的每个集合，其中在所述单个指令的立即数操作数中指定所述两个不同的已排序元素集合的每一个的尺寸，

其中所述指令执行单元包括最小和最大比较电路以及随后的交织电路的多个级，所述指令执行单元还包括多路复用器，所述多路复用器用于根据所述两个不同的已排序元素集合的尺寸选择来自所述多个级中的不同级的输出。

2.如权利要求1所述的处理核，其特征在于，所述两个不同的已排序元素集合的尺寸在由所述功能单元执行的不同指令之间是可变的，并包括以下可能的尺寸：4个元素、8个元素以及16个元素。

3.如权利要求2所述的处理核，其特征在于，在所述不同指令的相应立即数操作数中指定所述两个不同的已排序元素集合的尺寸。

4.如权利要求1-3中的任一项所述的处理核，其特征在于，所述指令执行单元包括用于存储微代码的ROM，所述微代码根据所述两个不同的已排序元素集合的尺寸来控制所述指令执行单元执行通过所述最小和最大比较电路以及交织电路的循环的数量。

5.一种用于在处理核中将较小的元素集合合并和排序为较大的元素集合的方法，包括：

通过所述处理核的指令解码单元来解码单个指令；

通过所述处理核的指令执行单元中的逻辑电路来执行所述单个指令以执行以下操作：

i)通过使两个元素集合的相同位置的元素流入最小比较逻辑电路产生下一最小值集合，并通过使两个元素集合的所述相同位置的元素流入最大比较逻辑电路产生下一最大值集合；

ii)通过使所述下一最小值集合和所述下一最大值集合流过交织电路产生交织元素的集合，所述交织元素的集合对应于由上述i)的任何重复所操作的下两个元素集合；

根据所述两个元素集合中的所述元素的数量，重复以上的i)和ii)，其中在所述单个指令的立即数操作数中指定所述两个元素集合的每一个的尺寸，

其中，通过使流运行通过最小比较逻辑电路、最大比较逻辑电路和交织电路的相应的连续和不同的多个级来实现所述重复，

所述方法进一步包括选择由所述多个级中的一个级产生的相应交织元素，并使所述相应交织元素流过多路复用器电路以根据所述两个元素集合的尺寸选择来自所述多个级中的不同级的输出。

6.如权利要求5所述的方法，其特征在于，通过使流循环通过相同的最小比较电路、最大比较电路和交织电路来实现所述重复。

7.如权利要求5-6中的任一项所述的方法，其特征在于，利用与所述逻辑电路相关联的ROM电路实现的查找表来实现确定上述i)和ii)的重复数量。

8.如权利要求5所述的方法，其特征在于，所述方法进一步包括，在执行i)的第一实例之前，使接收到的已排序集合运行通过预混洗逻辑电路。

9.一种机器可读存储介质，所述机器可读存储介质包括代码，所述代码在被执行时使机器执行如权利要求5-8中的任一项所述的方法。

10.一种用于在处理核中将较小的元素集合合并和排序为较大的元素集合的设备，包括用于执行如权利要求5-8中的任一项所述的方法的装置。