CN109461773A - 主要由氮化物半导体材料制成的半导体器件及其形成工艺 - Google Patents

主要由氮化物半导体材料制成的半导体器件及其形成工艺 Download PDF

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Abstract

本发明公开了一种主要由氮化物半导体材料制成的半导体器件。该半导体器件包括衬底；衬底上的半导体堆叠体；各自设置在半导体堆叠体上的栅极、源极和漏极，其中栅极包含镍(Ni)；覆盖半导体堆叠体的表面的Si化合物；覆盖从Si化合物中露出的栅极的氧化铝(Al2O3)膜；和覆盖Al2O3膜和从Al2O3膜中露出的Si化合物的另一Si化合物。本发明的半导体器件的特征在于：Al2O3膜至少在栅极和漏极之间露出Si化合物。

Description

主要由氮化物半导体材料制成的半导体器件及其形成工艺
相关申请的交叉引用
本申请基于并要求于2017年9月6日提交的日本专利申请No. 2017-171036的优先权，其全部内容通过引用并入本文。
技术领域
本发明涉及一种半导体器件类型的高电子迁移率晶体管 (HEMT)，特别地，本发明涉及一种主要由氮化物半导体材料制成 的HEMT和形成HEMT的工艺。
背景技术
主要由氮化物半导体材料(通常为氮化镓(GaN))制成的晶 体管在本领域中变得流行。特别地，晶体管类型的HEMT可以在高 功率下高速运行，这是因为氮化物半导体材料固有的宽带隙特性。这 种HEMT设置有由GaN制成的沟道层和由氮化铝镓(AlGaN)制成 的阻挡层。
日本专利申请待审查公开No.JP-2017-059621A公开了一种由 氮化物半导体材料制成的HEMT。其中公开的HEMT具有在衬底上 外延生长的氮化物半导体层以及源极、漏极和栅极。HEMT还具有由 氮化硅(SiN)制成的第一绝缘膜，其覆盖氮化物半导体层和上述电极，其中电极通过在第一绝缘膜中形成的相应开口与氮化物半导体层 接触。HEMT还具有由氧化铝(Al2O3)制成的第二绝缘膜，其覆盖 栅极和第一绝缘膜。另一个日本专利申请待审查公开No. JP-2009-059946A也公开了一种HEMT，其具有双绝缘膜，其中一个 绝缘膜与氮化物半导体层接触并由氧化钽(Ta2O5)制成，而另一个 绝缘膜由氮化硅(SiN)制成并覆盖前述绝缘膜。
因此，由氮化物半导体材料制成的HEMT通常在氮化物半导体 层上设置有双绝缘膜，其中绝缘膜通常由含硅(Si)材料(例如上述 SiN，氧化硅(SiO2)和/或氮氧化硅(SiON))制成。另一方面，由 氮化物半导体材料制成的HEMT通常设置有包含镍(Ni)的栅极， 从而与氮化物半导体层形成肖特基接触。然而，栅极中的镍原子容易 与绝缘膜中包含的硅(Si)原子结合，并形成各种类型的镍硅化物 (NiSi、NiSi2等)，这些镍硅化物稳定并且Ni和Si之间的键合难 以断开。因为镍硅化物显示出显著的导电性，所以栅极和场板之间的 电绝缘变差，上述场板通常设置于HEMT中并通过插入绝缘膜而与 栅极隔开并与源极电连接。
一种解决方案是用氧化铝(Al2O3)膜覆盖栅极，因为在Al2O3膜中，铝(Al)和氧(O)之间的键比Ni和Al之间的键和/或Ni和 O之间的键更稳定，这意味着Ni原子难以相互扩散到Al2O3膜中， 即，Al2O3膜可以显示出阻止Ni原子扩散到含硅(Si)绝缘膜中的有 效功能。然而，当Al2O3膜堆叠在栅极和含Si绝缘膜(通常为氮化 硅(SiN))上时，Al2O3膜会增加氮化物半导体器件的电流崩塌。
发明内容
本发明的一个方面涉及一种主要由氮化物半导体材料制成的半 导体器件。本发明的半导体器件包括衬底；设置在衬底上的半导体堆 叠体；各自设置在半导体堆叠体上的栅极、源极和漏极；Si化合物， 其覆盖栅极和漏极之间以及栅极和源级之间的半导体堆叠体的表面； 氧化铝(Al2O3)膜，其覆盖从Si化合物露出的栅极；以及另一Si 化合物，其覆盖Al2O3膜和从Al2O3膜露出的Si化合物。源极和漏极 将栅极夹于其间，栅极包含镍(Ni)。Si化合物和另一Si化合物含 有硅(Si)原子。本发明的半导体器件的特征在于Al2O3膜至少在栅极和漏极之间露出Si化合物的表面。
本发明的另一方面涉及形成主要由氮化物半导体材料制成的半 导体器件的工艺。该工艺包括以下步骤：(a)在衬底上外延生长半 导体堆叠体；(b)通过以下步骤形成源极、栅极和漏极：(b-1)通 过低压化学气相沉积(LPCVD)技术在半导体堆叠体上沉积由氮化硅(SiN)制成的第一绝缘膜，(b-2)形成源极和漏极，使其通过形 成在第一绝缘膜中的各自的开口与半导体堆叠体直接接触，(b-3) 利用氮化硅(SiN)制成的第二绝缘膜覆盖源极、漏极和第一绝缘膜， 该第二绝缘膜由等离子体辅助化学气相沉积(p-CVD)技术形成，第 一绝缘膜和第二绝缘膜构成Si化合物，以及(b-4)形成栅极，使其 通过形成在Si化合物中的开口与半导体堆叠体直接接触，栅极包含 镍(Ni)；(c)利用氧化铝(Al2O3)膜覆盖栅极和Si化合物；(d) 部分地去除至少栅极和漏极之间的Al2O3膜；(e)沉积另一Si化合 物以覆盖Al2O3膜和从Al2O3膜露出的Si化合物，另一Si化合物含 有Si原子。根据本发明的工艺的一个特征是Al2O3膜完全覆盖从Si 化合物露出的栅极，但Al2O3膜被部分去除以便至少在栅极和漏极之 间露出Si化合物。
附图说明
参考附图对本发明的优选实施方案进行以下详细描述，由此将 更好地理解前述和其他目的、方面和优点，其中：
图1是表示根据本发明的高电子迁移率晶体管(HEMT)的平面 图；
图2是沿图1中所示的线II-II截取得到的HEMT的截面图；
图3是放大栅极周围部分的HEMT的截面图；
图4是以阴影线区域表示的Al2O3膜的平面图；
图5A至图5C是HEMT在其制造工艺的各个步骤中的截面图；
图6A至图6C是HEMT在其制造工艺的图5C所示步骤之后的 各个步骤中的截面图；
图7A至图7B是HEMT在其制造工艺的图6C所示步骤之后的 各个步骤中的截面图；
图8A和图8B是与图2中所示的HEMT相比较的常规HEMT 的截面图；
图9A和图9B分别比较了图8A和图8B中所示的常规HEMT 在脉冲模式下测量的漏极电流特性与在DC模式下测量的漏极电流 特性；
图10A和图10B示意性地示出了常规HEMT的能带图；
图11是根据本发明第二实施方案的另一种HEMT的截面图；和
图12放大了图11中所示的HEMT的栅极周围的部分。
具体实施方式
接下来，将参考附图描述根据本发明的一些实施方案。本发明 不限于这些实施方案，并且包括所附权利要求及其等同物中限定的所 有变化和修改。此外，在附图的描述中，彼此相同或相似的数字或符 号将指代彼此相同或相似的元件而没有进行重复说明。
第一实施方案
图1是示出了根据本发明的高电子迁移率晶体管(HEMT)1A 的平面图，图2是沿图1中所示的线II-II截取得到的HEMT 1A的截 面图。本实施方案的HEMT 1A包括衬底10，包含氮化物半导体材料 的半导体堆叠体15，以及栅极21、源极22和漏极23的电极组。HEMT 1A还可以设置有含硅(Si)的硅(Si)化合物31、同样含有Si的另 一Si化合物33和氧化铝(Al2O3)膜34。
衬底10可以由诸如碳化硅(SiC)之类的半绝缘材料制成，其 中该衬底10的顶面10a上外延生长有半导体堆叠体15。衬底的顶面 10a可具有(0001)的晶体取向。
半导体堆叠体15可以包括由氮化铝(AlN)制成的成核层11、 由氮化镓(GaN)制成的沟道层12、阻挡层13和由GaN制成的盖层 14，其中这些层11至14按此顺序在衬底10的顶面10a上外延生长。 如图1所示，半导体堆叠体15可以分成两个区域，即，有源区15a 和围绕有源区15a的无源区15b，其中无源区15b可以通过在其中注 入氩(Ar)离子形成。由此形成的无源区15b具有绝缘特性。栅极 21、源极22和漏极23均在无源区15a中电连接。
在衬底10的顶面10a上外延生长的AlN成核层11可以用作GaN 沟道层12的晶种层。AlN成核层11可以具有5nm至50nm的厚度， 具体地，在本实施方案中为20nm。在AlN成核层11上外延生长的 GaN沟道层12可以用作载流子传输层。因为GaN显示出对SiC的较 低润湿性，这意味着难以在SiC上直接生长GaN层，所以通过使AlN 成核层11介于GaN沟道层12和SiC衬底之间，从而将GaN沟道层 12设置于SiC衬底上。GaN沟道层12的厚度可以为0.3μm至2.0μm，具体在本实施方案中为大约1.0μm。
在GaN沟道层12上外延生长的阻挡层13的带隙能量大于GaN 沟道层12的带隙能量，并且用作电子供给层。阻挡层13可以由n 型氮化铝镓(AlGaN)或n型氮化铟铝(InAlN)制成。因为阻挡层 13的晶格常数与GaN沟道层12的晶格常数不一致，因此阻挡层13 会引起对GaN沟道层12的应力，从而通过压电效应导致产生电荷。 因此，在GaN沟道层12中的GaN沟道层12与阻挡层13的界面处 会产生二维电子气，其成为用于在HEMT 1A中传输电子的沟道。阻 挡层13的厚度可以5nm至30nm，具体在本实施方案中为20nm。 当阻挡层13由AlGaN制成时，阻挡层13可具有10％至35％的铝含 量，其中在本实施方案中铝含量优选为20％。当阻挡层13由InAlN 制成时，阻挡层13可具有10至20％的铟含量，具体为18％的铟含 量。
在阻挡层13上外延生长的GaN盖层14可以防止铝(Al)被氧 化，并且在本实施方案中GaN盖层14的厚度为1nm至5nm，具体 为5nm。
如图1所示，源极22和漏极23沿一个方向延伸，并沿垂直于 该一个方向的另一个方向交替设置。栅极21也沿着该一个方向延伸 并设置在源极22和漏极23之间。源极22在设置于无源区15b上的 源极条(source bar)处彼此电连接。此外，漏极23通过设置于无源 区15b上的漏极互连(drain interconnection)23a彼此电连接。栅极 21也通过设置在无源区15b上的另一个互连彼此连接。
源极22和漏极23可以设置在阻挡层13上并与其接触，其中所 述源极22和漏极23是通过将钛(Ti)和铝(Al)的堆叠金属合金化 而形成的欧姆电极。其他的钽(Ta)和铝(Al)的堆叠金属也可以 用作欧姆电极22和23。尽管本实施方案的HEMT 1A设置有如上所 述与阻挡层13接触的欧姆电极22和23，但是欧姆电极22和23可 以与GaN盖层14接触而不在盖层14和阻挡层13中形成凹陷。
形成在GaN盖层14上并与其接触的栅极21是一种具有镍(Ni) 和金(Au)的堆叠金属的肖特基电极，其中Ni层与GaN盖层14接 触。图3是放大栅极21周围部分的截面图。如图3所示，栅极21 具有T形截面，包括对应于字母T的水平条的第一部分21a和对应 字母T的垂直条的第二部分21b。第一部分21a设置有一对侧面21c 和连接侧面21c的顶部21d。第二部分21b也设置有一对侧面21e和 底部21f，该底部21f与半导体堆叠体15的表面接触并连接侧面21e。 第二部分21b中在侧面21e之间的宽度小于第一部分21a中在侧面 21c之间的宽度。第一部分21a在第二部分21b的相应侧形成悬臂， 其中第二部分21b中在侧面21e之间的宽度对应于HEMT 1A的栅极 长度，其在本实施方案中为例如200nm。
作为电绝缘膜的Si化合物31钝化或保护在栅极21、源极22和 漏极23之间露出的半导体堆叠体15。Si化合物31可以由氮化硅制 成(SiN)，其中Si化合物31具有开口，在该开口中埋有栅极21的 第二部分21b，而栅极21的第一部分21a设置在Si化合物31的表 面上。Si化合物31的厚度优选基本上等于栅极21的第一部分21a 的高度，其优选地大于10nm但小于100nm，其中本实施方案的 HEMT 1A的厚度为大约40nm。
氧化铝(Al2O3)膜34覆盖栅极21的从Si化合物31中露出的 部分。具体而言，Al2O3膜34与栅极21的第一部分21a的侧面21c 和顶部21d接触，并且部分覆盖与栅极21相邻的部分34a中的Si化 合物31，其中该部分34a由侧面21c延伸至漏极23。部分34a的宽 度优选小于200nm，这远小于从栅极21到漏极23的距离。本实施 方案的HEMT 1A设置有宽度为50nm的部分34a；而从栅极21到漏 极23的距离优选为0.5μm至5.0μm。
Al2O3膜34还可以设置有从栅极21延伸到源极22的另一部分 34c，并且Al2O3膜34覆盖栅极21和源极22之间的Si化合物31。 因此，源极22侧的Si化合物31完全被Al2O3膜34覆盖。Al2O3膜 34的厚度优选大于10nm，或进一步优选大于20nm，但小于100nm。
图4是Al2O3膜34的平面图，其中阴影线区域对应于Al2O3膜 34。如图4所示，Al2O3膜34包括在有源区15a中沿栅极21延伸的 部分34d和在无源区15b中连接前述部分34d的部分34e。这些部分 34d和34e形成其中设置有漏极23的区域。
再次参考图2和图3，作为绝缘膜的另一Si化合物33覆盖Al2O3膜34和Si化合物31。另一Si化合物33可以由氮化硅(SiN)制成， 并且优选具有大于500nm的厚度，其中，本实施方案的HEMT 1A 设置有厚度为1000nm的另一Si化合物33。另一Si化合物33在源 极22和漏极23上设置有开口，所述开口中填充有各个互连24和25 以提取电流并向源极22和/或漏极23供应电流。这些互连24和25 可以由钛(Ti)和金(Au)的堆叠金属制成，其中钛(Ti)与源极21和漏极22接触。
接下来，将参考图5A至图7B描述根据本发明实施方案的形成 HEMT 1A的工艺，其中图5A至图7B分别示出了在该工艺的各个步 骤中HEMT 1A的截面图。
首先，如图5A所示，该工艺依次在衬底10上生长AlN成核层 11、GaN沟道层12、阻挡层13和GaN盖层，其中这些外延层11至 14形成半导体堆叠体15。外延生长可以通过(例如)金属有机化学 气相沉积(MOCVD)技术来进行，该技术使用了三甲基镓(TMG)、 三甲基铝(TMA)、三甲基铟(TMI)和氨(NH3)以分别用作Ga、 Al、In和N的源材料。
此后，如图5B所示，该工艺通过等离子体辅助化学气相沉积 (p-CVD)和/或低压化学气相沉积(LPCVD)技术在半导体堆叠体 15上沉积第一绝缘膜31a。前一技术(p-CVD)可以将沉积温度设定 为约300℃并且使用单硅烷(SiH4)和氨(NH3)作为硅(Si)和氮 (N)的源材料。而后一种技术(LPCVD)可以将沉积温度设定为约 800℃，并且使用二氯硅烷(SiCl2H2)或单硅烷(SiH4)作为Si的原 材料并使用NH3作为N的原材料。
此后，如图5C所示，该工艺在半导体堆叠体15上形成源极22 和漏极23。具体而言，蚀刻第一绝缘膜31a的一部分、GaN盖层14 的一部分和阻挡层13的一部分，其中这些部分对应于源极22和漏极 23的区域。光刻和随后的反应离子蚀刻(RIE)的连续工艺可用于蚀 刻这些部分。在可替代方案中，仅部分地蚀刻第一绝缘膜31a以留下 GaN盖层14和阻挡层13。在部分蚀刻之后，该工艺可以堆叠金属膜 以填充部分蚀刻的第一绝缘膜31a、GaN盖层14和阻挡层13，其中 金属膜包含厚度为约30nm的钛(Ti)和厚度为约300nm的铝(Al)。 物理沉积技术(例如金属蒸镀和/或金属溅射)可用于堆叠金属膜。 在沉积金属膜之后，该工艺使金属膜在例如500℃、或优选高于550 ℃下合金化。
此后，如图6A所示，第一绝缘膜31a、源极22和漏极23被第 二绝缘膜31b覆盖。p-CVD技术可用于沉积第二绝缘膜31b。第一绝 缘膜31a和第二绝缘膜31b构成本发明中的Si化合物31。
此后，如图6B所示，该工艺在源极22和漏极23之间形成栅极 21。具体而言，部分地去除第二绝缘膜31b和第一绝缘膜31a以在 Si化合物31中形成栅极窗口，盖层14的表面可以在栅极窗口内露 出。在形成栅极窗口之后，该工艺可以沉积栅极金属，其中栅极金属 的构造为由厚度约50nm的镍(Ni)和厚度约400nm的金(Au)形 成的堆叠金属，其中镍(Ni)与GaN盖层14接触作为肖特基金属。 栅极21在栅极窗口内与GaN盖层14接触，并且在栅极窗口的两侧 与Si化合物31重叠。
此后，如图6C所示，栅极21和Si化合物31被由氧化铝(Al2O3) 制成的绝缘膜34覆盖。可以通过例如原子层沉积(ALD)技术，使 用TMA作为铝(Al)的原料并使用水(H2O)、臭氧(O3)或氧等 离子体作为氧(O)的原料，在约150℃的温度下沉积Al2O3膜34。 然后，光刻和随后的RIE的连续工艺可以使用含氯(Cl)的反应气 体(例如BCl3、Cl2等)，从而部分地去除位于漏极23上的部分Al2O3膜以及栅极21和漏极23之间的区域中的Al2O3膜。Al2O3膜34中的 开口留在源极22上。
此后，如图7A所示，Al2O3膜34和从Al2O3膜34中露出的Si 化合物31被另一Si化合物33覆盖。可以通过p-CVD技术，分别使 用单硅烷(SiH4)和氨(NH3)作为硅(Si)和氮(N)的原料，并 在约300℃的沉积温度下沉积另一Si化合物33。
最后，如图7B所示，形成源极互连24和漏极互连25，以分别 与源极22和漏极23接触。具体而言，光刻和随后的RIE的连续工 艺可以在另一Si化合物33和Si化合物31中形成开口。因为Al2O3膜34在源极22上设置有开口，所以使用含氟的反应性气体(F)的 RIE可以在源极22和漏极23上的Si化合物31中形成开口。源极22 和漏极23各自的顶面在开口内露出。在开口内和另一Si化合物33 上选择性镀覆厚度为(例如)至少1μm的金(Au)以便与源极22和漏极23接触，由此可以完成根据本实施方案的HEMT 1A的形成 工艺。
以下将通过与常规的HEMT 100A和100B(其截面图分别在图 8A和图8B中示出)进行比较，从而描述根据本实施方案的HEMT 1A 的优点。常规的HEMT 100A在Si化合物31上没有设置Al2O3膜， 而另一个常规的HEMT 100B不仅在栅极21和源极22之间的区域设 置有Al2O3膜，而且在栅极21和漏极23之间的区域也设置有Al2O3膜，即常规的HEMT 100B中的Al2O3膜34完全覆盖Si化合物31。
本实施方案的栅极21和常规的HEMT 100A和100B的栅极21 具有包括镍(Ni)和金(Au)的堆叠金属。然而，镍(Ni)固有地 显示出易于与围绕栅极21的Si化合物中所包含的硅(Si)原子结合 而形成硅化物材料的特性，其中这些硅化物材料显示出显著的导电 性。因此，其中产生了硅化镍的另一Si化合物33降低了其电阻率， 这可能导致栅极21与(例如)通常在另一Si化合物33上形成的场 板之间的短路。此外，由于镍(Ni)原子的提取，栅极21本身的电 阻率增加。
图8B中所示的常规HEMT 100B用另一个由氧化铝(Al2O3)制 成的绝缘膜34覆盖栅极21和Si化合物31。在Al2O3膜34中，与镍 (Ni)和铝(Al)或Ni和氧(O)之间的键相比，铝(Al)和氧(O) 之间的键更稳定；因此，Al2O3膜可以有效地成为镍(Ni)扩散到Si 化合物33中的阻挡层。然而，由于Al2O3膜34和Si化合物31之间 的热膨胀系数的差异，完全覆盖Si化合物31的Al2O3膜可能使氮化 物半导体堆叠体15的能带图变形，这导致两个绝缘膜31和34之间 的应力更大。具体而言，增加的应力可以提高氮化物半导体堆叠体 15表面处的导带水平，这露出通常隐藏在费米能级EF下的陷阱，结 果增加了电流崩塌。
图9A和图9B分别示出了HEMT 100A和100B的漏极电流特性， 其中当脉冲供应漏极偏压VDS时动态测量漏极电流IDS。具体而言， 在从栅极偏压VGS和漏极偏压VDS分别被设置为VGS＝-5V且VDS＝ 50V的关闭状态开启HEMT 100A和100B之后，在5μs处测量漏极 电流IDS。在表示为DC模式的稳定模式中测量虚线G11，即，在稳定 漏极偏压VDS和稳定栅极偏压VDS的条件下测量漏极电流IDS；而实 线G12示出了在上述脉冲模式中测量的漏极电流IDS。
比较脉冲模式下测量的行为G12，相比于图9A中的电流崩塌， 图9B中的电流崩塌劣化；即，完全覆盖Si化合物的Al2O3膜34使 电流崩塌劣化，其中可以通过相比于没有接收任何偏压应力的情况， 减小偏压应力释放后的漏极电流来确定电流崩塌。符号ID1和ID2是 在DC模式下测量的漏极电流和在偏压应力释放后在脉冲模式下测 量的漏极电流；可以通过(ID2-ID1)/ID1来指示电流崩塌。也就是说， -30％的电流崩塌意味着与没有偏压应力的情况相比，漏极电流IDS降 低了30％。参考图9A和图9B，图9A中所示的电流崩塌为约-20％， 但图9B中的电流崩塌增加到约-30％。因此，Al2O3膜完全覆盖Si化 合物31会增加电流崩塌。
图10A和图10B示意性地示出了膜31至34和半导体堆叠体15 的能带图，其中它们是沿图8A中所示的线E1和图8B中所示的线 E2截取得到的。图10A和图10B中所示的区域F1至F6分别对应于 GaN沟道层12、阻挡层13、GaN盖层14、Si化合物31、另一Si化 合物33和Al2O3膜34。此外，图10A和图10B示出了可以捕获载流 子(即，在GaN沟道层12中的2DEG中行进的电子)的符号“陷阱” 表示的陷阱能级；以及符号EF表示的费米能级。参考图10B，盖层14和阻挡层13中的导带图由于Al2O3膜34的存在而升高，露出GaN 盖层14中(有时是阻挡层13中)的陷阱能级，而该能级通常隐藏在 费米能级EF下。露出的陷阱能级可捕获在GaN沟道层12中的2DEG 中行进的电子，最终增加电流崩塌。
本实施方案的HEMT 1A设置有Al2O3膜34，其覆盖从Si化合 物31中露出的栅极21，但露出了栅极21和漏极23之间的Si化合 物31，这可以缓和Al2O3膜34和Si化合物31中所产生的应力，由 此减少电流崩塌。覆盖栅极21的Al2O3膜34可以有效地作为镍(Ni) 原子侵入另一Si化合物33的扩散阻挡层，这可以有效地防止设置在 另一Si化合物33上的场板和栅极21间发生短路，并且防止栅极21 由于镍(Ni)原子的提取而造成的电阻率增加。
下表总结了覆盖栅极21和Si化合物31的绝缘膜的优点和缺点。 如上所述，没有任何Al2O3膜的HEMT 100A(对应于表中的第一个 常规例1)显示出良好的电流崩塌，但是由于镍(Ni)原子从栅极21 相互扩散到另一Si化合物33中，因此其可靠性较差。图8B中所示 的HEMT 100B对应于第二个常规例2，由于存在覆盖栅极21的Al2O3膜34，因此可靠性可提高，但是由于Al2O3膜34和Si化合物31之 间的应力增加，因而增加了可捕获在GaN沟道层12中的2DEG中运 行的电子的大量陷阱，从而导致电流崩塌劣化。在本实施方案的 HEMT 1A中，Al2O3膜34覆盖栅极21但在栅极21和漏极23之间 露出Si化合物31，这不仅有效地防止Ni原子扩散到另一Si化合物 33中，而且还释放了在Si化合物31和Al2O3膜34之间产生的应力；因此，有效地抑制了电流崩塌的增加。
Si化合物31可以覆盖栅极21的第二部分21b的侧面21e；而 Al2O3膜34可以覆盖栅极21的第一部分21a的侧面21c和顶部21d； 这有效地防止了Ni原子扩散到另一Si化合物33中。本实施方案的 Al2O3膜34可以具有至少10nm的厚度。
此外，本实施方案的Al2O3膜34可以具有从栅极21的漏极侧的 侧面21c朝向漏极23延伸的部分34a，其中部分34a优选具有最多 200nm的宽度。因此，Al2O3膜34可以加宽使栅极21和漏极23之 间的Si化合物31露出的表面，这可以有效地抑制电流崩塌。
本实施方案的半导体堆叠15可以包括由氮化铟铝(InAlN)制 成的阻挡层13，其代替由AlGaN制成的阻挡层13。InAlN阻挡层13 可能增强源自Si化合物31和Al2O3膜34之间产生的应力的效应， 因为InAlN阻挡层13削弱了阻挡层13和GaN盖层14之间由于晶格 失配而产生的应力。因此，当在栅极21和漏极23之间具有InAlN 阻挡层13的半导体堆叠体15被Al2O3膜34完全覆盖时，电流崩塌 显著增强。在本发明的Al2O3膜34的构造中，Al2O3膜从栅极21和 漏极23之间露出Si化合物31或不覆盖Si化合物31，该构造对于包 括InAlN阻挡层13的半导体叠堆叠体15是特别有效的。
第二实施方案
图11是根据本发明第二实施方案的另一种HEMT 1B的截面图， 图12放大了图11中所示的HEMT 1B的栅极21周围的部分。第二 实施方案的HEMT 1B不同与第一实施方案的HEMT 1A的特征在于： Al2O3膜34B不仅在栅极21和漏极23之间露出Si化合物31，而且 还在栅极21和源极22之间露出Si化合物31。
具体而言，第二实施方案的Al2O3膜34B覆盖从Si化合物31 中露出的栅极21；也就是说，Al2O3膜34B除了具有覆盖栅极21的 第一部分21a(即栅极21的顶部21d和侧面21c)的部分和从侧面 21c向漏极23延伸的部分34a之外，还具有从另一侧面21c向源极 22延伸的部分34f。部分34f的宽度(从栅极21的侧面21c开始测 量)为至多200nm，其小于或远小于从栅极21到源极22的距离。 第二实施方案的HEMT 1B具有宽度为50nm的部分34f。因此，Si 化合物31从栅极21(确切地说是Al2O3膜34的边缘34g)和源极之 间露出，其宽度优选为100nm至1000nm。
本实施方案的Al2O3膜34B可以通过图6C所示的工艺形成。也 就是说，该工艺部分地且同时去除栅极21的各侧面中的Al2O3膜34。 本实施方案的Al2O3膜34B的构造可以进一步有效地抑制电流崩塌， 因为Al2O3膜34B和Si化合物31之间产生的应力被减弱，并且在栅极21和源极22之间产生的应力也被减弱。
在前面的详细描述中，已经参考本发明的具体示例性实施方案 描述了本发明的工艺。然而，显而易见的是，在不脱离本发明的更广 泛的精神和范围的情况下，可以对其进行各种修改和改变。例如，实 施方案集中于高电子迁移率晶体管(HEMT)的电子器件类型，但是 本发明的工艺还可以应用于除场效应晶体管(FET)之外的其他器件。 此外，HEMT设置有SiC衬底10，但是本发明的HEMT可以设置有 其他衬底，只要该衬底可以在其上外延生长半导体层即可。本发明的 HEMT设置有由氮化硅(SiN)制成的Si化合物31和33，但是本发 明的HEMT可以设置有其他类型的Si化合物，例如氧化硅(SiO2)、 氮氧化硅(SiON)等等。因此，本说明书和附图应被视为示例性的 而非限制性的。

Claims (15)

1.一种半导体器件，主要由氮化物半导体材料制成，该半导体器件包括：
衬底；
设置在所述衬底上的半导体堆叠体，该半导体堆叠体包括氮化物半导体层；
各自设置在所述半导体堆叠体上的栅极、源极和漏极，所述源级和所述漏极将所述栅极夹在之间，所述栅极包含镍(Ni)；
Si化合物，其覆盖所述栅极和所述漏极之间以及所述栅极和所述源级之间的所述半导体堆叠体的表面，所述Si化合物包含硅(Si)原子；
氧化铝(Al2O3)膜，其覆盖从所述Si化合物中露出的所述栅极；和
另一Si化合物，其覆盖所述Al2O3膜和从所述Al2O3膜中露出的所述Si化合物，所述另一Si化合物含有Si原子，
其中所述Al2O3膜至少在所述栅极和所述漏极之间露出所述Si化合物的表面。
2.根据权利要求1所述的半导体器件，
其中所述Al2O3膜进一步在所述栅极和所述源极之间露出所述Si化合物的表面。
3.根据权利要求1所述的半导体器件，
其中所述栅极具有T形截面，该截面具有对应于T形的水平条的第一部分和对应于T形的垂直条的第二部分，
其中所述第二部分位于设置于所述Si化合物中的开口内并与所述半导体堆叠体的表面接触，所述第一部分设置在所述Si化合物上，
其中所述Al2O3膜覆盖所述栅极的所述第一部分。
4.根据权利要求1所述的半导体器件，
其中所述Al2O3膜具有位于所述Si化合物上并向所述漏极延伸的部分，该部分的宽度至多为200nm。
5.根据权利要求1所述的半导体器件，
还包括设置在所述另一Si化合物上的场板，所述场板与所述栅极重叠但向所述漏极偏移。
6.根据权利要求1所述的半导体器件，
其中所述Al2O3膜的厚度为至少10nm。
7.根据权利要求1所述的半导体器件，
其中所述半导体堆叠体包括由氮化镓(GaN)制成的沟道层和由氮化铝镓(AlGaN)制成的阻挡层。
8.根据权利要求1所述的半导体器件，
其中所述半导体堆叠体包括由GaN制成的沟道层和由氮化铟铝(InAlN)制成的阻挡层。
9.根据权利要求1所述的半导体器件，
其中所述半导体堆叠体在其顶部包括盖层，该盖层由GaN制成。
10.根据权利要求1所述的半导体器件，
其中所述Si化合物包括与所述半导体堆叠体接触的第一绝缘膜和设置在所述第一绝缘膜上的第二绝缘膜，所述第一绝缘膜和所述第二绝缘膜由氮化硅(SiN)制成，并且
其中所述第二绝缘膜覆盖所述源极和所述漏极。
11.一种形成半导体器件的工艺，包括以下步骤：
在衬底上外延生长半导体堆叠体；
通过以下步骤形成源极、栅极和漏极：
通过低压化学气相沉积(LPCVD)技术在所述半导体堆叠体上沉积由氮化硅(SiN)制成的第一绝缘膜，
形成所述源极和所述漏极，使所述源极和所述漏极通过形成在所述第一绝缘膜中的各自的开口与所述半导体堆叠体直接接触，
利用由氮化硅(SiN)制成的第二绝缘膜覆盖所述源极、所述漏极和所述第一绝缘膜，所述第二绝缘膜通过等离子体辅助化学气相沉积(p-CVD)技术形成，所述第一绝缘膜和所述第二绝缘膜构成所述Si化合物，和
形成栅极，使所述栅极通过形成在所述Si化合物中的开口与所述半导体堆叠体直接接触，所述栅极包含镍(Ni)；
利用氧化铝(Al2O3)膜覆盖所述栅极和所述Si化合物；
部分地去除至少所述栅极和所述漏极之间的所述Al2O3膜；和
沉积另一Si化合物以覆盖所述Al2O3膜和从所述Al2O3膜中露出的所述Si化合物，所述另一Si化合物含有Si原子。
12.根据权利要求11所述的工艺，
其中部分地去除所述Al2O3膜的步骤使所述Al2O3膜从所述栅极向所述漏极留下最多200nm。
13.根据权利要求11所述的工艺，
其中部分地去除所述Al2O3膜的步骤还去除了所述栅极和所述源极之间的所述Al2O3膜。
14.根据权利要求13所述的工艺，
其中部分地去除所述Al2O3膜的步骤使所述Al2O3膜从所述栅极向所述源极留下最多200nm。
15.根据权利要求11所述的工艺，
还包括在所述另一Si化合物上形成场板的步骤，使得所述场板与所述栅极重叠但向所述漏极偏移。
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