CN109426583B - 运行中的独立磁盘冗余阵列奇偶校验计算 - Google Patents

运行中的独立磁盘冗余阵列奇偶校验计算 Download PDF

Info

Publication number
CN109426583B
CN109426583B CN201810935177.9A CN201810935177A CN109426583B CN 109426583 B CN109426583 B CN 109426583B CN 201810935177 A CN201810935177 A CN 201810935177A CN 109426583 B CN109426583 B CN 109426583B
Authority
CN
China
Prior art keywords
data
buffer
volatile semiconductor
raid
parity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810935177.9A
Other languages
English (en)
Other versions
CN109426583A (zh
Inventor
朱利恩·馬吉斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to CN202210915019.3A priority Critical patent/CN115269259A/zh
Publication of CN109426583A publication Critical patent/CN109426583A/zh
Application granted granted Critical
Publication of CN109426583B publication Critical patent/CN109426583B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1064—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in cache or content addressable memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Detection And Correction Of Errors (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

本发明涉及一种执行运行中的raid奇偶校验计算的方法。一种数据存储装置包括含有数据的非易失性半导体存储阵列、与非易失性半导体存储阵列通信的控制器以及含有RAID单元的缓冲器，RAID单元经由控制器与非易失性半导体存储阵列通信。控制器经配置以从主机装置接收写入请求，且将与写入请求相关的第一数据累积在RAID单元中。控制器还经配置以同时将含于RAID单元中的第一数据传输到非易失性半导体存储阵列，计算含于RAID单元中的第一数据的奇偶校验值，每一奇偶校验值与每一写入请求相关，且将奇偶校验值累积在上下文识别符缓冲器中。控制器经进一步配置以使上下文标识符与奇偶校验值相关联，且将奇偶校验值和上下文标识符存储在非易失性半导体存储阵列中。

Description

运行中的独立磁盘冗余阵列奇偶校验计算
技术领域
本公开涉及执行运行中奇偶校验计算以提高驱动效率的固态驱动器和方法。
背景技术
与常规磁盘驱动器相比，固态驱动器(SSD)通常具有更快性能、更加紧凑且对振动或物理冲击的敏感性更低。鉴于这些优势，代替磁盘驱动器或除了磁盘驱动器之外，SSD被用于越来越多的计算装置和其它消费产品，即使SSD的每千兆字节存储容量明显高于磁盘驱动器的存储容量。
数据以多种方式存储在SSD中，以在读取和写入周期期间优化数据质量。独立磁盘冗余阵列(RAID)是数据存储虚拟化技术的一个实例，所述技术将多个SSD组件组合到单个逻辑单元中，以实现数据冗余、性能改进或两者。数据根据多个分布布局(称为RAID级别)分布在SSD上，其取决于所需的数据冗余级别和所需性能。RAID级别已经编号，且当前介于RAID 0到RAID 6的范围内，每一级别在SSD中的数据存储的关键目标可靠性、可用性、性能和容量之间提供不同的平衡。RAID级别大于RAID 0可防止不可恢复的区段读取错误，以及整个物理驱动器的故障。
RAID技术也可以部署在SSD中，其中SSD控制器可以承担RAID控制器的额外作用且跨SSD内的多个非易失性存储器装置上分配数据，其方式与可跨多个SSD部署RAID的方式相同。在此状况下，当存储器装置差错率超过SSD控制器纠错码(ECC)的纠错能力时，RAID防止各个存储器装置出现故障或防止不可恢复的存储器装置错误。
在可用的若干RAID级别中，RAID 5分布布局非常适合SSD，以便在读取和写入操作期间实现最优数据保持。这是因为RAID 5分布布局并入有分布在所有驱动器中的奇偶校验信息。以相同方式，在SSD中部署RAID时，具有奇偶校验信息的RAID 5数据以条带形式写入并跨一组存储器装置分布。在NAND闪存非易失性存储器装置的情况下，数据还写入有ECC奇偶校验信息，所述ECC奇偶校验信息用于检测和纠正NAND闪存读取和写入错误，且通常利用由嵌入于从SSD控制器发射到NAND快闪存储器装置的数据中的纠错码(ECC)生成的奇偶校验位。在单个设备发生故障时，可使用RAID条带的分布式数据和奇偶校验，经由使用存储于其余存储器装置中的数据进行的布尔(Boolean)运算异或来恢复丢失的数据，由此便于后续的读取循环而不会丢失任何数据。SSD内也可以采用其它RAID分布来满足特定要求。
当前SSD内使用的RAID数据分布布局采用同步数据活动，其中连续处理从主机获得的读取和写入请求。此同步活动涉及读取存储在缓冲器中的所有数据，以便在不可恢复的错误之后生成奇偶校验信息或重构数据，这可能是耗时的并且会不必要地给SSD的存储器控制器增加压力。鉴于此，长期以来仍然需要由支持RAID的SSD控制器执行的优化数据读取和写入操作，这对SSD控制器的负担较小。
发明内容
本公开涉及一种数据存储装置，其包括含有数据的非易失性半导体存储阵列、与非易失性半导体存储阵列通信的控制器以及含有RAID单元的缓冲器，RAID单元经由控制器与非易失性半导体存储阵列通信。控制器经配置以从主机装置接收写入请求，且将与所述写入请求相关的第一数据累积在所述RAID单元中。控制器还经配置以同时(i)将含于RAID单元中的第一数据传输到非易失性半导体存储阵列，(ii)计算含于RAID单元中的第一数据的奇偶校验值，每一奇偶校验值与每一写入请求相关，(iii)将奇偶校验值累积在上下文识别符缓冲器中，(iv)使上下文标识符与奇偶校验值相关联，且(v)将奇偶校验值和上下文标识符存储在非易失性半导体存储阵列中。
在某些实施方案中，第一数据包括经划分成第一数据部分的第一数据页面。在其它实施方案中，使用第一数据部分计算奇偶校验值。在一些实施方案中，上下文识别符缓冲器使用所有第一数据页面的相同第一数据部分计算奇偶校验值。在某些实施方案中，通过执行逻辑异或操作，使用含于上下文识别符缓冲器中的所有第一数据页面的相同第一数据部分来计算奇偶校验值。在其它实施方案中，控制器经进一步配置以将识别符分配到含于每一RAID单元中的第一数据。在一些实施方案中，标识符包括最终旗标、页面位图和偏移位图中的至少一个。在某些实施方案中，每一RAID单元中的第一数据与识别符一起存储在非易失性半导体存储阵列中。在其它实施方案中，缓冲器是DRAM缓冲器。在一些实施方案中，RAID单元经实施为RAID 5。
本公开还涉及一种数据存储装置，其包括含有第一数据的非易失性半导体存储阵列、与非易失性半导体存储阵列通信的控制器以及含有RAID单元的缓冲器，RAID单元经由控制器与非易失性半导体存储阵列通信。控制器经配置以(i)从主机装置接收存储于非易失性半导体存储阵列中的第二数据的读取请求，(ii)确定与所请求的第二数据相关联的识别符，(iii)确定所请求的第二数据是否含有不可恢复的错误，(iv)如果所请求的第二数据含有不可恢复的错误，那么累积包含奇偶校验值的第一数据，所述第一数据含于与重构缓冲器中所请求的第二数据相同的识别符相关联的非易失性半导体存储阵列中，(v)从所累积的第一数据和奇偶校验值重构所请求的第二数据，且(vi)经由RAID单元将经重构的第二数据传输到主机装置。
在某些实施方案中，通过对所累积的第一数据和奇偶校验值执行逻辑异或操作来重构所请求的第二数据。在其它实施方案中，控制器使用查找表确定所请求的第二数据在非易失性半导体存储阵列中的位置。在一些实施方案中，缓冲器是DRAM缓冲器。在某些实施方案中，RAID单元经实施为RAID 5。
本公开还涉及一种方法，其包括通过与非易失性半导体存储阵列通信的控制器从主机装置接收写入请求。方法还包含将与写入请求相关的第一数据累积在含于缓冲器中的RAID单元中，缓冲器经由控制器与非易失性半导体存储阵列通信。另外，方法同时(i)将含于RAID单元中的第一数据传输到非易失性半导体存储阵列，(ii)从含于RAID单元中的第一数据计算奇偶校验值，每一奇偶校验值与每一写入请求相关，(iii)将奇偶校验值累积在上下文识别符缓冲器中，(iv)使上下文标识符与奇偶校验值相关联，且(v)将奇偶校验值和上下文标识符存储在非易失性半导体存储阵列中。
在某些实施方案中，第一数据包括经划分成第一数据部分的第一数据页面。在其它实施方案中，方法进一步包括使用第一数据部分计算奇偶校验值。在一些实施方案中，上下文识别符缓冲器使用所有第一数据页面的相同第一数据部分计算奇偶校验值。在某些实施方案中，通过执行逻辑异或操作，使用含于上下文识别符缓冲器中的所有第一数据页面的相同第一数据部分来计算奇偶校验值。在其它实施方案中，方法进一步包括将识别符分配到含于每一RAID单元中的第一数据。
本公开还涉及一种方法，其包括通过与非易失性半导体存储阵列通信的控制器从主机装置接收存储于非易失性半导体存储阵列中的第二数据的读取请求。方法还包括确定与所请求的第二数据相关联的识别符，且确定所请求的第二数据是否含有不可恢复的错误。方法进一步包括如果所请求的第二数据含有不可恢复的错误，那么累积包含奇偶校验值的第一数据，所述第一数据含于与重构缓冲器中所请求的第二数据相同的识别符相关联的非易失性半导体存储阵列中。方法还包括从所累积的第一数据和奇偶校验值重构所请求的第二数据，且经由RAID单元将经重构的第二数据传输到主机装置。
在某些实施方案中，方法进一步包括对第一数据和奇偶校验值执行逻辑异或操作。在其它实施方案中，控制器使用查找表确定所请求的第二数据在非易失性半导体存储阵列中的位置。
本公开还涉及存储指令的非暂时性计算机可读媒体，所述指令在由处理器执行时致使处理器执行方法，所述方法包括通过与非易失性半导体存储阵列通信的控制器从主机装置接收写入请求。方法还包括将与写入请求相关的第一数据累积在含于缓冲器中的RAID单元中，缓冲器经由控制器与非易失性半导体存储阵列通信。方法还同时(i)将含于RAID单元中的第一数据传输到非易失性半导体存储阵列，(ii)从含于RAID单元中的第一数据计算奇偶校验值，每一奇偶校验值与每一写入请求相关，(iii)将奇偶校验值累积在上下文识别符缓冲器中，(iv)使上下文标识符与奇偶校验值相关联，且(v)将奇偶校验值和上下文标识符存储在非易失性半导体存储阵列中。
本公开还涉及存储指令的非暂时性计算机可读媒体，所述指令在由处理器执行时致使处理器执行方法，所述方法包括通过与非易失性半导体存储阵列通信的控制器从主机装置接收存储于非易失性半导体存储阵列中的第二数据的读取请求。方法还包括确定与所请求的第二数据相关联的识别符，且确定所请求的第二数据是否含有不可恢复的错误的步骤。方法还包括如果所请求的第二数据含有不可恢复的错误，那么累积包含奇偶校验值的第一数据，所述第一数据含于与重构缓冲器中所请求的第二数据相同的识别符相关联的非易失性半导体存储阵列中。另外，方法包括从所累积的第一数据和奇偶校验值重构所请求的第二数据，且经由RAID单元将经重构的第二数据传输到主机装置的步骤。
附图说明
在结合附图考虑以下详细描述后，前述和其它目标和优势将是显而易见的，在所有附图中相同参考标号是指相同部件，且在附图中：
图1展示根据本公开的一或多个实施例的固态驱动器(SSD)的示意性图示；
图2A说明根据本公开的实施例的将数据从主机装置写入到图1的SSD的技术；
图2B说明根据本公开的实施例的当写入数据时对奇偶校验缓冲器的示范性计算；
图3A说明根据本公开的实施例的在未检测到错误的情况下将数据从图1中的SSD读取回到主机装置的技术；
图3B说明根据本公开的实施例的在检测到不可恢复的错误的情况下将数据从图1中的SSD读取回到主机装置的技术；
图3C说明根据本公开的实施例的在检测到不可恢复的错误且控制器已开始RAID恢复过程的情况下将数据从图1中的SSD读取回到主机装置的技术；
图4A到4E说明根据本公开的实施例的在图3C的读取过程期间数据恢复的各个阶段；
图5A是根据本公开的实施例的将数据写入到图1的SSD的方法步骤的流程图；
图5B是根据本公开的实施例的从图1的SSD异步读取数据的方法步骤的流程图；以及
图6说明根据本公开的实施例的使用多个RAID条带上下文对多个同时读取/写入命令的处理。
具体实施方式
图1是包括与存储装置120通信的至少一个主机110的计算系统100的框图。主机110是计算系统，其包括处理器、存储器和通常所已知的其它组件，且出于简洁起见未在图1中展示。举例来说，主机110可以是SATA、PCI Express(PCIe)或NVM Express(NVMeTM)主机。存储装置120提供非易失性存储功能性，供主机110使用。存储装置120是固态驱动器(“SSD”)，其是包含基于非易失性半导体的存储元件(例如基于NAND的快闪存储器装置)作为存储媒体的非易失性存储装置。存储装置120包含非易失性存储器(NVM)控制器130、DRAM缓冲器140和非易失性(NV)半导体存储器150。存储装置120还可包含未展示的其它元件，例如用于高速缓冲存储和缓冲的易失性存储器、电力供应器电路(包含用于将电力传递到SSD控制器130的电路、DRAM缓冲器140和NV半导体存储器150以及用于缓冲电力供应器的电容器)、指示灯电路、温度传感器、自举电路、时钟电路以及用于辅助各种功能的其它电路。
SSD控制器130包括用于从主机110接收请求(例如，读取和写入)的接收模块132。举例来说，接收模块132可以是数据应答器。控制器130还包括数据重构器134，其耦合到异或模块135，用于恢复由于NV存储器150的磁盘中的任一个的故障而丢失的数据。举例来说，数据重构器134可包括能够影响逻辑计算的处理器。控制器130还可包括上下文ID缓冲器136和重构ID缓冲器138，以促进如将在以下段落中详述的数据重构。虽然数据重构器134、异或模块135、上下文ID缓冲器和重构ID缓冲器138展示为单个单元，但是应了解本公开的任何实施方案可包含多个这些模块。
SSD控制器130接收和处理来自主机110的命令，以便对DRAM缓冲器140和NV半导体存储器150执行操作。来自主机110的命令包含读取或写入到NV半导体存储器内的位置的请求，和各种管理命令，例如用于查询存储装置120的特征集的命令、用于格式化NV半导体存储器的命令、用于创建和修改各种类型的队列的命令、用于请求各种事件的通知的命令，以及各种其它命令。NV半导体存储器包含一或多个基于非易失性半导体的存储元件(例如存储元件150、160、170、180、190)的阵列，其一些实例包含非易失性NAND快闪存储器、非易失性NOR快闪存储器、基于非易失性DRAM的存储器(NVDIMM)、磁阻式和电阻式随机存取存储器(MRAM和ReRAM)、相变存储器(PCM)以及其它类型的存储器。DRAM缓冲器140的部分用作RAID条带146，其中易失性存储器块141到145经分配到RAID条带146。存储器块141到144用以缓冲从主机110接收的数据，而一个存储器块145用以存储根据从NV存储器检索的数据计算出的奇偶校验值Y。DRAM缓冲器140还包括RAID缓冲器148，其可容纳各自具有存储器块141到145的若干RAID条带(为清楚起见而未展示)。
图2A说明根据本公开的实施例的将数据写入到NV存储器150且具有RAID保护的方法。此处从主机110接收到NV存储器150的写入命令。一或多个此类写入命令包括从主机110接收的呈数据页面D1到D4形式的数据。写入命令可含有仅用于数据页面的一个部分的数据，或可含有跨越若干数据页面的数据。写入命令还可包括与目标NV存储器装置150、160、170、180、190相关的逻辑地址信息。SSD 120的控制器130经由接收模块231接收写入命令。接着在DRAM缓冲器140内的RAID缓冲器141到144中缓冲来自一或多个写入命令的数据页面D1到D4，使得数据页面D1到D4累积于RAID条带146中。数据D1到D4的每一页面由针对于DRAM缓冲器140的每一磁盘的页缓冲器缓冲。接着将数据页面D1到D4存储于形成RAID条带146的DRAM单元141到144中。在将数据页面D1到D4缓冲到DRAM 140中后，由控制器130读取数据页面D1到D4，以写入到NV存储器装置150、160、170、180。应注意，在图2A中，存在多个异或模块232到235，和多个上下文ID缓冲器236到239。控制器130读取DRAM缓冲器140的RAID条带146中的数据页面D1到D4且将此信息馈送到异或模块232到235中，如下文将解释。
每一数据页面D1到D4包括若干部分。在图2A中所展示的实例中，数据页面D1包括部分P1到P4。类似地，数据页面D2包括部分Q1到Q4，数据页面D3包括部分R1到R4，且数据页面D4包括部分S1到S4。虽然图2A中的每一页面D1到D4包括四个部分，但是应理解，每一数据页面可包括多个2n部分，其中n是整数。
当控制器130从RAID条带146读取数据页面D1到D4时，将新上下文识别符C_ID分配到读取到异或模块232到235中的每一个中的信息。此C_ID对于控制器130从RAID条带146读取的每一数据页面D1到D4中的每一部分是唯一的。C_ID链接到用于参考NV存储器装置150、160、170、180、190中的数据页面D1到D4的地址。上下文识别符奇偶校验缓冲器236到239与每一异或模块232到235相关联。因此，举例来说，当D1由控制器130读取时，将数据部分P1到P4写入到NVM装置150。同时，构成数据页面D1的数据部分P1到P4被连续读取到异或模块232到235中，所述异或模块232到235执行异或操作且将值输出到对应上下文ID缓冲器236到239中。举例来说，当D1由控制器130读取时，P1由异或模块232读取，P2由异或模块233读取，P3由异或模块234读取，且P4由异或模块235读取。缓冲器236到239最初不含有任何数据，且因此当数据部分P1到P4由缓冲器236到239中的每一个接收时，认为这些数据部分是缓冲器236到239中的第一数据，且因此用数据部分P1到P4来初始化奇偶校验缓冲器236到239。在此实例中，数据部分P1初始化奇偶校验缓冲器236，数据部分P2初始化奇偶校验缓冲器237，数据部分P3初始化奇偶校验缓冲器238，且数据部分P4初始化奇偶校验缓冲器239。应注意数据页面P、Q、R和S的类似数据部分由相同奇偶校验缓冲器接收，即P1、Q1、R1和S1由奇偶校验缓冲器236接收，P2、Q2、R2和S2由奇偶校验缓冲器237接收，P3、Q3、R3和S3由奇偶校验缓冲器238接收，且P4、Q4、R4和S4由奇偶校验缓冲器239接收。还应注意，虽然P1到P4被描述为首先由缓冲器236到239接收，但是P1到P4、Q1到Q4、R1到R4和S1到S4中的任一个可首先由缓冲器236到239接收。因此，作为另一实例，数据部分Q1初始化奇偶校验缓冲器236，数据部分P1初始化奇偶校验缓冲器237，数据部分S1初始化奇偶校验缓冲器238，且数据部分P2初始化奇偶校验缓冲器239。因此，虽然必须依序读取相同页面内的数据部分，但是次序或读取数据页面不固定。
可由控制器130以任何次序和/或同时读取数据页面D1到D4。因此，虽然页面D1经读取为第一数据页面，但是如上文所描述，其余页面D2到D4中的任一个可由控制器130读取为第一数据页面。举例来说，可由控制器130以次序D2、D4、D1和D3读取数据页面。在另一实例中，可以次序D4//D2、D3和D1读取数据页面。虽然读取数据页面D1到D4的次序不重要，但是当读取任何一个数据页面D1到D4时，必须各自依次读取对应数据部分P1到P4、Q1到Q4、R1到R4和S1到S4。举例来说，当在控制器130中读取数据页面D1时，必须将P1读取到异或模块232中(且随后到奇偶校验缓冲器236中)，P2必须准备好到异或模块233中(且随后到奇偶校验缓冲器237中)，必须将P3读取到异或模块234中(且随后到奇偶校验缓冲器238中)，且必须将P4读取到异或模块235中(且随后到奇偶校验缓冲器239中)。作为另一个实例，当控制器130准备好数据页面D3时，必须将R1读取到异或模块232中(且随后到奇偶校验缓冲器236中)，R2必须准备好到异或模块233中(且随后到奇偶校验缓冲器237中)，必须将R3读取到异或模块234中(且随后到奇偶校验缓冲器238中)，且必须将R4读取到异或模块235中(且随后到奇偶校验缓冲器239中)。
在利用来自数据页面D1的数据部分P1到P4初始化奇偶校验缓冲器236到239后，当由控制器130读取后续数据页面D2到D4时，利用相应奇偶校验缓冲器236到239的内容对其复合数据部分Q1到Q4、R1到R4和S1到S4进行异或操作。举例来说，如果在控制器130中读取数据页面D3，那么奇偶校验缓冲器236将含有
Figure BDA0001767637550000081
奇偶校验缓冲器237将含有
Figure BDA0001767637550000082
奇偶校验缓冲器238将含有
Figure BDA0001767637550000083
且奇偶校验缓冲器239将含有
Figure BDA0001767637550000084
作为另一个实例，如果在数据页面D1和D3之后在控制器130中读取数据页面D2，那么奇偶校验缓冲器236将含有
Figure BDA0001767637550000085
奇偶校验缓冲器237将含有
Figure BDA0001767637550000086
奇偶校验缓冲器238将含有
Figure BDA0001767637550000087
且奇偶校验缓冲器239将含有
Figure BDA0001767637550000088
应理解，如果数据页面D2仅含有部分Q1到Q2且数据页面D3仅含有数据部分R1到R3，那么奇偶校验缓冲器236将含有
Figure BDA0001767637550000089
奇偶校验缓冲器237将含有
Figure BDA00017676375500000810
奇偶校验缓冲器238将含有
Figure BDA00017676375500000811
且奇偶校验缓冲器239将含有P4。
毕竟由控制器130读取数据页面D1到D4，对应数据部分P1到P4、Q1到Q4、R1到R4和S1到S4存储于NV存储器150、160、170和180中，如图2A中所描绘。奇偶校验缓冲器236到239的内容也存储于NV存储器190中。在数据页面D1到D4各自含有数据的四个部分的状况下，NV存储器190的奇偶校验内容为：
Figure BDA00017676375500000812
Figure BDA00017676375500000813
和
Figure BDA00017676375500000814
图2B说明当由控制器130读取数据时奇偶校验缓冲器236到239的状态。在从主机110接收写入命令之前，控制器130通过将页面位图设置为‘1’，将偏移位图设置为‘0’来初始化奇偶校验缓冲器236到239。对于待写入的数据的2n页面，页面和偏移位图将各自为2n字节长。因此，对于上文所论述工作实例，利用数据的四个页面D1、D2、D3、D4，将在‘1111’处初始化页面位图，且将在‘0000’处初始化偏移位图。这展示于图2B中的表的行250中。每当控制器130读入待写入到NV存储器装置150、160、170、180的数据时，检查是否在‘0000’处初始化偏移位图。如果是，那么控制器接着继续以同样将奇偶校验缓冲器236到239初始化为零。这将是图2的行250中的情况，其中X1＝0、X2＝0、X3＝0且X4＝0。
如果偏移位图不是零，那么控制器130开始将数据传输到NV存储器装置150、160、170、180，且同时利用相应奇偶校验缓冲器236到239对数据进行异或操作。因此当由SSD120接收数据部分P1时，控制器将接收到的数据传输到NV存储器装置150和异或模块232。接着利用奇偶校验缓冲器236的内容对异或模块232进行异或操作P1。如图2B的行251中所描绘，刚初始化奇偶校验缓冲器，且因此奇偶校验缓冲器的内容将是
Figure BDA0001767637550000091
当由奇偶校验缓冲器236首次接收数据页面的第一部分(P1)的奇偶校验缓冲器236时，将偏移位图递增到‘0001’，如图2B中的行251中所指示。因此当由奇偶校验缓冲器237首次接收数据页面的第二部分(P2)时，如在图2B中的行253中一样，将偏移位图进一步递增到‘0011’。类似地，当由奇偶校验缓冲器238首次接收数据页面的第三部分(P3)时，如在图2B中的行257中一样，将偏移位图进一步递增到‘0111’。最后，当由奇偶校验缓冲器239首次接收数据页面的第四部分(P4)时，如在图2B中的行258中一样，将偏移位图进一步递增到‘1111’。
应注意由相同异或模块和奇偶校验缓冲器接收每一数据页面D1、D2、D3、D4的类似部分。因此，在图2B中，由异或模块232和奇偶校验缓冲器236接收P1、Q1、R1和S1，由异或模块233和奇偶校验缓冲器237接收P2、Q2、R2和S2，由异或模块234和奇偶校验缓冲器238接收P3、Q3、R3和S3，且由异或模块235和奇偶校验缓冲器239接收P4、Q4、R4和S4。
在已由控制器130接收数据页面中的所有数据后，例如已接收所有D1(P1、P2、P3和P4)，在控制器内将最终旗标设置成‘1’以指示所有数据已写入到NV存储器装置150且奇偶校验缓冲器236到239已经更新。当此情况发生时，页面位图从‘1111’递减到‘1110’，如图2B的行258中所展示。类似地，当接收所有D2(Q1、Q2、Q3和Q4)时，将最终旗标设置成‘1’且将页面位图更新为‘1010’以指示所有数据已写入到NV存储器装置160且奇偶校验缓冲器236到239已经更新。当接收所有D3(R1、R2、R3和R4)时，将最终旗标设置成‘1’且页面位图更新为‘1000’以指示所有数据已写入NV存储器装置160且奇偶校验缓冲器236到239已经更新。同样，当接收所有D4(S1、S2、S3和S4)时，将最终旗标设置成‘1’且将页面位图清除为‘0000’以指示所有数据已写入到NV存储器装置160且奇偶校验缓冲器236到239已经更新。当所有数据页面D1、D2、D3、D4已写入到NV存储器装置150、160、170和180时，奇偶校验缓冲器236到239是完整的且含有
Figure BDA0001767637550000092
Figure BDA0001767637550000093
和
Figure BDA0001767637550000094
如图2B中的行266。接着将奇偶校验缓冲器236到239的内容X1、X2、X3和X4写入到NV存储器装置190。
图3A说明根据本公开的实施例的将数据从NV存储器150读取到主机110的过程。由主机110发布的读取命令由控制器130的接收模块132接收。控制器130解译读取命令且定位NV存储器150中的所请求的数据。作为实例，如果所请求的数据位于数据页面D3内(即含于数据部分R1到R4中的任一个中)，那么控制器130将定位NV存储器装置150中的数据页面D3(经由存储于例如控制器130中的查找表)且将数据页面D3传输到DRAM缓冲器140，以待返回到主机110。
然而，在某些情形下，从NV存储器装置150、160、170、180读取数据可导致不可恢复的错误，如图3B中所描绘。此处，控制器130从存储器装置150、160、170、180读取数据，但由于NV存储器装置150、160、170、180的故障不能够对数据解密，或不能够纠正读取数据时出现的错误的数目。如在图5B中例示，在从NV存储器装置170检索数据单元D3之后，控制器130确定数据D3中的错误的数目超出其纠错能力且确定已发生不可恢复的错误。控制器130接着开始RAID恢复过程，如图3C中所展示。
当已发生不可恢复的错误(例如检索数据页面D3时的错误)时，控制器130从NV存储器装置150、160、180和190读取其余数据页面D1、D2、D4和Y，且将数据传输到DRAM缓冲器140中的RAID条带146。如先前所提及，可根据存储器装置150、160、170、180和190附接的通道的存取时序和总线活动以任何次序传回数据页面D1、D2、D4和Y。在从NV存储器检索第一数据页面(例如数据页面D1)后，控制器130识别这是由RAID条带146存取的第一地址且使用相关联的上下文识别符C_ID来定位用于所述C_ID的重构缓冲器。根据图2A和2B，将数据D1在经传输到DRAM缓冲器140中的RAID条带146之前经加载到上下文识别符重构缓冲器138中。在对数据D2和D4进行各自后续检索时，在将相应数据传输到DRAM缓冲器140中的RAID条带146之前利用上下文识别符重构缓冲器138的内容对相应数据进行异或操作。在从NV存储器检索最后一个数据页面之后，将缓冲器138的内容
Figure BDA0001767637550000101
写入到DRAM缓冲器140中的RAID条带146作为数据单元D3。包括数据页面D3的DRAM缓冲器140中的RAID条带146内的数据接着返回到主机110以满足读取请求。
图4A到E分解如先前所描述的恢复数据单元D3的重构过程。当控制器130在从NV存储器150检索数据期间检测到错误时，其尝试纠正错误(例如，使用纠错码等等)。当纠错是不可能的时，控制器130确定错误是不可恢复的且开始RAID数据恢复过程。RAID数据恢复涉及检索RAID条带的其余数据页面，即数据页面D1、D2、D4和P。此处，在运行中执行检索，其中数据D1、D2、D4和P到达的序列不重要。控制器读取NV存储器且从NV存储器装置180检索数据页面D4作为第一数据页面，例如如图4A中所描绘。将数据页面D4读取到且随后存储于DRAM缓冲器140中的RAID条带146中的单元144中。数据页面D4还同时读取到上下文识别符重构缓冲器138中。数据页面D4初始化上下文识别符重构缓冲器138，因为其在检测到不可恢复的错误之后首先被读取到缓冲器138中。
在检索数据D4之后，由控制器130从NV存储器检索数据D1。以类似方式，将数据D1读取到DRAM缓冲器140中的RAID条带146中的单元141中，且由于数据D1不是将检索RAID条带的其余数据单元的第一数据单元，因此同时利用缓冲器138的先前内容进行异或操作，即利用D4对D1进行异或操作，且布尔组合
Figure BDA0001767637550000111
替换缓冲器138的内容，如图4B中所说明。
假设将从NV存储器检索的下一个数据页面是奇偶校验信息Y，将此数据读取到DRAM缓冲器140中的RAID条带146中的单元145中，且同时利用上下文识别符重构缓冲器138的先前内容对此数据进行异或操作，即利用
Figure BDA0001767637550000112
对Y进行异或操作，且布尔组合
Figure BDA0001767637550000113
替换缓冲器138的内容，如图4C中所说明。将从NV存储器检索的最终数据页面是D2，其接着被读取到DRAM缓冲器140中的RAID条带146中的单元142中，且同时利用缓冲器的内容进行异或操作，即利用
Figure BDA0001767637550000114
对D2进行异或操作，且布尔组合
Figure BDA0001767637550000115
替换缓冲器138的内容，如图4D中所说明。
在已检索来自NV存储器装置150、160、170、180、190的数据之后，将上下文识别符重构缓冲器138的内容传输到RAID条带146且存储为RAID单元143中的经重构数据页面D3，如图4E中所展示。此经重构数据D3读出到主机110以满足读取请求。
应理解，RAID奇偶校验计算和数据重构的常规方法涉及控制器首先从NV存储器读取且在DRAM中缓冲其余数据页面D1、D2、D4和Y中的所有，接着读回这些数据页面以执行异或函数以利用错误(D3)重构数据，在将D3数据单元RAID条带的内容传回到主机装置之前节约RAID条带中的此经重构数据页面。从首次从NV存储器读取数据页面并保存到DRAM缓冲器，这涉及四个额外数据单元读取(从DRAM到控制器)和一个额外数据单元写入(从控制器到DRAM缓冲器)。这无疑会减慢向主机读取数据的速度，并且会增加控制器上的计算压力。本公开通过在运行中从NV存储器150、160、170、180、190接收数据且对所述数据进行“异或操作”，即同时将其存储在DRAM缓冲器中来缓解此问题，而不需要在控制器可采取重构动作之前累积D1、D2、D4和Y。此外，使用上下文ID将NV存储器内的地址唯一地与控制器中的独立异或缓冲器相关联能够使得多个读取和写入NV存储器操作并行进行，且来自不同读取或写入命令的数据单元是以任何次序交错。
现将关于图5A中所展示的流程图详述将数据写入到NV存储器150且具有RAID保护的方法700。此方法映射关于图2A和2B所描述的写入过程。方法700开始于步骤S710，其中控制器120检查用于来自主机110的写入请求的接收模块132。在接收到写入请求之后，控制器130累积从主机110接收的数据，其可来自含于DRAM缓冲器140中的RAID条带146中的若干单独和不相关写入请求，如步骤S720中所展示。所接收的数据作为RAID单元141到144的形式存储于RAID条带146中，如图2A中所展示。控制器130接着检查RAID条带146是否是完整的，且如果不是，那么回到步骤S710以接收另一写入命令(步骤S730)。可跨若干、可能不相关的写入命令进行RAID条带146中的数据的累积。根据步骤S740，当RAID条带是完整的时，控制器130将上下文ID分配到数据且初始化奇偶校验缓冲器。
奇偶校验缓冲器(例如图2A中的奇偶校验缓冲器236到239)的初始化可涉及将最终旗标设置为‘0’，将页位图设置为‘1111’，以及将偏移位图设置为‘0000’，如先前所描述。
在初始化之后，控制器130读取RAID单元141到144中的数据(步骤S750)且在步骤S760中将数据传输到NV装置150、160、170、180。同时，将每一RAID单元141到144中的数据传递到异或模块(例如，模块232到235)和上下文ID奇偶校验缓冲器(例如，奇偶校验缓冲器236到239)，如步骤S770中所展示。更新对所传输的每一数据部分的奇偶校验，如上文关于图2B所解释。举例来说，如果传递到异或模块的数据是传递的第一数据，那么异或函数有效地将数据和逻辑0作为输入，其解析为数据(例如，
Figure BDA0001767637550000121
或利用数据P1另外以等效方式初始化上下文ID奇偶校验缓冲器)。然而，当来自RAID条带146中的后续RAID单元141到144的数据传递到异或模块时，接着将此奇偶校验值存储于上下文ID奇偶校验缓冲器中，如步骤S770中所展示。通过对正传递到异或模块的数据和上下文缓冲器136的先前内容执行异或操作来确定此奇偶校验值。在步骤S770中，根据图2B更新最终旗标、页面位图和偏移位图，如先前所描述。在步骤S780中，控制器130确定是否存在更多RAID单元将从DRAM缓冲器140传输。如果存在更多RAID单元，那么方法700循环回到步骤S750。如果已传输所有RAID单元，那么上下文ID缓冲器136的内容作为奇偶校验信息Y传输到NV存储器装置190(步骤S790)，且方法结束。
现将关于图5B中所展示的流程图详述从NV存储器150读取数据且具有RAID保护的方法800。方法800开始于步骤S805，其中控制器120检查用于来自主机110的读取请求的接收模块132。在接收读取请求之后，控制器130查询查找表以确定所请求的数据在NV存储器150、160、170、180中的位置，在此之后，控制器130检索所需数据(步骤S810)。在步骤S815中，控制器130接着确定检索到的数据是否含有错误。如果不含错误，那么将数据复制到RAID条带146(步骤820)，如图3A中所描绘。在步骤S830中，如果检索到的数据含有错误，那么控制器确定错误是否是可恢复的。如果错误是可恢复的，那么在步骤S835中控制器将纠错码ECC(例如汉明(Hamming)或里德-所罗门(Reed-Solomon)码)应用到检索到的数据以恢复数据。接着将恢复的数据传输到RAID条带146(步骤S820)。然而，如果所检索的数据含有不可恢复的错误，那么控制器130继续以读入与检索到的数据相关联的上下文识别符C_ID(步骤840)。控制器读取与错误数据单元相同的数据条带中的其余数据。此数据被传输到DRAM缓冲器140中的RAID条带146(从NV存储器读取数据单元并传输到DRAM可以作为单个DMA传输完成)，且同时用于初始化上下文ID重构缓冲器138。这可以通过将用零对数据单元进行异或操作且将结果存储在上下文ID重构缓冲器138中来方便地执行。控制器接着从NV存储器读取RAID条带中的下一数据单元(步骤S845)。将数据传输到DRAM缓冲器140中的RAID条带146，且同时用上下文ID重构缓冲器138的先前内容对数据异或操作，且将数据存储于上下文ID重构缓冲器138中(步骤S850)。其余的数据单元且另外奇偶校验信息(含于NV存储器装置190中)也传输到DRAM缓冲器140中的RAID条带146，且以类似方式执行异或操作。在传输每一数据单元之后，控制器确定NV存储器150中是否存在更多数据单元(步骤S855)，且如果存在，那么方法800循环回到步骤S845。在对应于C_ID的所有数据单元和奇偶校验单元已经异或操作到上下文识别符重构缓冲器138中后，上下文ID重构缓冲器将含有经重构数据(如图4E中所描绘的数据单元D3)，其在步骤S820中接着经复制到RAID条带以传输到主机110，在此之后，方法结束。
图6描绘根据本公开的实施例的对来自至少一个主机110到113的多个同时读取/写入命令的处理。当读取或写入命令到达控制器130时，它们包含指示数据将在SSD 120内的逻辑地址空间内被读取或写入的位置的地址信息。此地址信息连同DRAM缓冲器165中缓冲的RAID条带160到163一起被缓冲。然后，通过将上下文标识符C_ID与地址相关联并将这些关联存储在上下文查找表170中以用于来自主机110到113的活动命令，使得对于将从NV存储器180写入或读取的任何数据单元，用于此读取或写入指令的地址可用以定位所讨论的数据单元的适当上下文，以此来支持多个RAID条带上下文150到153。这允许从任何特定命令内以及跨并行进行的多个读取或写入命令(即以任何次序)对在运行中的数据单元进行处理。
所属领域的技术人员将清楚本发明的各个方面的其它目标、优势和实施例，且它们在本描述内容和附图的范围内。例如但不限于，结构或功能元件可根据本发明重新布置。类似地，根据本发明的原理可应用到即使本文中没有具体地详细描述但仍在本发明的范围内的其它实例。

Claims (26)

1.一种数据存储装置，其包括：
非易失性半导体存储阵列；
控制器，其与所述非易失性半导体存储阵列通信；以及
含有RAID单元的缓冲器，所述RAID单元经由所述控制器与所述非易失性半导体存储阵列通信；
其中所述控制器经配置以：
从主机装置接收写入请求，所述写入请求中的每一个写入请求包括地址信息，所述地址信息指示与所述写入请求相关联的第一数据将在所述数据存储装置内的逻辑地址空间内被写入的位置，将与所述写入请求相关的第一数据累积在所述RAID单元中，
将上下文标识符与每个写入请求的所述地址信息相关联，
同时
将含于所述RAID单元中的所述第一数据传输到所述非易失性半导体存储阵列，
计算含于所述RAID单元中的所述第一数据的奇偶校验值，每一奇偶校验值与每一写入请求相关，
将所述奇偶校验值累积在与相应写入请求的所述上下文标识符相关联的上下文标识符奇偶校验缓冲器中，且
将所述奇偶校验值和所述上下文标识符存储在所述非易失性半导体存储阵列中。
2.根据权利要求1所述的数据存储装置，其中所述第一数据包括经划分成第一数据部分的第一数据页面。
3.根据权利要求2所述的数据存储装置，其中使用所述第一数据部分计算所述奇偶校验值。
4.根据权利要求3所述的数据存储装置，其中所述上下文标识符缓冲器使用所有所述第一数据页面的相同第一数据部分计算所述奇偶校验值。
5.根据权利要求4所述的数据存储装置，其中通过执行逻辑异或操作使用含于所述上下文标识符缓冲器中的所有所述第一数据页面的所述相同第一数据部分来计算所述奇偶校验值。
6.根据权利要求1所述的数据存储装置，其中所述控制器经进一步配置以将标识符分配到含于每一RAID单元中的所述第一数据。
7.根据权利要求1所述的数据存储装置，其中所述标识符包括最终旗标、页面位图和偏移位图中的至少一个。
8.根据权利要求1所述的数据存储装置，其中每一RAID单元中的所述第一数据与所述标识符一起存储在所述非易失性半导体存储阵列中。
9.根据权利要求1所述的数据存储装置，其中所述缓冲器是DRAM缓冲器。
10.根据权利要求1所述的数据存储装置，其中所述RAID单元经实施为RAID 5。
11.一种数据存储装置，其包括：
非易失性半导体存储阵列，其含有第一数据；
控制器，其与所述非易失性半导体存储阵列通信；以及
含有RAID单元的缓冲器，所述RAID单元经由所述控制器与所述非易失性半导体存储阵列通信；
其中所述控制器经配置以：
从主机装置接收存储于所述非易失性半导体存储阵列中的第二数据的读取请求；
确定与所述所请求的第二数据相关联的标识符；
确定所述所请求的第二数据是否含有不可恢复的错误；
如果所述所请求的第二数据含有不可恢复的错误，那么累积包含奇偶校验值的第一数据，所述第一数据含于与重构缓冲器中的所述所请求的第二数据相同的标识符相关联的所述非易失性半导体存储阵列中；
从所述所累积的第一数据和所述奇偶校验值重构所述所请求的第二数据；以及
经由所述RAID单元将所述经重构的第二数据传输到所述主机装置。
12.根据权利要求11所述的数据存储装置，其中通过对所述所累积的第一数据和所述奇偶校验值执行逻辑异或操作来重构所述所请求的第二数据。
13.根据权利要求11所述的数据存储装置，其中所述控制器使用查找表确定所述所请求的第二数据在所述非易失性半导体存储阵列中的位置。
14.根据权利要求11所述的数据存储装置，其中所述缓冲器是DRAM缓冲器。
15.根据权利要求11所述的数据存储装置，其中所述RAID单元经实施为RAID 5。
16.一种方法，其包括：
通过与非易失性半导体存储阵列通信的控制器从主机装置接收写入请求，其中所述写入请求包括地址信息，所述地址信息指示与所述写入请求相关联的第一数据将在数据存储装置内的逻辑地址空间内被写入的位置；
将与所述写入请求相关的第一数据累积在含于缓冲器中的RAID单元中，所述缓冲器经由所述控制器与所述非易失性半导体存储阵列通信；
将上下文标识符与所述写入请求的所述地址信息相关联；以及
同时
将含于所述RAID单元中的所述第一数据传输到所述非易失性半导体存储阵列，
从含于所述RAID单元中的所述第一数据计算奇偶校验值，每一奇偶校验值与每一写入请求相关，
将所述奇偶校验值累积在上下文标识符奇偶校验缓冲器中，且
使上下文标识符和与相应写入请求的所述上下文标识符相关联的所述奇偶校验值相关联，且
将所述奇偶校验值和所述上下文标识符存储在所述非易失性半导体存储阵列中。
17.根据权利要求16所述的方法，其中所述第一数据包括经划分成第一数据部分的第一数据页面。
18.根据权利要求17所述的方法，其进一步包括：
使用所述第一数据部分计算所述奇偶校验值。
19.根据权利要求18所述的方法，其中所述上下文标识符缓冲器使用所有所述第一数据页面的相同第一数据部分计算所述奇偶校验值。
20.根据权利要求19所述的方法，其中通过执行逻辑异或操作使用含于所述上下文标识符缓冲器中的所有所述第一数据页面的所述相同第一数据部分来计算所述奇偶校验值。
21.根据权利要求20所述的方法，其进一步包括将标识符分配到含于每一RAID单元中的所述第一数据。
22.一种方法，其包括：
通过与非易失性半导体存储阵列通信的控制器从主机装置接收存储于所述非易失性半导体存储阵列中的第二数据的读取请求；
确定与所述所请求的第二数据相关联的标识符；
确定所述所请求的第二数据是否含有不可恢复的错误；
如果所述所请求的第二数据含有不可恢复的错误，那么累积包含奇偶校验值的第一数据，所述第一数据含于与重构缓冲器中的所述所请求的第二数据相同的标识符相关联的所述非易失性半导体存储阵列中；
从所述所累积的第一数据和所述奇偶校验值重构所述所请求的第二数据；以及
经由RAID单元将所述经重构的第二数据传输到所述主机装置。
23.根据权利要求22所述的方法，其进一步包括：
对所述第一数据和所述奇偶校验值执行逻辑异或操作。
24.根据权利要求22所述的方法，其中所述控制器使用查找表确定所述所请求的第二数据在所述非易失性半导体存储阵列中的位置。
25.一种存储指令的非暂时性计算机可读媒体，所述指令在由处理器执行时致使所述处理器执行一种方法，所述方法包括：
通过与非易失性半导体存储阵列通信的控制器从主机装置接收写入请求，其中所述写入请求包括地址信息，所述地址信息指示与所述写入请求相关联的第一数据将在数据存储装置内的逻辑地址空间内被写入的位置；
将与所述写入请求相关的第一数据累积在含于缓冲器中的RAID单元中，所述缓冲器经由所述控制器与所述非易失性半导体存储阵列通信；
将上下文标识符与所述写入请求的所述地址信息相关联；以及
同时
将含于所述RAID单元中的所述第一数据传输到所述非易失性半导体存储阵列，
从含于所述RAID单元中的所述第一数据计算奇偶校验值，每一奇偶校验值与每一写入请求相关，
将所述奇偶校验值累积在上下文标识符奇偶校验缓冲器中，且
使上下文标识符和与相应写入请求的所述上下文标识符相关联的所述奇偶校验值相关联，且
将所述奇偶校验值和所述上下文标识符存储在所述非易失性半导体存储阵列中。
26.一种存储指令的非暂时性计算机可读媒体，所述指令在由处理器执行时致使所述处理器执行一种方法，所述方法包括：
通过与非易失性半导体存储阵列通信的控制器从主机装置接收存储于所述非易失性半导体存储阵列中的第二数据的读取请求；
确定与所述所请求的第二数据相关联的标识符；
确定所述所请求的第二数据是否含有不可恢复的错误；
如果所述所请求的第二数据含有不可恢复的错误，那么累积包含奇偶校验值的第一数据，所述第一数据含于与重构缓冲器中的所述所请求的第二数据相同的标识符相关联的所述非易失性半导体存储阵列中；
从所述所累积的第一数据和所述奇偶校验值重构所述所请求的第二数据；以及
经由RAID单元将所述经重构的第二数据传输到所述主机装置。
CN201810935177.9A 2017-08-23 2018-08-16 运行中的独立磁盘冗余阵列奇偶校验计算 Active CN109426583B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210915019.3A CN115269259A (zh) 2017-08-23 2018-08-16 运行中的独立磁盘冗余阵列奇偶校验计算

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/684,649 2017-08-23
US15/684,649 US10365967B2 (en) 2017-08-23 2017-08-23 On the fly raid parity calculation

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202210915019.3A Division CN115269259A (zh) 2017-08-23 2018-08-16 运行中的独立磁盘冗余阵列奇偶校验计算

Publications (2)

Publication Number Publication Date
CN109426583A CN109426583A (zh) 2019-03-05
CN109426583B true CN109426583B (zh) 2022-08-23

Family

ID=63517657

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810935177.9A Active CN109426583B (zh) 2017-08-23 2018-08-16 运行中的独立磁盘冗余阵列奇偶校验计算
CN202210915019.3A Pending CN115269259A (zh) 2017-08-23 2018-08-16 运行中的独立磁盘冗余阵列奇偶校验计算

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202210915019.3A Pending CN115269259A (zh) 2017-08-23 2018-08-16 运行中的独立磁盘冗余阵列奇偶校验计算

Country Status (4)

Country Link
US (2) US10365967B2 (zh)
EP (1) EP3495955A3 (zh)
CN (2) CN109426583B (zh)
TW (2) TWI686694B (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI656442B (zh) * 2017-11-30 2019-04-11 慧榮科技股份有限公司 用來於一記憶裝置中進行存取控制之方法以及記憶裝置及其控制器
US11521690B2 (en) 2018-03-16 2022-12-06 Micron Technology, Inc. NAND data placement schema
CN112074816A (zh) 2018-03-16 2020-12-11 美光科技公司 Nand数据放置模式的集群奇偶校验
US10776200B2 (en) * 2018-06-27 2020-09-15 Intel Corporation XOR parity management on a physically addressable solid state drive
US10977115B2 (en) * 2018-10-12 2021-04-13 Micron Technology, Inc. NAND parity information techniques for systems with limited RAM
US11204716B2 (en) 2019-01-31 2021-12-21 EMC IP Holding Company LLC Compression offloading to RAID array storage enclosure
US10831407B2 (en) * 2019-01-31 2020-11-10 EMC IP Holding Company LLC Write flow offloading to raid array storage enclosure
TWI718519B (zh) * 2019-04-09 2021-02-11 喬鼎資訊股份有限公司 資料儲存系統及其管理方法
US11055188B2 (en) 2019-04-12 2021-07-06 EMC IP Holding Company LLC Offloading error processing to raid array storage enclosure
KR20210013387A (ko) 2019-07-24 2021-02-04 삼성전자주식회사 메모리 시스템
US11023313B2 (en) * 2019-09-27 2021-06-01 Dell Products L.P. Look-aside RAID controller storage-device-assisted data update system
CN112947847B (zh) * 2019-12-11 2023-12-29 伊姆西Ip控股有限责任公司 用于存储数据的方法、设备和计算机程序产品
CN113129978B (zh) * 2019-12-30 2024-01-26 美光科技公司 使用奇偶校验增加存储器存取并行性
US11520659B2 (en) 2020-01-13 2022-12-06 International Business Machines Corporation Refresh-hiding memory system staggered refresh
US11200119B2 (en) 2020-01-13 2021-12-14 International Business Machines Corporation Low latency availability in degraded redundant array of independent memory
US11157363B2 (en) * 2020-03-25 2021-10-26 Dell Products L.P. Distributed raid storage-device-assisted data rebuild system
US11513891B2 (en) 2020-07-24 2022-11-29 Kioxia Corporation Systems and methods for parity-based failure protection for storage devices
CN111897495B (zh) * 2020-07-28 2023-07-04 深圳忆联信息系统有限公司 提高ssd写性能的实现方法、装置、计算机设备及存储介质
CN111679934B (zh) * 2020-08-13 2020-11-17 杭州阿姆科技有限公司 基于raid信息的纠错方法、计算机可读存储介质及处理器
US11847324B2 (en) * 2020-12-31 2023-12-19 Pure Storage, Inc. Optimizing resiliency groups for data regions of a storage system
WO2022251019A1 (en) 2021-05-27 2022-12-01 Micron Technology, Inc. Memory bank protection
WO2023028820A1 (en) * 2021-08-31 2023-03-09 Yangtze Memory Technologies Co., Ltd. System and apparatus for redundant array of independent disks striping against programming failures
US11934270B2 (en) 2022-06-02 2024-03-19 Micron Technology, Inc. Write command execution for data protection and recovery schemes
US11960776B2 (en) 2022-06-02 2024-04-16 Micron Technology, Inc. Data protection for stacks of memory dice
WO2024108349A1 (zh) * 2022-11-21 2024-05-30 长江存储科技有限责任公司 存储系统和存储系统的操作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102760087A (zh) * 2011-04-29 2012-10-31 西部数据技术公司 固态存储器中数据冗余方案内改进的奇偶校验值确定的系统和方法
CN103577111A (zh) * 2012-07-23 2014-02-12 上海宝存信息科技有限公司 基于非易失性存储器的动态独立冗余阵列存储系统及方法
CN107038087A (zh) * 2012-03-23 2017-08-11 Dssd股份有限公司 用于多维独立磁盘冗余阵列的方法和系统

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6018778A (en) 1996-05-03 2000-01-25 Netcell Corporation Disk array controller for reading/writing striped data using a single address counter for synchronously transferring data between data ports and buffer memory
US6161165A (en) 1996-11-14 2000-12-12 Emc Corporation High performance data path with XOR on the fly
US6151641A (en) 1997-09-30 2000-11-21 Lsi Logic Corporation DMA controller of a RAID storage controller with integrated XOR parity computation capability adapted to compute parity in parallel with the transfer of data segments
US6904498B2 (en) 2002-10-08 2005-06-07 Netcell Corp. Raid controller disk write mask
TWI235997B (en) 2002-12-12 2005-07-11 Via Tech Inc Examining method of array configuration for system of multiple disk arrays
US7376147B2 (en) 2003-12-18 2008-05-20 Intel Corporation Adaptor supporting different protocols
US7913148B2 (en) 2004-03-12 2011-03-22 Nvidia Corporation Disk controller methods and apparatus with improved striping, redundancy operations and interfaces
US8521955B2 (en) * 2005-09-13 2013-08-27 Lsi Corporation Aligned data storage for network attached media streaming systems
TW200723093A (en) 2005-12-14 2007-06-16 Inventec Corp Method for establishing mirror storage equipment and synchronously storing equipment update data
US7673077B2 (en) 2006-03-09 2010-03-02 Sun Microsystems, Inc. Multi-protocol iSCSI device discovery for on demand device enumeration
GB0610335D0 (en) 2006-05-24 2006-07-05 Oxford Semiconductor Ltd Redundant storage of data on an array of storage devices
US8020074B2 (en) * 2007-08-24 2011-09-13 Datadirect Networks, Inc. Method for auto-correction of errors in a RAID memory system
US8402217B2 (en) 2009-09-15 2013-03-19 Marvell International Ltd. Implementing RAID in solid state memory
KR101732030B1 (ko) 2010-12-22 2017-05-04 삼성전자주식회사 데이터 저장 장치 및 그것의 동작 방법
US9058288B2 (en) 2011-04-03 2015-06-16 Apple Inc. Redundant storage in non-volatile memory by storing redundancy information in volatile memory
US10528272B2 (en) * 2015-02-20 2020-01-07 International Business Machines Corporation RAID array systems and operations using mapping information

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102760087A (zh) * 2011-04-29 2012-10-31 西部数据技术公司 固态存储器中数据冗余方案内改进的奇偶校验值确定的系统和方法
CN107038087A (zh) * 2012-03-23 2017-08-11 Dssd股份有限公司 用于多维独立磁盘冗余阵列的方法和系统
CN103577111A (zh) * 2012-07-23 2014-02-12 上海宝存信息科技有限公司 基于非易失性存储器的动态独立冗余阵列存储系统及方法

Also Published As

Publication number Publication date
TW201923575A (zh) 2019-06-16
US20190065306A1 (en) 2019-02-28
TWI686694B (zh) 2020-03-01
CN109426583A (zh) 2019-03-05
US20190347161A1 (en) 2019-11-14
EP3495955A3 (en) 2019-07-10
TW202018505A (zh) 2020-05-16
CN115269259A (zh) 2022-11-01
TWI777127B (zh) 2022-09-11
US10365967B2 (en) 2019-07-30
EP3495955A2 (en) 2019-06-12
US10922172B2 (en) 2021-02-16

Similar Documents

Publication Publication Date Title
CN109426583B (zh) 运行中的独立磁盘冗余阵列奇偶校验计算
US11941257B2 (en) Method and apparatus for flexible RAID in SSD
JP6053078B2 (ja) 物理ページ、論理ページ、およびコードワードの対応
KR101448192B1 (ko) 메모리 관리 시스템 및 방법
US9058288B2 (en) Redundant storage in non-volatile memory by storing redundancy information in volatile memory
JP5066199B2 (ja) 半導体記憶装置
KR101684045B1 (ko) 로컬 에러 검출 및 글로벌 에러 정정
US9465561B2 (en) Storage system and storage control method
US9292228B2 (en) Selective raid protection for cache memory
US9898365B2 (en) Global error correction
TW201232264A (en) Dynamic higher-level redundancy mode management with independent silicon elements
JP2014507717A (ja) より高いレベルの冗長な情報の計算
US9063869B2 (en) Method and system for storing and rebuilding data
EP3161640B1 (en) Extended lifetime memory
US12007840B2 (en) Storage controller, operation method thereof
US11550658B1 (en) Storage system and method for storing logical-to-physical address table entries in a codeword in volatile memory
US9106260B2 (en) Parity data management for a memory architecture
US20050278568A1 (en) Method and system for high bandwidth fault tolerance in a storage subsystem
WO2013023564A9 (en) Method and apparatus for flexible raid in ssd

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant