CN109416917A - 减少行激活电路功率和外围泄漏的dram架构以及相关方法 - Google Patents

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Abstract

半导体设备可以包括多个存储器单元，以及耦合到多个存储器单元并且包括超晶格的至少一个外围电路。超晶格可以包括多个堆叠的层组，每个组层包括多个堆叠的基础半导体单层，所述多个堆叠的基础半导体单层限定基础半导体部分和在所述基础半导体部分上的至少一个非半导体单层，所述至少一个非半导体单层被约束在相邻的基础半导体部分的晶格内。所述半导体设备还可以包括：第一功率切换设备，被配置为在第一操作模式期间将所述至少一个外围电路耦合到第一电压电源；以及第二功率切换设备，被配置为在第二操作模式期间将所述至少一个外围电路耦合到低于所述第一电压电源的第二电压电源。

Description

减少行激活电路功率和外围泄漏的DRAM架构以及相关方法
技术领域
本公开一般涉及半导体设备，并且更具体地，涉及半导体存储器设备以及相关方法。
背景技术
DRAM(动态随机存取存储器)设备的一个重要要求是能够以最小的功耗在非激活状态中保持数据。这种功耗来自需要刷新存储在存储器的选定部分中的位单元中的数据，以及其余外围中的泄漏。该规范被称为IDD6。这直接影响智能手机、笔记本电脑等电池充电的可用时间。DRAM设备的另一个重要参数是延迟。延迟是选择存储器设备内的随机位置和所选数据到达输出之间的延迟。
一个特别有利的存储器设备在Kreps等人的美国专利No.7,659,539中进行了阐述，该专利被转让给本受让人，并且在此通过引用以其全部并入本文。该专利公开了如下的半导体设备，该半导体设备包括半导体基板和至少一个非易失性存储器单元。所述至少一个存储器单元可以包括间隔开的源极区和漏极区，以及超晶格沟道，所述超晶格沟道包括在源极区和漏极区之间的半导体基板上的多个堆叠的层组。超晶格沟道的每个层组可包括多个堆叠的基础半导体单层，所述多个堆叠的基础半导体单层在所述每个层组上限定基础半导体部分和能带修改层，每个层组可以包括约束在相邻基础半导体部分的晶格内的至少一个非半导体单层。浮栅可以与超晶格沟道相邻，并且控制栅极可以与第二栅极绝缘层相邻。
尽管存在这些设备的优点，但在某些应用中可能需要存储器技术的进一步发展，诸如在需要降低功耗和延迟的情况下。
发明内容
半导体设备可以包括多个存储器单元，以及耦合到多个存储器单元并且包括超晶格的至少一个外围电路。超晶格可以包括多个堆叠的层组，每个组层包括多个堆叠的基础半导体单层，所述多个堆叠的基础半导体单层限定基础半导体部分和在所述基础半导体部分上的至少一个非半导体单层，所述至少一个非半导体单层被约束在相邻的基础半导体部分的晶格内。所述半导体设备还可以包括：第一功率切换设备，被配置为在第一操作模式期间将所述至少一个外围电路耦合到第一电压电源；以及第二功率切换设备，被配置为在第二操作模式期间将所述至少一个外围电路耦合到低于所述第一电压电源的第二电压电源。
更具体地，在示例实施例中，第一操作模式可以包括激活模式，第二操作模式可以包括待机模式。举例来说，所述至少一个外围电路可以包括感测放大器。根据另一示例，所述至少一个外围电路可以包括主字线解码器(MWD)电路，以及耦合到MWD电路的字线预解码器电路。另外，在另一示例实现中，所述至少一个外围电路可以包括地址解码器电路。此外，所述至少一个外围电路可以包括具有源极和漏极的至少一个晶体管，并且超晶格可以限定在源极和漏极之间的沟道。
此外，每个基础半导体部分可以包括例如硅、锗等。同样作为示例，所述至少一个非半导体单层可以包括选自由氧、氮、氟和碳氧构成的组的非半导体。另外，来自每个超晶格层的相对的基础半导体部分的至少一些半导体原子可以通过其间的非半导体层化学键合在一起。
还提供了一种制造半导体设备的相关方法。该方法可以包括形成多个存储器单元，以及形成如上面简要讨论的耦合到所述多个存储器单元并且包括超晶格的至少一个外围电路。该方法还可以包括：形成第一功率切换设备，所述第一功率切换设备被配置为在所述第一操作模式期间将所述至少一个外围电路耦合到第一电压电源；以及形成第二功率切换设备，所述第二功率切换设备被配置为在所述第二操作模式期间将所述至少一个外围电路耦合到低于所述第一电压电源的第二电压电源。
附图说明
图1是根据现有技术的典型DRAM架构的示意性框图。
图2是根据示例实施例的DRAM架构的示意性框图。
图3是示出了图2的DRAM架构的操作的时序图。
图4是图2的DRAM架构的示例头部(header)配置的示意性电路图。
图5是图2的MWL解码和SWD块的示例实施例的示意性电路图。
图6是根据现有技术的电平移位器的示意性电路图。
图7是根据示例实施例的电平移位器的示意性框图。
图8是示出了根据示例实施例的激活模式中的MWL解码器和SWD定时的时序图。
图9是示出了根据示例实施例的刷新模式中的MWL解码器和SWD定时的时序图。
图10是根据示例实施例的可以实现图2的架构的DRAM配置的顶视图。
图11是根据示例实施例的在半导体设备中使用的超晶格的极大放大的示意性截面图。
图12是图11中所示的超晶格的一部分的透视示意性原子图。
图13是根据示例实施例的超晶格的另一实施例的极大放大的示意性截面图。
图14A是从如现有技术中的体硅和如图11-图12中所示的4/1Si/O超晶格二者的伽马点(G)计算的带结构的曲线图。
图14B是从如现有技术中的体硅和如图11-图12中所示的4/1Si/O超晶格二者的Z点计算的带结构的曲线图。
图14C是从如现有技术中的体硅和如图13中所示的5/1/3/1Si/O超晶格二者的伽马和Z点计算的带结构的曲线图。
图15是示出了根据示例实施例的包括超晶格的存储器设备的模拟漏极电流与栅极电压的曲线图。
图16是根据示例实施例的图2的DRAM架构的另一实施例的示意性框图。
图17是根据示例实施例的存储器设备的示意性框图。
图18是示出了用于制造图17的存储器设备的方法的流程图。
具体实施方式
现在将在下文中参考附图更全面地描述示例实施例，在附图中，示出了示例实施例。然而，实施例可以以许多不同的形式实现，并且不应该被解释为限于这里阐述的特定示例。相反，提供这些实施例是为了使本公开彻底和完整。相同的标号始终表示相同的元件，并且主标记用于指示不同实施例中的类似元件。
下面参考图11-图14C进一步描述的用于来自Atomera Technologies，Inc的CMOS设备的MST技术与标准CMOS设备相比具有利用显著过驱动电压进行操作的能力。结果，基于MST的设备的性能比标准CMOS技术高出达70％，这可以转换成70％的延迟减少。在Mears等人的美国专利No.6,878,576中阐述了用于将MST技术集成在CMOS设备中的示例方法，该专利的全部内容通过引用并入本文。
然而，在阵列中的数据被不断刷新的IDD6待机期间，没有必要以与使用MST技术实现的更快的激活模式期间相同的速度进行操作。位单元可以可靠地存储数据的时间规范很容易足够长到整个阵列以行激活电路的当前性能水平被完全刷新。结果，这创造了在将时钟率(clock rate)保持在当前水平的同时以显著更低的电压操作电路的行激活路径的机会(与过驱动MST技术可以实现的更快水平相反)。如将在下面进一步讨论的，例如，通过将施加到这些电路的VDD从1.0V降低到0.7V，可以以当前速度完全刷新阵列，从而允许这部分待机功率减少大约50％。本发明描述了对典型DRAM架构的修改，其允许在IDD6待机模式期间实现这种功率降低。
MST技术的另一个特征是高Vt和低Vt设备可以在同一芯片上分别进行优化。通过优化高Vt设备以实现最小泄漏，它们可以在待机模式期间用作用于减少外围其余部分中的泄漏的头部，同时在激活模式期间允许这些路径中的低Vt设备的优化，从而甚至比上面提到的70％的改进更快。
首先参考图1，通过背景的方式首先描述典型的DRAM架构。输入在左侧进入芯片，进入块200。这表示用于解码所选单元的地址信息的逻辑以及用于确定要执行的操作类型的控制信息。该信息的一部分被馈送到由块100表示的字线预解码和解码电路，也被称为行激活电路。该信息的其它部分被馈送到块300中，块300是读/写解码和控制。术语“读”和“写”指仅对先前激活的行的列操作。该电路在仅刷新操作期间不操作，在仅刷新操作中，不向外界读数据或从外界写数据。在读和写操作期间，该电路的输出被馈送到块500中，块500包含与存储器阵列400直接接口的列解码器和次级感测放大器(IOSA)，存储器阵列400包括位单元和初级感测放大器。包括字线预解码和解码电路的块100还直接与存储器阵列400中的位单元接口。块500还直接与作为数据输入和数据输出路径的块600和700接口。DRAM的内部总线宽度通常比外部接口宽得多，因此数据输入和数据输出路径包括序列化(用于数据输出)和反序列化(用于数据输入)。最后，数据输入和数据输出路径在块800处组合，块800是与外界接口的双向DQ电路。
现在转向图17和图18的流程图70，首先描述示例半导体设备60和用于制造设备的相关方法(其在块71处开始)。设备60说明性地包括多个存储器单元61(在块72处形成)，以及耦合到存储器单元并且包括MST超晶格(在块73处形成)的一个或多个外围电路62(例如，感测放大器等)，外围电路62将在下面进一步讨论。该设备进一步说明性地包括第一功率切换设备63(在块74处形成)以及第二功率切换设备64(在框75处形成)，第一功率切换设备63被配置为在第一操作模式(例如，激活模式)期间将外围电路耦合到第一电压电源(例如，Vdd)，第二功率切换设备64被配置为在第二操作模式期间将外围电路耦合到低于第一电压电源的第二电压电源(例如，Vdd1)。图18的方法说明性地在块76处结束。应该注意的是，在所有实施例中，图18的各个步骤不需要以所示的确切顺序执行，而是例如可以以不同的顺序或同时执行这些步骤中的一些。
现在转向图2，示出了图1的架构的修改，其包括根据示例实施例的关键“头部设备”。行激活(字线预解码和解码电路)块100被细分为块130(WL预解码)、块140(MWL解码)和块160(SWD或子字驱动器)。块160驱动连接到块400(位单元和初级感测放大器)中的位单元的实际字线。块200、130和部分140由Vddsw供电，Vddsw从正常操作期间的1V切换到待机期间的0.7V(或一些这样的较低电压)。当进入待机模式时，SB变高，禁用PMOS设备201，同时SB_(反转的SB)变低，启用设备202。最终结果是Vddsw从1V降低到0.7V，由于该节点上的所有寄生电容，有一些相当长的压摆率(slew rate)。这在图3的时序图中示出。
位单元和初级感测放大器(块400)由Vddbit驱动，对于激活和待机模式二者，Vddbit通常在0.9V至1.0V的范围内，这类似于图1的配置。同样，MWD(主字线解码器，块140)和SWD(子字驱动器，块160)由Vddh(大约1.5V)供电，这也类似于图1的架构。下面将参考图6-图9进一步描述块140和160的详细操作。
还要注意图3的时序图中的子字线(SWL)的时序。前两个脉冲是以正常频率操作的随机激活SWL线。由于行激活电路100在0.7V的操作，一旦在时间T1进入待机模式，SWL的频率现在减少70％。在待机期间，外部时钟可以减慢这么多。
从底部开始，5个块300、500、600、700和800不需要刷新，因此对于所有这些块通过将高Vt头部205插入到Vdd，并将脚部206插入到Vss，在这些路径中构成逻辑、驱动器、次级感测放大器等的低Vt设备可以以泄漏(即，更低的Vt)为代价被优化从而增加性能。这些低Vt设备的总泄漏的上限是在激活模式期间功率的泄漏开始变得明显的点。控制这些头部的信号是SB(待机)和SB_(反转待机)。当SB在T1处变为高(进入IDD6待机模式)时，这些设备被关闭，从将所有这些块的泄漏限制到这些高Vt设备的泄漏，而无论构成这些路径中的逻辑、驱动器、次级感测放大器等的低Vt设备的泄漏特性如何。
现在参考图4更详细地描述这些头部的功能。通过仅将高Vt头部设备插入Vdd，可以如上所述地降低待机功率。但是，所有内部节点都将漂移到与Vdd没有任何连接的不确定状态。为了获得由于高Vt头部(和脚部)设备导致的低泄漏的优点，同时保持所有内部节点处于已知状态，可以将电路如图4所示的连接起来。其为在块300、500、600、700和800的整个实现中将遵循的头部连接的类型的代表。在最后一个逆变器的输出之后的点指示将在所有这些块中实现该连接类型。在路径的开始处，如图所示的可以将SB插入NOR门611(或者如果更方便，则将SB_插入NAND门)。这些块中的电路在待机(IDD6模式)期间完全未使用，因此它们应处于如下的状态，该状态使得输出不会对芯片的DQ电路(块800)造成任何损坏。
为了使所示的NOR门611示例在待机期间被置于已知状态，NMOS设备可以被连接到Vss。然而，顶部PMOS设备被连接到Vvdd(虚拟Vdd)，使得其泄漏由高Vt头部205而不是NOR门中的低Vt(更高性能)设备确定。对于该示例，NOR门611连续驱动3个逆变器。这说明了Vvdd和Vvss与这些电路的源极节点的连接。由于NOR门611输出650被保持在接地(现在通过头部到Vdd具有非常低的泄漏路径)，下一级应以相反的方式连接。现在，NMOS设备613通过低泄漏高Vt脚部被连接到接地，并且PMOS上拉612被直接连接到Vdd，这是因为其在待机模式中由NOR门611的低电平驱动(图3的T1之后)。现在输出节点651通过直接连接到Vdd来保持，但是下拉的泄漏由高Vt脚部206确定。同样地，之后的每一级的在与实际电源(Vdd和Vss)或头部PMOS 205或脚部NMOS 206的连接中交替。输出652由NMOS设备615保持为Vss(同时PMOS设备614通过PMOS 614连接到头部输出Vvdd)。最后一级被再次翻转(PMOS设备616连接到Vdd，NMOS设备617连接到Vvss)。
图5提供了图2的MWL电路140和SWD电路160的示例配置的更多细节。NOR门141由3组预解码地址A[7：0]、B[7：0]和C[3：0]驱动。这假设最终的MWL解码器解码为16,384位，这在现代DRAM架构中是常见的。在典型配置中，该NOR门的3堆栈的PMOS源极连接将被连接到Vdd(通常为1V)。在本示例中，该连接现在是Vddsw。如前所述，Vddsw通过图2中的2个高Vt头部设备201和202在待机中从1V切换到0.7V。因此，电平移位器(节点101)的输入在激活模式中从0摆动到1V，并且在待机模式中从0摆动到0.7V。电平移位器(节点103)的输出节点在激活和待机模式二者中理想地从0V摆动到1.5V。存在复杂的电平移位器电路可以对输出给予全(full)CMOS电平，但是在阵列附近的芯片的每个区域约束部分包含这样的复杂电路(超过10-12个晶体管)是不切实际的，在阵列附近的芯片的区域约束部分中，每4个子字线具有MWL(在现代DRAM中非常紧凑)。因此在实践中，可以使用这里将描述的电平移位器的两个版本(图6的现有技术版本和图7所示的示例实现)。然而，它们是比例电路，其中当NMOS下拉驱动接地附近的输出时，PMOS上拉仍然在某种程度上驱动电流。
对于电平移位器有一些操作注意事项。首先，在所有条件下(特别是强V、弱N和0.7V的Vddsw)，输出节点103应该被拉到逆变器185的输入跳变点以下，以便逆变器(节点104)的输出达到全CMOS电平(1.5V)。因此，电平移位器175中的p沟道上拉网络的驱动强度可以显著小于NMOS下拉网络的驱动强度。然而，这产生了这样的情况：当输入转变到接地时，节点103的高速转换率非常慢(参见图9中的时序图中的框90)。还参见图6中的现有技术电平移位器，以及在图8的时序图中的相关联的框80。PMOS145的尺寸应足够小以允许NMOS142和144容易地克服它，并且当选择SWL时将节点103拉得非常接近Vss。考虑节点103名义上从1.5V摆动到0.3V的情况。NMOS142和144上的栅极到源极(Vgs)电压为0.7V，并且P145上的Vgs为-1.5V。因此P 145的W/L应远大于10X小于串联的N 142和N 144的净W/L。另一个问题是在这个比率中有少量的DC电流，这会增加功率，但是其在选择SWL的状态下，所以它只适用于一个选定的SWL与其它16,383个未选择的SWL。如果是在其它方向上，那么这几个uA将成倍增加到完全不可接受的数字。
图7示出了根据示例实施例的电平移位器。PMOS145的尺寸仍应足够小，以允许NMOS142和144容易克服它，并在选择SWL时将节点103拉至非常接近Vss，但现在PMOS145的栅极电压与输入相连，当103被驱动到接地时输入为0.7V，而在现有技术配置中被连接到Gnd。假设高Vt PMOS的Vtp为0.5V。对于相同尺寸的设备(如图6中的P145)的电流驱动的差异是(.3)2与(1)2。因此，PI中的PMOS 145的尺寸可以大于10倍，以提供与NMOS下拉相同的比率。因此，待机中节点103的上升时间将快10倍。
对于在示例实施例中描述的架构，在取消选择SWL时节点103的这种缓慢上升时间在待机期间在某种程度上是可接受的，因为我们在保持阵列中的Vddh的同时通过以0.7V操作外围电路减慢了刷新周期时间(与激活周期时间相比)。因此，用于将位单元的内容读到主感测放大器的操作速度是相同的。然而，在激活操作期间(一旦启用MST技术，其速度将比现有设计快70％)，SWL选择的占空比应该相对接近50％，以便在激活模式期间处理由MST技术使能的快得多的频率。
此外，PI包括串联的两个附加PMOS设备(P146和151)。它们仅在激活模式期间启用(PMOS151的栅极上的SB变为低电平)，以在激活模式期间使上升时间更快。当输入节点101为高(1.0V)时，高Vt PMOS设备145和146仅处于Vtp，并且几乎不吸取电流。因此，PMOS146和151可以在可用区域中尽可能大。当输入101下降到0时，PMOS145(其尺寸由待机模式中的比率确定)与串联的PMOS设备146和151并行导通，使得节点103的上升时间非常快。
转到图10，示出了典型的现代LPDDR4DRAM的管芯图片，以说明如何在其中实现上述配置。路径Pad PD、Global PD和Local PD是通过实现上述配置可以将AC功率减少一半的路径。最终路径MWL和SWL保持在Vddh(1.5V)，但它们比以黄色标记的路径短得多。
另外参考图15的曲线图250，示出了包括MST超晶格的示例存储器设备的模拟漏极电流与栅极电压的关系，可以看出，当Vdd2从1V变为0.7V时，实现了基本相同的性能。采用这种配置，通过MST TDDB改进实现了～200-300mV更高的栅极偏压。此外，由于较高Vds的loff增加被估计为对于+200mV为～30-40％，并且对于+300mV为～60-70％。这些可以通过将Vt设置为更高(高+5mV)来抵消。此外，在相同的loff下，可以通过增加的栅极过驱动来实现额外的增益，并且估计的可靠性改善为～40％-60％。
参考使用用于Micron双通道LPDDR3SDRAM(尽管本文描述的技术可与其他类型的DRAM设备一起使用)的IDD规范的示例实现，将进一步理解使用上述方法可实现的功率节省。对于激活读和写模式(无行激活)，功率几乎全部在Vdd2(LPDDR3为1.2V，LPDDR4为1.1V)中。也就是说，其位于读和写路径中，而不是Vddbit中。激活后，功率在Vdd1(1.8V)和Vdd2(1.2V)中。Vdd2仍然占主导地位，但并不多。Vddbit由较低的Vdd2电压调节。在所有存储体自动刷新突发电流期间，功率在Vdd1(1.8V)和Vdd2(1.2V)中。由于多个存储体同时被刷新，这或多或少是“激活”功率数的放大版本。然而，在待机(IDD6)期间，功率在Vdd1和Vdd2中，并且Vdd2仍然非常占主导地位，其中位CV2f是最大的分量。申请人在不希望受其约束的情况下推论Vddbit来自Vdd2。Idd2与Idd1的比率为7：1，因为阵列的附加部分被刷新，而激活和突发刷新情况下约为5：1。另请注意，对于上述LPDDR3设备，并非在每个模式中都刷新阵列的所有部分。如果不需要Vdd降低或性能提高，那么通过包括MST提供的增益可以转化为面积减少。更具体地，leff/loff的增益可以转换为减小面积影响显著的电路部分中的设备的尺寸，从而在那些区域中保持相同或略微更好的性能。
另外转向图16的示例DRAM架构30，该实施例类似于图2中所示的实施例，除了在图16的配置中，使用0.7V的Vdd2和0.5V的Vdd2l(Vdd2低)。对于这两种配置，Vddbit主要仅由于初级感测放大器偏移改善而下降(约8％)。在位单元传输门中使用MST超晶格技术可以有利地改善Vt可变性，因此可以去除一些余量。然而，来自传输门改善的可变性的更大影响可能是更显著地降低Vdd1的能力。在随后的计算中，假设100mV，虽然在不同的实施例中这可能是不同的。此外，假定位单元中的MST，虽然不是在所有实施例中都需要。在一些实施例中，电平移位器可用于处理Vdd2l和Vdd1之间的扩展。此外，可以针对将来更低的电压电平适当地缩放可以为以上LPDDR3数实现的功率节省数和百分比。
关于图2中所示的第一示例，Vdd2中的功率百分比为290/(290+8)＝97％。Vddbit不必进一步降低以影响该功率。也就是说，所有预充电功率都是从外围的Vdd2提供的，而不是Vddbit。此外，新的电路可用于在较低Vdd2域和Vddbit域之间转换，包括用于写的电平移位器和用于读的感测放大器操作。这些模式中的性能在MST过驱动的情况下在0.7V时保持相同，并且使用的功率百分比＝((.49*290)+8)/(290+8)＝50.4％。因此，估计的节约的功率百分比为100-50.4＝49.6％。
关于图16中所示的第二示例，读和写模式是操作期间功耗的主要来源。因此，该配置以0.7V而不是1V操作读和写路径。TDDB数据显示出200-300mV的过驱动能力。因此，该能力可对于低于0.5V用于优化晶体管，并将其过驱动至0.7V。然而，在功率的一半时，性能可以有利地仍然比基线显著改善。如果从电路角度(电平移位器等)可行，这可能会进一步降低到0.6V，同时保持与1V的基线处理相同的性能，从而在读和写操作期间节省大约64％的功率。
对于激活模式，Vdd1(1.8V)＝8mA。如果Vddbit减小100mV，由于具有MST的传输门的改善的Vt变化，Vdd1可以能够另外减少100mV。结果，总节省将是(1-1.62/1.82)*100＝21％。此外，在Vddca+Vddq＝6mA的情况下，如果Vddq不能减小，则可以将Vddca(命令/地址总线)减少50％。对于Vdd2(1.2V)＝41.5mA，Vdd2中的功率百分比＝41.5/(41.5+8+6)＝75％。由于位线电容占主导地位(每位线大约80ff)，可归因于Vddbit的功率百分比接近100％。对于字线，字线的前端路径可以不超过2-3pf，而位线为100pF。另外，由于Vdd2由Vddbit控制，所以节省为大约(1-1.12/1.22)*100＝16％，其中1.2％的92％是1.104。因此，对于待机非常重要的LPDDR设计，节省的功率百分比＝15-20％。
对于Vdd1(1.8V)＝30mA的所有存储体自动刷新突发模式，如果Vddbit减小100mV，则由于具有MST超晶格的传输门的改善的Vt变化，Vdd1可以能够减少另外的100mV。总节省可以是(1-1.62/1.82)*100＝21％。对于Vddca+Vddq＝6mA，如果Vddq不能减小，Vddca(推荐/地址总线)可以仍然减少约50％。对于Vdd2(1.2V)＝150mA，Vdd2中的功率百分比＝150/(150+30+6)＝80％。此外，由于位线电容的占主导地位(每位线大约80ff)，Vddbit的功率百分比接近100％。字线的前端路径可以不超过2-3pf，而位线为100pF。由于Vdd2由Vddbit控制，因此节省约为(1-1.12/1.22)*100＝16％，其中1.2的92％为1.104。对于待机更重要的LPDDR设计，节省的功率百分比＝15-20％。关于进一步减少服务器(DDR设计)的Vddbit的上述方法，由于需要更频繁的刷新，这将增加刷新电流。
再次转到图16的示例，关于待机模式IDD6中的功率节省，这是便携式或移动设备的重要考虑因素。更具体地，刷新期间位线上的CV2f功率是待机期间的主要功率源。通过使用MST超晶格在0.92V而不是1V下操作Vddbit，估计可以实现NMOS的40％失配改善。此外，降低Vddbit可能受尾位产量(yield)的限制，因此在初级感测放大器中将NMOS偏移改善40％可以转化为Vddbit的8％减少。这相当于节省了15％的待机功率(IDD6)。申请人在不希望受其约束的情况下推论使用上述方法可以将失配提高多达60％，这将转换为IDD6 23％的减少。
总而言之，对于缓存有效的计算密集型应用，估计的节省约为50％。也就是说，这些是由读和写操作占主导地位而不需要经常激活字线的情况。对于刷新模式，可以节省大约15-20％。这是基于例如在初级感测放大器中可以实现的偏移改善量的。将Vt变化的改善从40％增加到60％可以进一步将这个数增加到25-30％。此外，降低Vddbit可能不一定有助于Idd6，因为刷新操作的较高必要频率可能抵消位线上的CV2f节省。
对于服务器场，由于数据包的完全随机性，激活操作与读或写操作的百分比可能更高。这是降低Vddbit可能有益的地方，因为刷新所花费的时间百分比非常低。
现在提供可以在根据本申请的DRAM存储器单元中使用的上述MST技术的描述。一般而言，MST技术涉及先进的半导体材料，诸如下面进一步描述的超晶格25。申请人在不希望受其约束的情况下推理如本文所述的某些超晶格减少了电荷载流子的有效质量，并且由此导致更高的电荷载流子迁移率。有效质量用文献中的各种定义描述。作为有效质量改进的量度，申请人使用“电导率倒数有效质量张量”，分别用于电子和空穴的Me -1和Mh -1，被定义为：
对于电子和空穴：
其中f是费米-狄拉克分布，EF是费米能量，T是温度，E(k，n)是在对应于波矢量k和第n个能带的状态中的电子的能量，指标i和j指的是笛卡尔坐标x，y和z，积分取自布里渊区(B.Z.)，并且总和被取自能量分别高于和低于电子和空穴的费米能量的能带。
申请人对电导率倒数有效质量张量的定义是，电导率倒数有效质量张量的相应分量的值越大，材料的电导率的张量分量越大。申请人在不希望受其约束的情况下再次推论本文所述的超晶格设定电导率倒数有效质量张量的值，以便增强材料的导电性能，诸如通常是电荷载流子传输的优选方向。适当张量元素的倒数被称为电导率有效质量。换句话说，为了表征半导体材料结构，如上所述的并且在预期载流子传输方向上计算的电子/空穴的电导率有效质量被用于区分改进的材料。
申请人已经确定了用于半导体设备的改进材料或结构。更具体地，申请人已经确定了具有电子和/或空穴的适当电导率有效质量显著小于硅的相应值的能带结构的材料或结构。如下面将进一步讨论的，除了这些结构的增强的迁移率特性之外，它们还可以以这样的方式形成或使用，即它们提供有利于在各种不同类型的装置中使用的压电、热电和/或铁电性质。
现在参考图11和图12，材料或结构是超晶格25的形式，其结构在原子或分子水平上被控制，并且可以使用已知的原子或分子层沉积技术形成。如可以通过具体参考图11的示意性截面图而最好地理解，超晶格25包括以堆叠关系布置的多个层组45a-45n。
超晶格25的每个层组45a-45n说明性地包括限定相应的基础半导体部分46a-46n的多个堆叠的基础半导体单层46和其上的能带修改层50。为清楚起见，能带修改层50在图11中通过点画指示。
能带修改层50说明性地包括约束在相邻基础半导体部分的晶格内的一个非半导体单层。“约束在相邻基础半导体部分的晶格内”是指来自相对的基础半导体部分46a-46n的至少一些半导体原子通过其间的非半导体单层50化学键合在一起，如图12所示。一般而言，通过控制通过原子层沉积技术沉积在半导体部分46a-46n上的非半导体材料的量使得不是所有(即，小于全部或100％覆盖)的可用半导体键合位置被填充与非半导体原子的键来使得该配置成为可能，如下面将进一步讨论的。因此，当半导体材料的另外的单层46被沉积在非半导体单层50上或上方时，新沉积的半导体原子将填充非半导体单层下面的半导体原子的剩余空位键合位置。
在其他实施方案中，多于一个这样的非半导体单层是可能的。应注意，本文提及的非半导体或半导体单层意味着如果大量形成，则用于单层的材料将是非半导体或半导体。也就是说，如本领域技术人员将理解的，单个材料单层(诸如硅)可能不一定表现出与大量形成或者在相对厚的层中形成时相同的性质。
申请人在不希望受其约束的情况下推论能带修改层50和相邻的基础半导体部分46a-46n使得超晶格25对于电荷载流子在平行层方向上具有比其它情况下所呈现的更低的适当电导率有效质量。考虑另一种方式，该平行方向与堆叠方向正交。带修改层50还可以使超晶格25具有共同的能带结构，同时还有利地用作垂直在超晶格上方和下方的层或区域之间的绝缘体。
此外，该超晶格结构还可以有利地用作垂直在超晶格25上方和下方的层之间的掺杂剂和/或材料扩散的屏障。因此，如本领域技术人员理解的，这些特性可以有利地允许超晶格25为高K电介质提供界面，这不仅减少了高K材料扩散到沟道区域中，而且还可以有利地减少不希望的散射效应并改善设备移动性。
还推论包括超晶格25的半导体设备基于比其他情况下所呈现的更低的电导率有效质量而可以享有更高的电荷载流子迁移率。在一些实施例中，并且作为通过本发明实现的带工程的结果，超晶格25例如可以进一步具有基本上直接的能带隙，其对于光电设备可能是特别有利的。
超晶格25还说明性地包括在上层组45n上的盖层52。盖层52可包括多个基础半导体单层46。盖层52可具有2至100个基础半导体的单层，更优选10至50个单层。
每个基础半导体部分46a-46n可以包括选自由以下构成的组的基础半导体：IV族半导体、III-V族半导体和II-VI族半导体。当然，如本领域技术人员所理解的，术语IV族半导体还包括IV-IV族半导体。更具体地，基础半导体可包括例如硅和锗中的至少一种。
每个能带修改层50可包括选自由以下组成的组的非半导体：氧、氮、氟、碳和碳-氧。非半导体还希望通过沉积下一层而热稳定，从而便于制造业。在其他实施例中，如本领域技术人员将理解的，非半导体可以是与给定半导体处理兼容的另一无机或有机元素或化合物。更具体地，基础半导体可包括例如硅和锗中的至少一种。
应注意，术语单层意指包括单个原子层并且也包括单个分子层。还应注意，由单个单层提供的能带修改层50也意味着包括单层，其中并非所有可能的位置都被占据(即，存在小于全部或100％的覆盖率)。例如，特别参考图12的原子图，示出了4/1重复结构，其中硅作为基础半导体材料并且氧作为能带修改材料。在所示的示例中，仅有一半可能的氧气位置被占据。
在其他实施例中和/或使用不同材料，如本领域技术人员将理解的，不一定是这种一半占据这种情况。实际上，甚至在该示意图中也可以看出，给定单层中的各个氧原子不是沿着平面精确对准的，这也是原子沉积领域的技术人员所理解的。举例来说，优选的占据范围是可能的全部氧位置的大约八分之一到二分之一，尽管在某些实施例中可以使用其他数字。
硅和氧目前被广泛用于常规半导体处理中，因此，制造商将能够容易地使用如本文所述的这些材料。原子或单层沉积现在也被广泛使用。因此，如本领域技术人员将理解的，可以容易地采用和实现包含根据本发明的超晶格25的半导体设备。
申请人希望在不受到约束的情况下推论，例如，对于超晶格(诸如Si/O超晶格)，硅单层的数量应该理想地为7或更小，使得超晶格的能带是共同的或整体相对均匀，以达到预期的优势。图11和图12中所示的4/1重复结构已经被建模以指示在X方向上电子和空穴的增强的迁移率。例如，计算出的对于电子的电导率有效质量(体硅的各向同性)为0.26，而对于4/1SiO超晶格，在X方向为0.12，得到了0.46的比率。类似地，对于空穴的计算得到对于体硅的值为0.36，而对于4/1Si/O超晶格的值为0.16，得到0.44的比率。
虽然在某些半导体设备中可能需要这样的定向优先特征，但是其他设备可以受益于平行于层组的任何方向上的迁移率的更均匀的增加。如本领域技术人员将理解的，对于电子和空穴二者，或仅仅这些类型的电荷载流子中的一种具有增加的迁移率也可能是有益的。
超晶格25的4/1Si/O实施例的较低电导率有效质量可小于其他情况下可能发生的电导率有效质量的三分之二，并且这适用于电子和空穴二者。当然，超晶格25还可以在其中包括至少一种类型的导电掺杂剂，这也是本领域技术人员所理解的。
实际上，现在另外参考图13，现在描述根据本发明的具有不同特性的超晶格25'的另一个实施例。在该实施例中，示出了3/1/5/1的重复图案。更具体地，最低的基础半导体部分46a'具有三个单层，并且第二最低的基础半导体部分46b'具有五个单层。这种模式在整个超晶格25'中重复。能带修改层50'可各自包括单个单层。对于包括Si/O的这种超晶格25'，电荷载流子迁移率的增强与层的平面中的取向无关。图13中未具体提及的那些其他元素与上面参考图11讨论的那些类似，这里不需要进一步讨论。
在一些设备实施例中，超晶格的所有基础半导体部分可以是相同数量的单层厚。在其他实施例中，至少一些基础半导体部分可以是不同数量的单层厚。在还有的其他实施例中，所有基础半导体部分可以是不同数量的单层厚。
在图14A-图14C中，给出了使用密度泛函理论(DFT)计算的带结构。在本领域中众所周知，DFT低估了带隙的绝对值。因此，间隙上方的所有带可以移动适当的“剪刀校正”。然而，带的形状已知为更加可靠。应该从这个角度解释垂直能量轴。
图14A示出了从体硅(由连续线表示)和图11中所示的4/1Si/O超晶格25(由虚线表示)二者的伽马点(G)计算的带结构。方向指的是4/1Si/O结构的单位单元而不是传统的Si的单位单元，尽管图中的(001)方向确实对应于传统的Si的单位单元的(001)方向。因此，显示了Si导带(conduction band)最小的预期位置。图中的(100)和(010)方向对应于传统Si单位单元的(110)和(-110)方向。本领域技术人员将理解，图中的Si带被折叠以在4/1Si/O结构的适当的倒数晶格方向上表示它们。
可以看出，与体硅(Si)相比，4/1Si/O结构的导带最小位于伽马点，而价带最小出现在布里渊区在(001)方向上的边缘(我们称之为Z点)。还可以注意到，归因于由于附加氧层引入的扰动导致的带分裂，与Si的导带最小的曲率相比，4/1Si/O结构的导带最小曲率更大。
图14B示出了从体硅(连续线)和4/1Si/O超晶格25(虚线)二者的Z点计算的带结构。该图说明了价带在(100)方向上的增强曲率。
图14C示出了从体硅(连续线)和图13的超晶格25'的5/1/3/1Si/O结构(虚线)二者的伽马和Z点计算的带结构。由于5/1/3/1Si/O结构的对称性，(100)和(010)方向上计算的带结构是等效的。因此，预期电导率有效质量和迁移率在平行于层(即垂直于(001)堆叠方向)的平面中是各向同性的。注意，在5/1/3/1Si/O示例中，导带最小值和价带最大都在Z点处或接近Z点。
虽然增加的曲率是有效质量减小的指示，但是可以通过电导率倒数有效质量张量计算进行适当的比较和区分。这导致申请人进一步推论出5/1/3/1超晶格25'应该是基本上直接的带隙。如本领域技术人员将理解的，用于光学转变的适当矩阵元素是直接和间接带隙行为之间的区别的另一指标。
关于在半导体存储器设备中实现MST技术的进一步细节可以例如在上述Kreps等人的美国专利No.7,659,539中找到。
受益于本文提出的教导，本领域技术人员将想到许多修改和其他实施例。因此，应理解，本公开不限于本文公开的具体示例性实施例。

Claims (23)

1.一种半导体设备，包括：
多个存储器单元；
至少一个外围电路，耦合到所述多个存储器单元并且包括超晶格，所述超晶格包括多个堆叠的层组，每个层组包括多个堆叠的基础半导体单层和在所述多个堆叠的基础半导体单层上的至少一个非半导体单层，所述多个堆叠的基础半导体单层限定基础半导体部分，所述至少一个非半导体单层被约束在相邻的基础半导体部分的晶格内；
第一功率切换设备，被配置为在第一操作模式期间将所述至少一个外围电路耦合到第一电压电源；以及
第二功率切换设备，被配置为在第二操作模式期间将所述至少一个外围电路耦合到低于所述第一电压电源的第二电压电源。
2.如权利要求1所述的半导体设备，其中第一操作模式包括激活模式，并且其中第二操作模式包括待机模式。
3.如权利要求1所述的半导体设备，其中所述至少一个外围电路包括感测放大器。
4.如权利要求1所述的半导体设备，其中所述至少一个外围电路包括主字线解码器MWD电路。
5.如权利要求4所述的半导体设备，其中所述至少一个外围电路还包括耦合到所述MWD电路的字线预解码器电路。
6.如权利要求1所述的半导体设备，其中所述至少一个外围电路包括地址解码器电路。
7.如权利要求1所述的半导体设备，其中所述至少一个外围电路包括至少一个晶体管，所述至少一个晶体管包括源极和漏极，并且其中所述超晶格限定在所述源极和所述漏极之间的沟道。
8.如权利要求1所述的半导体设备，其中每个基础半导体部分包括硅。
9.如权利要求1所述的半导体设备，其中每个基础半导体部分包括锗。
10.如权利要求1所述的半导体设备，其中所述至少一个非半导体单层包括选自由氧、氮、氟和碳氧构成的组的非半导体。
11.如权利要求1所述的半导体设备，其中来自每个超晶格层的相对的基础半导体部分的至少一些半导体原子通过其间的非半导体层化学键合在一起。
12.一种半导体设备，包括：
多个存储器单元；
至少一个外围电路，耦合到所述多个存储器单元并且包括超晶格，所述超晶格包括多个堆叠的层组，每个层组包括多个堆叠的基础半导体单层和在所述多个堆叠的基础半导体单层上的至少一个非半导体单层，所述多个堆叠的基础半导体单层限定基础半导体部分，所述至少一个非半导体单层被约束在相邻的基础半导体部分的晶格内；
第一功率切换设备，被配置为在激活模式期间将所述至少一个外围电路耦合到第一电压电源；以及
第二功率切换设备，被配置为在待机模式期间将所述至少一个外围电路耦合到低于所述第一电压电源的第二电压电源；
其中，所述至少一个外围电路包括感测放大器。
13.如权利要求12所述的半导体设备，其中所述至少一个外围电路还包括主字线解码器MWD电路。
14.如权利要求13所述的半导体设备，其中所述至少一个外围电路还包括耦合到所述MWD电路的字线预解码器电路。
15.如权利要求12所述的半导体设备，其中所述至少一个外围电路还包括地址解码器电路。
16.根据权利要求12所述的半导体设备，其中每个基础半导体部分包括硅，并且其中所述至少一个非半导体单层包括氧。
17.一种制造半导体设备的方法，包括：
形成多个存储器单元；
形成至少一个外围电路，所述至少一个外围电路耦合到所述多个存储器单元并且包括超晶格，所述超晶格包括多个堆叠的层组，每个层组包括多个堆叠的基础半导体单层和在所述多个堆叠的基础半导体单层上的至少一个非半导体单层，所述多个堆叠的基础半导体单层限定基础半导体部分，所述至少一个非半导体单层被约束在相邻的基础半导体部分的晶格内；
形成第一功率切换设备，所述第一功率切换设备被配置为在第一操作模式期间将所述至少一个外围电路耦合到第一电压电源；以及
形成第二功率切换设备，所述第二功率切换设备被配置为在第二操作模式期间将所述至少一个外围电路耦合到低于所述第一电压电源的第二电压电源。
18.如权利要求17所述的方法，其中所述第一操作模式包括激活模式，并且其中所述第二操作模式包括待机模式。
19.如权利要求17所述的方法，其中所述至少一个外围电路包括感测放大器。
20.如权利要求17所述的方法，其中所述至少一个外围电路包括主字线解码器MWD电路。
21.如权利要求20所述的方法，其中所述至少一个外围电路还包括耦合到所述MWD电路的字线预解码器电路。
22.如权利要求17所述的方法，其中所述至少一个外围电路包括地址解码器电路。
23.如权利要求17所述的方法，其中每个基础半导体部分包括硅，并且其中所述至少一个非半导体单层包括氧。
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